CN109325247A - 集成电路制造方法 - Google Patents

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Abstract

本公开提供一种集成电路制造方法，包括接收一集成电路的一第一目标图案，第一目标图案包括两个第一目标特征及两个第二目标特征。基于第一目标图案及一定向自组装工艺，导出一第二目标图案，其中第一目标图案将通过一工艺所产生，上述工艺包括执行定向自组装工艺，定向自组装工艺使用从第二目标图案所导出的一引导图案。第二目标图案包括一第三特征及一第四特征。第三特征被设计以使用定向自组装工艺产生两个第一目标特征，并且第四特征被设计以使用定向自组装工艺产生两个第二目标特征。插入一或多个次定向自组装解析辅助特征到第二目标图案，一或多个次定向自组装解析辅助特征连接第三特征及第四特征。

Description

集成电路制造方法
技术领域
本公开实施例涉及集成电路制造方法，特别涉及对光掩模工艺准备具 有考量定向自组装的设计数据的方法。
背景技术
因不断微缩特征尺寸，普通的光刻工艺(193i)已达到其极限，复数替代 方式已显露。在复数替代方式中，定向自组装被证实为一个有潜力的候选 者，以在大区域产生周期性图案，例如在一集成电路的一接触层中的接触 孔或穿孔。这些图案通常很小，在传统的工艺中成为挑战。在一典型定向 自组装(directed self-assembly；DSA)工艺中，一引导图案(也称为模板)通过 一光刻工艺形成在一晶片上，一嵌段共聚物(block copolymer)继之沉积到引 导图案中并退火以形成聚合柱状物。接着，聚合柱状物被用在后续晶片工 艺，例如形成接触孔。
然而，基于定向自组装的现存制造流程不能完全地满足。举例来说， 引导图案的形状与尺寸通常没对定向自组装工艺进行最佳化。在另一范例 中，即使次解析辅助特征(sub-resolution assistant features；SRAF)在过去 已被使用以改进光刻效能，次解析辅助特征的使用及设计也没对定向自组 装工艺进行最佳化。需要在这些领域有所改进。
发明内容
本公开根据一些实施例提供一种集成电路制造方法，其包括接收一集 成电路的一第一目标图案，上述第一目标图案包括两个第一目标特征及两 个第二目标特征；基于上述第一目标图案及一定向自组装工艺，导出一第 二目标图案，其中上述第一目标图案将通过一工艺所产生，上述工艺包括 执行上述定向自组装工艺，上述定向自组装工艺使用从上述第二目标图案 所导出的一引导图案，其中上述第二目标图案包括一第三特征及一第四特 征，上述第三特征被设计以使用上述定向自组装工艺产生上述两个第一目 标特征，并且上述第四特征被设计以使用上述定向自组装工艺产生上述两 个第二目标特征；以及插入一或多个次定向自组装解析辅助特征(sub-DSA resolution assistant features；SDRAF)到上述第二目标图案，上述一或多个 次定向自组装解析辅助特征连接上述第三特征及上述第四特征，其中上述 导出步骤及一上述插入步骤中的至少一者系通过一电脑所执行。
附图说明
本公开从后续实施例以及附图可以更佳理解。须知示意图为范例，并 且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论 述。
图1为依据本公开实施例的有考量定向自组装的集成电路制造系统及 相关集成电路(IC)制造流程示意图。
图2为依据本公开实施例的更详细的考量定向自组装设计流程示意图。
图3A至图3H为依据本公开一些实施例的在考量定向自组装设计流程 中多个站点的设计图案的示意图。
图4为依据本公开一些实施例的在图1中执行考量定向自组装设计流 程的操作更详细的光掩模生产流程图。
图5为依据本公开一些实施例的晶片厂的操作流程图。
附图标记说明：
100～集成电路制造系统；
120～集成电路设计厂；
122～目标布局；
130～光掩模厂；
132～考量定向自组装的数据准备；
144～光掩模工艺；
150～集成电路制造厂；
152～晶片；
160～集成电路；
180～设计系统；
182～处理器；
184～系统存储器；
186～大容量存储装置；
188～沟通模块；
190～光掩模；
192～第一GDSII文件；
194～第二GDSII文件；
300～显影后检查目标图案；
302～目标孔；
304～目标图案；
304’～光学邻近校正图案；
306～辅助特征；
306’～光学邻近校正图案；
308～虚线框；
310～模拟蚀刻后检查孔；
400～模拟显影后检查图案；
500～方法；
133、134、135、136、137、138、139、140、141、142、143、170、 502、504、508、510、512、514、516～操作。
具体实施方式
以下的公开内容提供许多不同的实施例或范例以实施本案的不同特征。 以下的公开内容叙述各个构件及其排列方式的特定范例，以简化说明。当 然，这些特定的范例并非用以限定。举例来说，若是本公开书叙述了一第 一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与 上述第二特征是直接接触的实施例，也可能包含了有附加特征形成于上述 第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接 接触的实施例。另外，以下公开书不同范例可能重复使用相同的参考符号 和/或标记。这些重复为了简化与清晰的目的，并非用以限定所讨论的不同 实施例和/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上 方”、“较高的”及类似的用词，是为了便于描述图示中一个元件或特征与 另一个(些)元件或特征之间的关系。除了在附图中绘示的方位外，这些空间 相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可 能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可 依此相同解释。
本公开根据一些实施例，考量定向自组装(DSA-aware)的引导图案(在光 掩模工艺站点)不再限制于传统的形状，例如矩形或其他规则的(regular)形状。 更确切地说，考量定向自组装的引导图案可有不规则形状并甚至可被连接 到一网络形状(net shape)。在一些实施例中，引导图案的形状与尺寸在一迭 代程序中决定。迭代程序考量定向自组装工艺的特性包括定向自组装工艺 所使用的嵌段共聚物，并且在一系列模拟中调整引导图案的形状与尺寸直 到定向自组装图案匹配目标图案。在更进一步的实施例中，引导图案由次定向自组装解析辅助特征所连接。次定向自组装解析辅助特征可转印到一 晶片上，但所述多个次定向自组装解析辅助特征不会干扰形成定向自组装 图案的步骤。当使用光刻工艺形成引导图案时，次定向自组装解析辅助特 征可以帮助放大工艺视窗。
图1为本公开实施例中的一集成电路制造系统100及关于集成电路制 造系统100的一集成电路制造流程示意图。集成电路制造系统100包括复 数工厂(entity)，例如一集成电路设计厂(或设计团队)120、一光掩模厂(或光 掩模团队)130及一集成电路制造厂(或晶片厂)150，在制造一集成电路160 所相关的设计、开发、制造循环和/或服务中彼此相互作用。具体来说，光 掩模厂会准备具有考量定向自组装的光掩模数据及光掩模，并且集成电路 制造厂使用一或多个定向自组装工艺制造晶片。这些工厂是由通信网络连 接，其可以是一单一网络或复数不同网络，例如私人内部网络和/或网际网 络，并且包括有线和/或无线通信沟道。每一工厂可以与其他工厂互动并且 可以提供服务到其他工厂或从其他工厂接收服务。一或多个集成电路设计 厂120、光掩模厂130及集成电路制造厂150可为一单一公司所有，并共存 在一共同场所及使用共同资源。
集成电路设计厂120产生一集成电路布图设计(也作为一目标布局122)。 基于将被制造的集成电路产品的规格，目标布局122包括为集成电路产品 所设计的复数几何图案。复数几何图案对应于金属层的图案、氧化层的图 案或半导体层的图案，并且这些图案构成将被制造的集成电路160的复数 部件。复数层组合以形成复数集成电路特征。举例来说，目标布局122的 一部分包括形成在一半导体基板(例如一硅晶片)及配置于半导体基板上的 复数材料层中的复数集成电路特征，例如主动区、栅极、源极区、漏极区、 金属线、接触孔、接触插塞、穿孔、穿孔插塞及焊垫开口。目标布局122 被呈现于具有几何图案信息的一或多个数据文件中。举例来说，目标布局 122可表现为GDSII文件格式或DFII文件格式。
在一特定范例中，目标布局122的一层包括适合使用定向自组装工艺 加以制造的复数集成电路目标特征，例如在图3A所示的复数小尺寸接触孔 或穿孔(也作为一目标孔302)。如图3A所示，在此范例中目标孔302被紧 密堆在一起。具体地说，有复数对的目标孔302。在一对中两个目标孔302 的几何中心点的距离D被设计以匹配一聚合材料的特征长度(Lo)，而此聚 合材料被集成电路制造厂150用于定向自组装工艺中。在一典型定向自组 装工艺中，具有组成聚合物(constituent polymer)的一嵌段共聚物(BCP)薄膜 形成在光刻定义的表面上，并且引发一微相分离以使组成聚合物分子进行 自组装，进而创出具有高度均一尺寸及形状的密集成堆的特征。典型上， 组成聚合物分子在一周期图案可自组装成具有特征长度Lo的周期的柱状物， 特征长度Lo称为嵌段共聚物的特征长度。柱状物的尺寸(例如：半径)及特 征长度Lo可通过选择适当组成聚合物的分子重量及组成聚合物间的比例来 设计。在一些实施例中，在目标布局122中的距离D被设计在特征长度Lo 的95％到105％的范围中。举例而言，嵌段聚合物的材料包括聚(苯乙烯-b- 乙烯基吡啶)(poly(styrene-b-vinyl pyridine))、聚(苯乙烯-b-丁二 烯)(poly(styrene-b-butadiene))、聚(苯乙烯-b-异戊二 烯)(poly(styrene-b-isoprene))、聚(苯乙烯-b-甲基丙烯酸甲 酯)(poly(styrene-b-methyl methacrylate))、聚(苯乙烯-b-烯基芳香 烃)(poly(styrene-b-alkenyl aromatics))、聚(异戊二烯-b-环氧乙烷) (poly(isoprene-b-ethyleneoxide))、聚(苯乙烯-b-(乙烯-丙 烯))(poly(styrene-b-(ethylene-propylene)))、聚(环氧乙烷-b-己内 酯)(poly(ethylene oxide-b-caprolactone))、聚(丁二烯-b-环氧乙 烷)(poly(butadiene-b-ethylene oxide))、聚(苯乙烯-b-甲基丙烯酸叔丁 酯)(poly(styrene-b-t-butyl(meth)acrylate))、聚(甲基丙烯酸甲酯-b-甲基丙烯酸 叔丁酯)(poly(methyl methacrylate-b-t-butyl methacrylate))、聚(环氧乙烷-b-环 氧丙烯)(poly(ethylene oxide-b-propylene oxide))、聚(苯乙烯-b-四氢呋 喃)(poly(styrene-b-tetrahydrofuran))以及上述嵌段共聚物的组合。
进一步于此实施例中，一对的中心线(如图3A中穿过一对目标孔302 几何中心点的虚线)与一相邻对的中心线形成一角度A。在此实施例中，角 度A为一锐角。实验已显示传统光刻工艺，甚至一些现存的定向自组装工 艺，在形成如此实施例的图案具有一些困难。实施例所提供的考量定向自 组装的数据准备对于此图案可以很好地作用，在工艺中提供了高图案精确 度。提供的数据准备也可很好地作用在其他图案类型，包括目标孔302的 相邻对的中心线为平行。另外，虽然示意图的目标孔302为矩形，所述目 标孔302在一些实施例中可为其他形状，例如圆形、椭圆形及六边形。
如图1所示，光掩模厂130使用目标布局122以制造一或多个光掩模， 而此一或多个光掩模使用在制造集成电路160的复数层。光掩模厂130执 行复数作业，包括一考量定向自组装的数据准备132，以及一光掩模工艺 (mask fabrication)144(选择性地)。在考量定向自组装的数据准备132中，目 标布局122通过包括定向自组装的一工艺被转换成适合使用的一目标图案。 考量定向自组装的数据准备132的细节将于图2讨论。考量定向自组装的数据准备132所产生的目标图案被转换成可通过一光掩模绘图机实际写入 的一形式。
在光掩模工艺144中，修改所准备的布图设计以相容于一特定光掩模 厂商(maskmanufacturer)并被制造。举例来说，一电子束或复数电子束的一 机制被使用以基于目标图案，形成一图案于一光掩模(一般光掩模或倍缩光 掩模)上。光掩模可在复数技术中形成。在一实施例中，一光掩模图案包括 不透明区及透明区。一辐射束(例如一紫外光(UV)束)用以曝光在一晶片上所 涂布的一感光材料层(例如：光致抗蚀剂)，辐射束会被不透明区阻挡并穿透 过透明区。在一实施例中，一二元光掩模包括一透明基板(例如：熔融石英)及涂布在光掩模的不透明区的一不透明材料(例如：铬)。在另一实施例中， 光掩模使用一相位移技术形成。在一相位移光掩模中，形成在光掩模上的 图案中的复数特征被配置以具有适当相位差，以提升分辨率及成像品质。 在复数实施例中，相位移光掩模可以是衰减相位移光掩模或交替相位移光 掩模。在本实施例中，考量定向自组装的数据准备132及光掩模工艺144 为分开的。然而，考量定向自组装的数据准备132及光掩模工艺144也可 被共同称为光掩模数据准备。
集成电路制造厂150(例如一半导体工厂)使用光掩模厂130制造的光掩 模(或复数光掩模)制造集成电路160。或者，集成电路制造厂150使用光掩 模厂130准备的资料，以使用一些无光掩模光刻技术制造集成电路160，例 如电子束直写(EBDW)光刻。集成电路制造厂150为一集成电路制造企业， 其包括大量设备以制造复数不同集成电路产品。举例来说，集成电路制造 厂150具有复数集成电路产品的前段工艺(例如：前段(FEOL)工艺)的一制造 设备(例如：前段工艺)，同时一第二制造设备为集成电路产品的内部连线及 封装提供后段工艺(例如：后段(BEOL)工艺)，以及一第三制造设备提供其 他服务。在本实施例中，一半导体晶片使用一或多个光刻工艺，例如深紫 外光(DUV)光刻、侵润式光刻、极紫外光(EUV)光刻、电子束光刻、X光光 刻、离子束光刻及其他适当光刻技术制造，以形成集成电路160。半导体晶 片包括一硅基板或有材料层形成在其上的其他适合基板。其他适合基板材料包括另一种适合的基本半导体(elementary semiconductor)(例如钻石或锗)； 一适合的复合半导体(例如碳化硅、砷化铟或磷化铟)；或一适合的合金半导 体(例如硅锗碳、磷砷化镓或磷化铟镓)。半导体晶片可进一步包括复数掺杂 区、介电特征及多层内部连线(形成在后续制造步骤中)。光掩模可被使用在 复数工艺。举例来说，光掩模可被使用在一离子注入工艺中以在半导体晶 片形成复数掺杂区、使用在一蚀刻工艺内以在半导体晶片中形成复数蚀刻 区和/或其他合适工艺。在一特定实施例中，光掩模被使用以在晶片上形成 定向自组装引导图案(例如：定向自组装引导沟槽)。进一步于此实施例中， 集成电路制造厂150执行一定向自组装工艺，其包括涂布一嵌段聚合物于 引导图案上，并且在嵌段聚合物中引发微相分离以形成组成聚合物。嵌段 聚合物的涂布步骤包括沉积嵌段聚合物到定向自组装引导沟槽。集成电路 制造厂150使用组成聚合物其中的一者作为一蚀刻光掩模蚀刻晶片，以形 成集成电路160的电路特征，例如接触孔及穿孔。
考量定向自组装的数据准备132执行复数作业，其部分作业进一步示 意于图2。如图2所示，在本实施例中，考量定向自组装的数据准备132包 括操作133，用以接收应匹配于目标布局122的一目标电路图案(称为一蚀 刻后检查(AEI)目标图案)；操作134，用以基于蚀刻后检查目标图案准备一 显影后检查(ADI)目标图案；操作135，用以插入次定向自组装解析辅助特 征(SDRAF)至显影后检查目标图案中；操作136，用以对插入次定向自组装 解析辅助特征的显影后检查目标图案执行一光学邻近校正(OPC)；操作137， 用以对光学邻近校正修改后的显影后检查目标图案模拟一光刻工艺；操作 138，用以使用从操作137得到的引导图案模拟一定向自组装工艺；操作139， 用以模拟一蚀刻工艺；以及操作140，用以将蚀刻后检查目标图案与从操作 139得到的模拟蚀刻后检查目标图案作比较。在一可接受限度内，如果蚀刻 后检查目标图案匹配于模拟蚀刻后检查目标图案(通过操作141检查)，光学邻近校正修改后的显影后检查目标图案被存储(通过一操作142)至一实体电 脑可读取媒体，以供光掩模工艺144或其他集成电路制造设备所使用。否 则，显影后检查目标图案会被调整(通过一操作143)，并且调整后的显影后 检查目标图案会被回馈到操作135。上述考量定向自组装的数据准备132的 操作反复执行直到操作141得到作为结果的布局图案是可接受的。
考量定向自组装的数据准备132的复数操作接收从一工艺模型170而 来的输入。工艺模型170系基于集成电路制造厂150的实际工艺参数所得 到。工艺参数可包括关于集成电路制造过程的复数工艺的参数、关于制造 集成电路所使用的工具(机台)的参数和/或其他制造之工艺方面的参数。工 艺模型170考量复数工艺效能因素，例如强度对数斜率(intensity log slope； ILS)、景深(DOF)、光掩模误差增强因素(MEEF)、临界尺寸(CF)变异预算 (variation budget)、迭对预算(overlay budget)、最小面积的规则(rules onminimal area)、最小临界尺寸、光致抗蚀剂材料、蚀刻剂及蚀刻选择比、包 括特征长度Lo之定向自组装材料、其他适合因素或上述的组合。
考量定向自组装的数据准备132的复数操作系进一步于图3A到图3H 进行详述。
操作133(图2)接收一蚀刻后检查目标图案，其代表即将形成在一晶片 上的一些集成电路特征。蚀刻后检查目标图案匹配目标布局122或目标布 局122的一子集。图3A代表为蚀刻后检查目标图案的一范例，其具有如前 面叙述的复数目标孔302。在蚀刻后检查目标图案中的图案形状及尺寸应匹 配于(在一可接受限度)最后集成电路特征的图案形状及尺寸。
操作134(图2)中，基于目标布局122准备一显影后检查目标图案300。 显影后检查目标图案300包括复数目标图案304。在本实施例中，目标图案 304代表为使用在一定向自组装工艺中的引导图案(例如：沟槽)。另外，目 标图案304代表于一光致抗蚀剂层被曝光及显影后在一工艺站点上的引导 图案。集成电路制造厂150(图1)将以显影后检查目标图案300作为引导图 案执行一定向自组装工艺，从而形成定向自组装图案(例如：自组装聚合柱状物)，并后续使用定向自组装图案蚀刻在一晶片上的一图案化层，以得到 目标布局122(蚀刻后检查目标图案)。在本质上，操作133及操作134的顺 序在集成电路制造厂150中实际的发生为颠倒的。
为了准备显影后检查目标图案300，操作134接收从工艺模型170而来 的输入，其包括关于一或多个蚀刻工艺的参数及关于一定向自组装工艺的 参数(包括使用在该定向自组装工艺的一嵌段聚合物材料)。须注意图3B所 示的目标孔302仅作为一参考点，用以表现显影后检查的目标图案304的 相对位置，目标孔302并不实际存在于显影后检查目标图案300。在本实施 例中，目标图案304的尺寸被设计成沿中心虚线约具有特征长度Lo。再者，在本实施例中对应到一对目标孔302的两个目标图案304合并成一连续图 案(称为一连续(merged)图案)。
操作135(图2)，用以基于定向自组装工艺，插入辅助特征306。如图 3C所示，辅助特征306被插入到合并的目标图案304之间。在本实施例中， 辅助特征306为次定向自组装解析辅助特征(SDRAF)。换句话说，定向自组 装图案将不会形成在对应于辅助特征306的区域。举例来说，辅助特征306 被设计成具有小于特征长度Lo一半的宽度W。在复数实施例中，定向自组 装工艺被设计成比印刷显影后检查目标图案300所使用的一光学(光刻)工 艺具有一较高分辨率。在这些实施例中，不同于传统光学解析辅助特征， 辅助特征306是可通过光学工艺转印的。比起传统光学解析辅助特征，设 计辅助特征306可有效地增加工艺视窗。
另外，在本实施例中，操作135用以插入辅助特征306以连接合并的 目标图案304，借以形成一网络形状(net shape)(未表现于图3C中，但表现 于图3G中)。此方式不同于插入辅助特征的传统方法，其辅助特征插入到 一主要图案周围仅为提升主要图案的转印性(printability)。在此，辅助特征 306不仅提升合并的目标图案304的转印性，也增加在显影后检查目标图案 300中可转印图案的均匀度。在显影后检查目标图案300所增加的均匀度有 助于提升复数工艺，其包括光刻工艺及定向自组装工艺(例如：涂布共聚物)。 在一定向自组装工艺中，一集成电路区块的中心区域及外围区域间图案密 度的差异会影响定向自组装工艺的稳定度、控制度及精确定位。当此图案 密度的差异变大，定向自组装材料会倾向累积在集成电路区块的边界，在 后续聚合物自组装造成问题。本实施例通过插入辅助特征306连结合并的 目标图案304，可有效地减少上述讨论的图案均匀度问题。
操作136(图2)，用以在插入辅助特征306后对显影后检查目标图案300 执行光学邻近校正。光学邻近校正使用光刻提升技术以补偿光学成像误差， 例如会造成绕射、干涉或其他工艺效应的成像误差。光学邻近校正使用模 型基础(model-based)校正或规则基础(rule-based)校正。光学邻近校正可根据 光学模型或规则加入次光学解析辅助特征，例如加入散射条、散射衬线和/ 或散射槌(hammerhead)到显影后检查目标图案300，使得经过一光刻工艺后， 在一晶片上的一最后图案通过提升分辨率及精确度被改善。光学邻近校正会修改合并的目标图案304的轮廓、辅助特征306的轮廓或两者的轮廓。 为便于讨论，光学邻近校正修改后的显影后检查的目标图案304称为光学 邻近校正图案304’，并且光学邻近校正修改后的辅助特征306称为光学邻 近校正图案306’，如图3D所示。操作136可包括进一步的分辨率提升技术 (RET)，例如离轴照明(off-axis illumination)、相位移光掩模、其他适合技术 或上述的组合。
操作137(图2)，用以将光学邻近校正修改后的显影后检查目标图案300 作为一输入，模拟光刻工艺以产生一模拟轮廓(图3E)。此模拟也从工艺模 型170得到包括关于集成电路制造过程的复数工艺的参数、关于制造集成 电路所使用的工具的参数和/或其他制造的工艺方面的参数作为输入。举例 来说，模拟会考量复数工艺效能因素，例如强度对数斜率(ILS)、景深(DOF)、 光掩模误差增强因素(MEEF)、其他适合因素或上述的组合。模拟轮廓代表 在一光致抗蚀剂层以光学邻近校正修改后的显影后检查目标图案300的潜 在影像(latent image)曝光并后续显影后的一光致抗蚀剂图案的形状。换句话 说，模拟轮廓为一模拟显影后检查图案400。
操作138(图2)，用以将模拟显影后检查图案400作为一输入，模拟定 向自组装工艺。举例来说，操作138使用模拟显影后检查图案400作为一 引导图案，模拟涂布一嵌段共聚物在模拟显影后检查图案400的工艺，并 且模拟聚合物自组装步骤从而产生模拟定向自组装图案，其为定向自组装 材料的一组成聚合物的模拟轮廓。操作138也从工艺模型170得到包括关 于定向自组装工艺的参数(例如特征长度Lo)、在嵌段共聚物中的组成聚合 物的其他参数及定向自组装退火工艺的参数作为输入。
操作139(图2)，用以模拟一蚀刻工艺使用模拟定向自组装图案，作为 一蚀刻光掩模以蚀刻在一晶片上的一图案化层(例如：一硬光掩模层)，从而 产生一模拟蚀刻后检查图案500(图3F)。在本实施例中，模拟蚀刻后检查图 案500包括复数模拟蚀刻后检查孔(或模拟硬光掩模特征)310。如图3F所示 的蚀刻后检查的目标孔302仅作为比较之用，并且不包括在模拟蚀刻后检 查图案500中。操作139也从工艺模型170得到包括关于蚀刻工艺的参数， 例如自组装组成聚合物之间的蚀刻选择比、定向自组装图案及图案化层之 间的蚀刻选择比以及蚀刻方向作为输入。
操作140(图2)，用以比较模拟蚀刻后检查图案500与蚀刻后检查的目 标布局122，其包括比较模拟蚀刻后检查孔310与蚀刻后检查的目标孔302。 比较步骤包括检查两者之间是否有一对一匹配关系。举例来说，比较步骤 检查模拟蚀刻后检查孔310的数量等于蚀刻后检查的目标孔302的数量。 此比较步骤也包括检查两者之间的相对位置、两者之间是否有重叠及有任 何重叠则重叠多少。在本实施例中，操作140也产生一比较分数，用以指出模拟蚀刻后检查图案500与蚀刻后检查的目标布局122有多相近。
操作141(图2)，用以判断模拟蚀刻后检查图案500是否可接受。换句 话说，操作141检查在一可接受限度内模拟蚀刻后检查图案500是否匹配 于蚀刻后检查的目标布局122。在一实施例中，此判断基于操作140产生的 比较分数及一临界值。如果比较分数优于临界值，模拟蚀刻后检查图案500 为可接受。否则，其为不可接收。如图3F所示，模拟蚀刻后检查孔310与 蚀刻后检查的目标孔302为不同形状。具体地说，模拟蚀刻后检查孔310 为圆形，而蚀刻后检查的目标孔302为矩形。此不必定使得模拟蚀刻后检 查孔310不可接受。举例来说，模拟蚀刻后检查孔310与蚀刻后检查的目 标孔302有足够的重叠而使模拟蚀刻后检查孔310可接受。
如果操作141判断模拟蚀刻后检查图案500为可接受(如图3H所示)， 操作142则存储光学邻近校正修改后的显影后检查目标图案300至一实体 电脑可读取媒体，例如一软盘、一硬盘、一光盘、一磁光盘、一固态存储 装置或其他合适存储媒体。电脑可读取媒体可被其他集成电路工艺站点使 用，例如光掩模工艺144。
如果操作141判断模拟蚀刻后检查图案500为不可接受，在本实施例 中操作143调整显影后检查的目标图案304(图3B)及回到操作135。上述操 作反复执行直到操作141得到模拟蚀刻后检查图案500为可接受。在操作 143的调整步骤包括基于操作140的比较结果移动显影后检查的目标图案 304。举例来说，如果模拟蚀刻后检查孔310被发现偏移到蚀刻后检查的目 标孔302右方(左方、上方、下方)，操作143往左方(右方、下方、上方)移 动显影后检查的目标图案304以补偿偏移。在另一实施例中，操作143的 调整步骤包括伸长显影后检查的目标图案304的角落，其会影响定向自组 装图案的位置。在另一实施例中，操作143的调整步骤包括扩大和/或缩小 显影后检查的目标图案304的某些部分，如图3G所示。在图3G中，虚线 框308所框的图案会对应于图3C的显影后检查目标图案300，其连接到其 他显影后检查目标图案以形成一大网络。从图3G可看出，目标图案304相 对于如图3C所示有一些部分被扩大或缩小。
在另一实施例中，虽无示意于图2，操作143的输出被回馈到操作136 而非操作135。在此实施例中，辅助特征306(图3C)保持在图案中同时显影 后检查的目标图案304被移动、伸长、扩大和/或缩小。
图4系根据本公开实施例中，示意于图1及图2的光掩模厂130的更 详细示意图。在此实施例中，光掩模厂130包括一设计系统180，其可操作 以执行关于图1及图2所示的考量定向自组装的数据准备132的功能。设 计系统180系为一信息处理系统，例如一电脑、服务器、工作站或其他合 适装置。设计系统180包括一处理器182，其可通信地耦接至一系统存储器 184、大容量存储装置186及一通信模块188。系统存储器184提供处理器 182非暂时电脑可读取存储，以帮助处理器182执行电脑指令的执行。系统 存储器的范例包括随机存取存储器(RAM)装置，例如动态随机存取存储器 (DRAM)、固态存储器装置和/或公知领域中其他不同存储器装置。电脑程 序、指令及数据被存储在大容量存储装置186。大容量存储装置的范例包括 硬盘、光盘、磁光盘、固态存储装置和/或公知领域中其他不同大容量存储 装置。通信模块188可操作以与在集成电路制造系统100中的其他部件(例 如集成电路设计厂120)传递信息，例如集成电路布图设计文件。通信模块 的范例包括网络卡、802.11WiFi装置、蜂窝数据无线电(cellular data radio) 和/或公知领域中其他适合装置。
在操作中，设计系统180被配置以根据不同设计规则及限制，运用目 标布局122，包括执行如图2所示的操作133至操作143。举例来说，在一 实施例中，考量定向自组装的数据准备132被实现成在设计系统180上所 执行的软体指令。在此实施例中，设计系统180接收包含从集成电路设计 厂120得到的目标布局122(蚀刻后检查目标图案)的一第一GDSII文件192。 在考量定向自组装的数据准备132完成后，设计系统180传送包含一光学 邻近校正修改后的显影后检查目标图案(例如：光学邻近校正图案304’及光 学邻近校正图案306’)的一第二GDSII文件194到光掩模工艺144，以制造 一或多个光掩模190。在一替代实施例中，集成电路布图设计可以替代的文 件格式，例如DFII、CIF、OASIS或其他适合文件类型，传输于集成电路制 造系统100中的多个部件之间。须悉知设计系统180及光掩模厂130在其 他实施例中可包括额外和/或不同部件。
图5为根据本公开实施例在集成电路制造厂150(图1)所实现的一方法 500的流程图。此方法500仅为一范例，并且不限制本公开。在本方法500 之前、之间及之后也可提供一些额外操作，并且一些操作在方法500的其 他实施例可被替换、删除或移动。方法500于后续讨论。
在操作502中，方法500接收一光掩模及一晶片。具体地说，光掩模 包括光掩模厂130使用考量定向自组装的数据准备132所准备的图案。晶 片包括具有复数材料层形成在其上的一半导体基板。半导体基板包括一基 本半导体(例如：硅或锗)、一复合半导体(例如：硅锗、碳化硅、砷化镓、 砷化铟、氮化镓及磷化铟)或一合金半导体(例如硅锗碳、磷砷化镓或磷化铟 镓)。复数材料层包括外延层、介电层和/或硬光掩模层。具体地说，复数材 料层包括一图案化层，此图案化层包括一介电材料，例如氧化硅、氮化硅、 或一低介电常数材料、或极低介电常数材料。
在操作504中，方法500使用光掩模及晶片执行一光刻工艺。举例来 说，操作504旋转涂布一光致抗蚀剂层在晶片上，使用光掩模以一辐射源 曝光光致抗蚀剂层，并且执行曝光后烘烤及显影以形成一光致抗蚀剂图案。
在操作506中，方法500对光致抗蚀剂图案执行显影后检查。光致抗 蚀剂图案的轮廓匹配于模拟显影后检查图案400(图3E)。在操作508中，方 法500通过将光致抗蚀剂图案转印到晶片上的图案化层，以形成一引导图 案。操作508包括干蚀刻、湿蚀刻或其他适合蚀刻工艺。
在操作510中，方法500执行一定向自组装工艺，其包括沉积一嵌段 共聚物到图案化层的沟槽，及通过加热、冷却、加入溶剂、使用一磁场和/ 或其他技术在嵌段共聚物中来引发微相分离借以分离出组成聚合物。嵌段 共聚物包括选自于聚(苯乙烯-b-乙烯基吡啶)(poly(styrene-b-vinyl pyridine))、 聚(苯乙烯-b-丁二烯)(poly(styrene-b-butadiene))、聚(苯乙烯-b-异戊二 烯)(poly(styrene-b-isoprene))、聚(苯乙烯-b-甲基丙烯酸甲 酯)(poly(styrene-b-methyl methacrylate))、聚(苯乙烯-b-烯基芳香烃)(poly(styrene-b-alkenyl aromatics))、聚(异戊二烯-b-环氧乙 烷)(poly(isoprene-b-ethylene oxide))、聚(苯乙烯-b-(乙烯-丙 烯))(poly(styrene-b-(ethylene-propylene)))、聚(环氧乙烷-b-己内 酯)(poly(ethylene oxide-b-caprolactone))、聚(丁二烯-b-环氧乙 烷)(poly(butadiene-b-ethylene oxide))、聚(苯乙烯-b-甲基丙烯酸叔丁 酯)(poly(styrene-b-t-butyl(meth)acrylate))、聚(甲基丙烯酸甲酯-b-甲基丙烯酸 叔丁酯)(poly(methyl methacrylate-b-t-butyl methacrylate))、聚(环氧乙烷-b-环氧丙烯)(poly(ethylene oxide-b-propylene oxide))、聚(苯乙烯-b-四氢呋 喃)(poly(styrene-b-tetrahydrofuran))以及上述嵌段共聚物的组合。
在操作512中，方法500执行一蚀刻工艺以移除组成聚合物中之一者， 留下剩余的组成聚合物作为晶片上的定向自组装图案。定向自组装图案的 一范例为适合形成接触孔或穿孔的小尺寸柱状物图案。在操作512中，方 法500进一步使用该等定向自组装图案作为一蚀刻光掩模蚀刻晶片，以形 成电路特征，例如接触孔。在操作514中，方法500对操作512所形成的 电路特征执行蚀刻后检查。
方法500包括一操作516，其用以从方法500的复数步骤收集工艺数据， 所述多个步骤包括操作506、510及514。操作516也从收集的工艺数据建 立工艺模型。这些工艺模型包括部分的工艺模型170(图2)。
本公开的一或多个实施例提供一半导体装置的工艺的许多优点，但不 用以限定本公开。举例来说，本公开实施例提供一种使用考量定向自组装 来最佳化一光掩模图案的集成电路制造方法。举例来说，考量定向自组装 的引导图案(在光掩模工艺站点中)不再限制于传统的形状，并且可通过次定 向自组装解析辅助特征连结，以改善定向自组装工艺的光学印刷度及图案 均匀度。
本公开实施例提供一种集成电路制造方法。此方法包括接收一集成电 路的一第一目标图案，第一目标图案包括两个第一目标特征及两个第二目 标特征。此方法进一步包括基于第一目标图案及一定向自组装工艺，导出 一第二目标图案，其中第一目标图案将通过一工艺所产生，该工艺包括与 第二目标图案所导出的一引导图案执行定向自组装工艺，其中第二目标图 案包括一第三特征及一第四特征，第三特征被设计以使用定向自组装工艺 产生两个第一目标特征，并且第四特征被设计以使用定向自组装工艺产生 两个第二目标特征。此方法进一步包括插入一或多个次定向自组装解析辅 助特征到第二目标图案，一或多个次定向自组装解析辅助特征连接第三特 征及第四特征，其中导出步骤及插入步骤中的至少一者通过一电脑所执行。
在一些实施例中，此方法进一步包括对包括一或多个次定向自组装解 析辅助特征的第二目标图案执行一光学邻近校正。在更进一步的实施例中， 此方法进一步包括在执行光学邻近校正后，对包括一或多个次定向自组装 解析辅助特征的第二目标图案模拟一光学光刻工艺，以得到第二目标图案 的一模拟轮廓。在一些实施例中，此方法进一步包括将第二目标图案的模 拟轮廓作为一引导图案模拟定向自组装工艺，以得到复数模拟定向自组装 图案。在一些实施例中，此方法进一步包括模拟一蚀刻工艺将模拟定向自 组装图案转换成一硬光掩模，以得到两个第一模拟硬光掩模特征及两个第 二模拟硬光掩模特征。在一些实施例中，此方法进一步包括检查在一限度 内的两个第一模拟硬光掩模特征是否匹配两个第一目标特征以及在该限度 内的两个第二模拟硬光掩模特征是否匹配两个第二目标特征。
当检查步骤的结果为匹配时，此方法进一步包括将包括一或多个次定 向自组装解析辅助特征存储在一实体电脑可读取媒体，以供一集成电路光 掩模制造工具所使用。此方法进一步包括使用具有第二目标图案的一集成 电路布局形成一光掩模，第二目标图案包括一或多个次定向自组装解析辅 助特征；使用光掩模对一晶片执行光刻工艺，以在晶片的一第一层中形成 一沟槽；执行定向自组装工艺包括沉积一定向自组装材料至沟槽中及在定 向自组装材料中引发微相分离，以定义一组成聚合物；以及使用组成聚合 物作为一蚀刻光掩模，以蚀刻晶片上的一硬光掩模层。
当检查步骤的结果为不匹配时，此方法进一步包括调整第三特征与第 四特征的尺寸、位置以及形状之一者，以补偿两个第一模拟硬光掩模特征 与两个第一目标特征之间的不匹配以及补偿两个第二模拟硬光掩模特征与 两个第二目标特征之间的不匹配。此方法进一步包括，重复执行光学邻近 校正的步骤、模拟光刻工艺、模拟定向自组装工艺、模拟蚀刻工艺以及检 查步骤。
在一些实施例中，两个第一目标特征的中心点之间的一距离约为定向 自组装工艺所使用的一定向自组装材料的一特征长度的95％到105％，并且 两个第二目标特征的中心点之间的另一距离约为约定向自组装材料的特征 长度的95％到105％。
在一些实施例中，两个第一目标特征的中心点的一第一线段与越过两 个第二目标特征的中心点的一第二线段形成一锐角。
本公开实施例提供一种集成电路制造方法。此方法包括接收一集成电 路的一蚀刻后检查目标图案；以及基于蚀刻后检查目标图案及一定向自组 装工艺，导出一显影后检查目标图案，其中蚀刻后检查目标图案将通过一 工艺所产生，该工艺包括使用显影后检查目标图案所导出的一引导图案执 行定向自组装工艺，其中显影后检查目标图案包括复数显影后检查目标特 征。此方法进一步包括插入一或多个辅助特征至显影后检查目标图案中， 以连接显影后检查目标特征，其中一或多个辅助特征的每一者的宽度小于 一定向自组装材料的一特征长度的一半，该定向自组装材料用于定向自组 装工艺中，其中导出步骤与插入步骤的至少一者通过一电脑所执行。
在一些实施例中，此方法进一步包括对包括一或多个辅助特征的显影 后检查目标图案执行一光学邻近校正。在一些实施例中，此方法进一步包 括对包括一或多个辅助特征的显影后检查目标图案模拟一光学光刻工艺， 以得到显影后检查目标图案的一模拟轮廓。在更进一步的实施例中，此方 法包括用定向自组装材料的参数与作为一引导图案的显影后检查目标图案 的模拟轮廓以模拟定向自组装工艺，以得到定向自组装材料的一组成聚合 物的一模拟轮廓。此方法进一步包括模拟将组成聚合物的模拟轮廓转换到 一图案层的一蚀刻工艺，以得到一模拟蚀刻后检查图案。此方法进一步包 括检查模拟蚀刻后检查图案是否匹配蚀刻后检查目标图案。
本公开实施例提供一种集成电路制造方法。此方法包括接收一集成电 路的一蚀刻后检查目标图案；以及基于蚀刻后检查目标图案及一定向自组 装工艺，导出一显影后检查目标图案，其中蚀刻后检查目标图案将通过一 工艺所产生，该工艺包括使用显影后检查目标图案所导出的一引导图案执 行定向自组装工艺，其中显影后检查目标图案包括复数显影后检查目标特 征。此方法进一步包括插入一或多个次定向自组装解析辅助特征至显影后 检查目标图案中，以连接显影后检查目标特征；以及对包括一或多个次定 向自组装解析辅助特征的显影后检查目标图案执行一光学邻近校正，以得 到一光学邻近校正修改后的显影后检查目标图案，其中导出步骤、插入步 骤以及光学邻近校正中的至少一者通过一电脑所执行。
在一些实施例中，此方法进一步包括对光学邻近校正修改后的显影后 检查目标图案模拟一光刻工艺，以得到一模拟显影后检查轮廓；用模拟显 影后检查轮廓作为一引导图案以模拟定向自组装工艺，以得到一模拟定向 自组装图案；以及模拟将模拟定向自组装图案转换到一图案层的一蚀刻工 艺，以得到一模拟蚀刻后检查图案。此方法进一步包括检查在一限度内模 拟蚀刻后检查图案是否匹配蚀刻后检查目标图案。如果在该限度内模拟蚀 刻后检查图案匹配蚀刻后检查目标图案，此方法进一步包括存储光学邻近 校正修改后的显影后检查目标图案到一实体电脑可读取媒体。
前述内容概述了许多实施例的特征，使本领域普通技术人员可以从各 个方面更佳地了解本公开。本领域普通技术人员应可理解，且可轻易地以 本公开为基础来设计或修饰其他工艺及结构，并以此达到相同的目的和/或 达到与在此介绍的实施例等相同的优点。本领域普通技术人员也应了解这 些相等的结构并未背离本公开的发明构思与范围。在不背离本公开的发明 构思与范围的前提下，可对本公开进行各种改变、置换或修改。

Claims (1)

1.一种集成电路制造方法，包括：
接收一集成电路的一第一目标图案，上述第一目标图案包括两个第一目标特征及两个第二目标特征；
基于上述第一目标图案及一定向自组装工艺，导出一第二目标图案，其中上述第一目标图案将通过一工艺所产生，上述工艺包括使用第二目标图案所导出的一引导图案执行上述定向自组装工艺，其中上述第二目标图案包括一第三特征及一第四特征，上述第三特征被设计以使用上述定向自组装工艺产生上述两个第一目标特征，并且上述第四特征被设计以使用上述定向自组装工艺产生上述两个第二目标特征；以及
插入一或多个次定向自组装解析辅助特征到上述第二目标图案中，上述一或多个次定向自组装解析辅助特征连接上述第三特征及上述第四特征，其中上述导出步骤及上述插入步骤中的至少一者通过一电脑所执行。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114927410A (zh) * 2022-02-24 2022-08-19 珠海洪启科技合伙企业(有限合伙) 半导体器件的加工控制方法、装置及高能粒子束光刻设备
WO2024092550A1 (zh) * 2022-11-02 2024-05-10 东华大学 半导体器件的质量改善方法、装置及高能粒子束光刻设备

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3454121A1 (en) * 2017-09-06 2019-03-13 IMEC vzw Method for manufacturing a mask
US11475787B2 (en) * 2017-10-20 2022-10-18 Utah Valley University Nanotechnology fabrication in a virtual reality environment
CN112038249B (zh) * 2020-08-27 2022-08-09 上海华力集成电路制造有限公司 侦测光刻工艺制程异常的方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7512928B2 (en) 2005-08-12 2009-03-31 Texas Instruments Incorporated Sub-resolution assist feature to improve symmetry for contact hole lithography
US8336003B2 (en) 2010-02-19 2012-12-18 International Business Machines Corporation Method for designing optical lithography masks for directed self-assembly
US9330228B2 (en) * 2013-11-18 2016-05-03 Mentor Graphics Corporation Generating guiding patterns for directed self-assembly
US9530660B2 (en) 2015-05-15 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple directed self-assembly patterning process
US9672320B2 (en) 2015-06-30 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit manufacturing
US9576817B1 (en) * 2015-12-03 2017-02-21 International Business Machines Corporation Pattern decomposition for directed self assembly patterns templated by sidewall image transfer

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114927410A (zh) * 2022-02-24 2022-08-19 珠海洪启科技合伙企业(有限合伙) 半导体器件的加工控制方法、装置及高能粒子束光刻设备
WO2024092550A1 (zh) * 2022-11-02 2024-05-10 东华大学 半导体器件的质量改善方法、装置及高能粒子束光刻设备

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