CN109324994B - 一种芯片互连方法及系统 - Google Patents

一种芯片互连方法及系统 Download PDF

Info

Publication number
CN109324994B
CN109324994B CN201710647040.9A CN201710647040A CN109324994B CN 109324994 B CN109324994 B CN 109324994B CN 201710647040 A CN201710647040 A CN 201710647040A CN 109324994 B CN109324994 B CN 109324994B
Authority
CN
China
Prior art keywords
die
transmission
read
starting
target
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201710647040.9A
Other languages
English (en)
Other versions
CN109324994A (zh
Inventor
杨指望
张燚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanechips Technology Co Ltd
Original Assignee
Sanechips Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanechips Technology Co Ltd filed Critical Sanechips Technology Co Ltd
Priority to CN201710647040.9A priority Critical patent/CN109324994B/zh
Publication of CN109324994A publication Critical patent/CN109324994A/zh
Application granted granted Critical
Publication of CN109324994B publication Critical patent/CN109324994B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)

Abstract

本发明公开了一种芯片互连方法及系统，芯片互连系统包括至少两个芯片，至少两个芯片中的每一个芯片封装至少两个芯片裸片DIE，该方法包括：接收第一读写指令，获取第一读写指令对应的起始DIE和目标DIE，并根据第一读写指令从起始DIE中获取对应的读写信息，起始DIE和目标DIE属于至少两个芯片中的不同的芯片；确定从起始DIE到目标DIE的传输路径，以及传输路径对应的传输DIE，按照传输路径将读写信息从起始DIE发送至传输DIE；按照预设传输策略和传输路径，将读写信息通过传输DIE对应的预设内部设备传输关系依次在传输DIE内进行传输；将读写信息从传输DIE发送至目标DIE，完成将读写信息从起始DIE发送至目标DIE的过程。

Description

一种芯片互连方法及系统
技术领域
本发明涉及通信领域的芯片技术，尤其涉及一种芯片互连方法及系统。
背景技术
随着通信行业的发展，使得通信的带宽、灵活度和传输效率等性能提升的越来越快，通信网络也从现有的第四代移动通信技术(4G，the 4th Generation mobilecommunication technology)网络发展到了第五代移动通信技术(5G，5th-Generation)网络，对于射频拉远单元(RRU，Remote Radio Unit)、基带处理单元(BBU，Building BasebandUnit)等通信设备而言，5G技术主要体现在天线数量的大规模增加。目前，通信设备的中频芯片最高支持16天线收发，而当5G技术需要对外支持最大128天线的收发时，就需要将8个中频芯片进行互连来增加收发天线的数量，通常是将上一级中频芯片的根节点(RC，RootComplex)设备和本级中频芯片的端节点(EP，End Point)设备进行连接来实现多个中频芯片的连接，但是每级中频芯片内部的RC设备和EP设备是独立的，它们之间不能进行直接通信。
现有技术中，通常采用的方法是在电路板上添加高速外部设备互连(PCIE，Peripheral Component Interconnect Express)Switch芯片作为交换芯片，来连接中频芯片内部的RC设备和多个EP设备。但是在电路板上添加PCIE Switch芯片会使得电路板上的电路器件增多，增加了电路板的设计难度。
发明内容
为解决上述技术问题，本发明实施例期望提供一种芯片互连方法及系统，能够降低电路板的设计难度。
本发明实施例提供一种芯片互连方法，应用于芯片互连系统，所述芯片互连系统包括至少两个芯片，所述至少两个芯片中的每一个芯片封装至少两个芯片裸片DIE，所述方法包括：
接收第一读写指令，获取所述第一读写指令对应的起始DIE和目标DIE，并根据所述第一读写指令从所述起始DIE中获取对应的读写信息，所述起始DIE和所述目标DIE属于所述至少两个芯片中的不同的芯片；
确定从所述起始DIE到所述目标DIE的传输路径，以及所述传输路径对应的传输DIE，按照所述传输路径将所述读写信息从所述起始DIE发送至所述传输DIE；
按照预设传输策略和所述传输路径，将所述读写信息通过所述传输DIE对应的预设内部设备传输关系依次在所述传输DIE内进行传输；
将所述读写信息从所述传输DIE发送至所述目标DIE，完成将所述读写信息从所述起始DIE发送至所述目标DIE的过程。
在上述方法中，所述至少两个DIE中的每一个DIE包括根节点RC设备和端节点EP设备，按照所述传输路径所述将所述读写信息从所述起始DIE发送至传输DIE，包括：
确定所述起始DIE对应的起始RC设备，和与所述起始RC设备连接的所述传输EP设备，将所述读写信息从所述起始RC设备发送至所述传输EP设备。
在上述方法中，所述预设内部设备传输关系包括通过预设总线协议AXI域进行所述传输DIE内的传输，所述按照预设传输策略和所述传输路径，将所述读写信息通过所述传输DIE对应的预设内部设备传输关系依次在所述传输DIE内进行传输，包括：
确定所述传输DIE对应的传输EP设备对应的第一外设组件互连标准PCI域；
在所述预设AXI域中确定与所述传输EP设备属于同一矩阵的所述传输DIE对应的传输RC设备，以及所述传输RC设备对应的第二PCI域，所述预设AXI域中存储了PCI域及矩阵的对应关系；
将所述读写信息从所述第一PCI域发送至所述第二PCI域中。
在上述方法中，所述至少两个DIE中的每一个DIE包括存储设备，所述预设内部设备传输关系包括通过所述传输DIE对应的传输存储设备进行所述传输DIE内的传输，所述按照预设传输策略和所述传输路径，将所述读写信息通过所述传输DIE对应的预设内部设备传输关系依次在所述传输DIE内进行传输，包括：
从所述传输EP设备中获取所述读写信息，并将所述读写信息存储至所述传输存储设备；
当接收到存储完成指令时，指示传输RC设备从所述传输存储设备中获取所述读写信息。
在上述方法中，所述根据所述第一读写指令从所述起始DIE中获取对应的读写信息，包括：
当所述第一读写指令为指示所述起始DIE读取所述目标DIE对应的目标数据时，指示所述起始RC设备从所述起始DIE对应的起始CPU中获取读取指令；
当所述第一读写指令为指示所述起始DIE将所述起始DIE对应的起始数据发送至所述目标DIE时，指示所述起始RC设备从所述起始DIE对应的起始存储设备中获取待传输数据。
在上述方法中，所述将所述读写信息从所述传输DIE发送至所述目标DIE，完成将所述读写信息从所述起始DIE发送至所述目标DIE的过程之后，所述方法还包括：
当所述第一读写指令为所述指示所述起始DIE读取所述目标DIE对应的目标数据时，从所述目标DIE中获取所述目标数据，并将所述目标数据从所述目标DIE发送至所述起始DIE。
本发明实施例提供一种芯片互连系统，所述芯片互连系统包括至少两个芯片，所述至少两个芯片中的每一个芯片封装至少两个芯片裸片DIE，所述芯片互连系统包括：
起始CPU；
与所述起始CPU进行通信连接的CPU设备；
连接所述起始CPU和所述CPU设备的传输设备；其中，
所述起始CPU，用于接收第一读写指令，获取所述第一读写指令对应的起始DIE和目标DIE，并根据从所述起始DIE中获取对应的读写信息，所述起始DIE和所述目标DIE属于所述至少两个芯片中的不同的芯片；
所述CPU设备，用于确定从所述起始DIE至所述目标DIE的传输DIE；
所述传输设备，用于将所述读写信息从所述起始DIE发送至传输DIE，所述传输DIE连接所述起始DIE和所述目标DIE；按照预设传输策略将所述读写信息在所述传输DIE内进行传输，将所述读写信息从所述传输DIE发送至所述目标DIE，完成将所述读写信息从所述起始DIE发送至所述目标DIE的过程。
在上述芯片互连系统中，所述传输设备包括：起始RC设备、所述CPU设备包括：所述起始CPU；
所述起始CPU，还用于确定所述起始DIE对应的起始RC设备，和与所述起始RC设备连接的传输EP设备；
所述起始RC设备，用于将所述读写信息发送至所述传输EP设备，所述传输EP设备属于传输DIE。
在上述芯片互连系统中，所述CPU设备还包括：传输CPU，所述传输设备还包括：传输EP设备；
所述传输CPU，用于确定所述传输EP设备对应的第一外设组件互连标准PCI域；在预设总线协议AXI域中确定与所述传输EP设备属于同一矩阵的所述传输RC设备，以及所述传输RC设备对应的第二PCI域，所述预设AXI域中存储了PCI域及矩阵的对应关系；
所述传输EP设备，用于将所述读取信息从所述第一PCI域发送至所述第二PCI域中。
在上述芯片互连系统中，所述芯片互连系统还包括：传输存储设备和传输RC设备；
所述传输EP设备，还用于发送读写信息至所述传输存储设备；
所述传输存储设备，用于存储所述读写信息；
所述传输RC设备，还用于当接收到存储完成指令时，从所述传输存储设备中获取所述读写信息。
在上述芯片互连系统中，所述起始CPU，还用于当所述第一读写指令为所述指示所述起始DIE读取所述目标DIE对应的目标数据时，指示所述起始RC设备从所述起始DIE对应的起始CPU中获取读取指令；当所述第一读写指令为所述指示所述起始DIE将所述起始DIE对应的起始数据发送至所述目标DIE时，指示所述起始RC设备从所述起始DIE对应的起始存储设备中获取待传输数据。
在上述芯片互连系统中，所述芯片互连系统还包括：目标CPU；
所述目标CPU，还用于当所述第一读写指令为所述指示所述起始DIE读取所述目标DIE对应的目标数据时，从所述目标DIE中获取所述目标数据，并将所述目标数据从所述目标DIE发送至所述起始DIE。
本发明实施例提供一种计算机可读存储介质，其上存储有计算机程序，应用于芯片互连系统上，其特征在于，该计算机程序被处理器执行时实现上面所述任意一种芯片互连方法。
本发明实施例提供了一种芯片互连方法及系统，芯片互连系统包括至少两个芯片，至少两个芯片中的每一个芯片封装至少两个芯片裸片DIE，接收第一读写指令，获取第一读写指令对应的起始DIE和目标DIE，并根据第一读写指令从起始DIE中获取对应的读写信息，起始DIE和目标DIE属于至少两个芯片中的不同的芯片；确定从起始DIE到目标DIE的传输路径，以及传输路径对应的传输DIE，按照传输路径将读写信息从起始DIE发送至传输DIE；按照预设传输策略和传输路径，将读写信息通过传输DIE对应的预设内部设备传输关系依次在传输DIE内进行传输；将读写信息从传输DIE发送至目标DIE，完成将读写信息从起始DIE发送至目标DIE的过程。采用上述方法，当起始DIE将读写信息发送至目标DIE时，芯片互连系统确定从起始DIE到目标DIE的传输路径以及传输DIE，然后，芯片互连系统将第一读写指令对应的读写信息从起始DIE发送至传输DIE，按照预设传输策略，将读写信息通过传输DIE对应的预设内部设备传输关系在传输DIE内进行传输，最后将读写信息从传输DIE发送至目标DIE，完成将读写信息从起始DIE发送至目标DIE的过程，且无需在电路板的增加PCIE Switch芯片，从而降低了电路板的设计难度。
附图说明
图1为本发明实施例提供的一种示例性的链式连接的芯片互连结构图；
图2为本发明实施例提供的一种示例性的环式连接的芯片互连结构图；
图3为本发明实施例提供的一种芯片互连方法的流程图一；
图4为本发明实施例提供的一种示例性的链式连接、PCIE直传的芯片互连结构图；
图5为本发明实施例提供的一种示例性的环式连接、PCIE直传的芯片互连结构图；
图6为本发明实施例提供的一种芯片互连方法的流程图二；
图7为本发明实施例提供的一种芯片互连系统的结构示意图一；
图8为本发明实施例提供的一种芯片互连系统的结构示意图二；
图9为本发明实施例提供的一种芯片互连系统的结构示意图三；
图10为本发明实施例提供的一种芯片互连系统结构示意图四；
图11为本发明实施例提供的一种芯片互连系统结构示意图五。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。
本申请中的中频芯片内封装有两个DIE，每个DIE内包含有一个中央处理器(CPU，Central Processing Unit)、一个存储装置，一个RC设备和一个EP设备，其中，RC设备内部和EP设备内部分别有一个PCIE控制器和一个物理接口，RC设备和EP设备通过物理接口实现与其他DIE内的EP设备和RC设备的连接，如图1所示，印制电路板(PCB，Printed CircuitBoard)板上包括chip0(芯片0)和chip1(芯片1)两个芯片，其中，chip0内封装有DIE0(芯片裸片0)和DIE1(芯片裸片1)，chip1内封装有DIE2(芯片裸片2)和DIE3(芯片裸片3)，每个DIE内有RC(根节点)、EP(端节点)、CPU和双倍速率同步动态随机存储器(DDR，Dual Data Rate)(存储器)，RC0和EP1之间通过相应的物理接口进行连接，以实现DIE0和DIE1之间的连接，此时，DIE0内的CPU控制RC0和EP1，RC1和EP2之间通过相应的物理接口进行连接，以实现chip0和chip1之间的连接，RC2和EP3之间通过相应的物理接口进行连接，以实现DIE2和DIE3之间的连接，另，如图2所示，在图1的基础上，本发明实施例还可以将PCB上的EP0和RC3之间通过相应的物理接口进行连接，以实现DIE0和DIE3之间的连接，本发明实施例在图1的基础上对芯片互连方法进行说明。
实施例一
本发明实施例提供一种芯片互连方法，如图3所示，该方法可以包括：
S101、接收第一读写指令，获取第一读写指令对应的起始DIE和目标DIE，并根据第一读写指令从起始DIE中获取对应的读写信息，起始DIE和目标DIE属于至少两个芯片中的不同的芯片。
本发明实施例提供的一种芯片互连方法适用于将多个中频芯片进行连接的场景下。
本发明实施例中，当芯片互连系统接收到DIE0对DIE3的读写指令时，芯片互连系统将DIE0作为起始DIE，将DIE3作为目标DIE，此时，芯片互连系统启动DIE0所在的CPU，芯片互连系统指示该CPU向DIE0中的起始RC设备发送具体的操作类型，起始RC设备根据具体的操作类型获取相应的读写信息。
本发明实施例中，操作类型包括读操作和写操作，具体的根据实际情况进行选择，本发明实施例不做具体的限定。
本发明实施例中，当第一读写指令指示DIE0对DIE3执行写操作时，芯片互连系统启动起始RC设备内部的直接内存存取(DMA，Direct Memory Access)控制器从DIE0对应的DDR中获取待传输数据；当第一读写指令指示DIE0对DIE3执行读操作时，芯片互连系统启动起始RC0设备将读指令告知DIE3。
本发明实施例中，RC设备和EP设备内部的PCIE控制器中包含有DMA控制器。
S102、确定从起始DIE到目标DIE的传输路径，以及传输路径对应的传输DIE，按照传输路径将读写信息从起始DIE发送至传输DIE。
当芯片互连系统确定了起始DIE、目标DIE和待发送的读写信息之后，芯片互连系统就要确定从起始DIE到目标DIE的传输路径，并按照传输路径将读写信息从起始DIE发送至传输DIE了。
本发明实施例中，芯片互连系统将DIE0对应的RC0确定为起始RC设备，确定与RC0通过物理接口连接的DIE1对应的EP1，将读写信息从RC0发送至EP1。
本发明实施例中，本发明实施例中，RC0与EP1之间通过相应的物理接口进行连接，RC0可以通过相应的物理接口的连接对象来确定RC0管辖的EP1。
本发明实施例中，传输DIE可以为一个DIE，也可以为多个DIE，具体的根据实际情况进行设置，本发明实施例不做具体的限定。
本发明实施例中，当传输DIE为多个DIE时，芯片互连系统分别确定从起始DIE到目标DIE的传输路径以及对应的传输DIE，然后按照传输路径将读写信息从起始DIE中发送至传输DIE。
示例性的，如图1所示，DIE0和DIE3之间通过DIE1和DIE2进行连接，传输路径为DIE0-DIE1-DIE2-DIE3，此时，芯片互连系统将读写信息从DIE0传输至DIE1。
S103、按照预设传输策略和传输路径，将读写信息通过传输DIE对应的预设内部设备传输关系依次在传输DIE内进行传输。
当芯片互连系统将读写信息从起始DIE发送至传输DIE之后，由于传输DIE内部的传输设备之间不能相互通信，故，芯片互连系统就要通过预设内部设备传输关系在传输DIE内部进行读写信息的传输了。
本发明实施例中，传输DIE内部包括传输RC设备和传输EP设备，其中，传输EP设备与起始RC设备通过物理接口进行连接，当传输DIE的传输EP设备接收到起始RC设备发送的读写信息时，传输EP设备通过预设内部设备传输关系将读写信息发送至传输RC设备，之后，传输RC设备根据传输路径，确定与其进行物理连接的下一级EP设备，并将读写信息发送至下一级EP设备。
本发明实施例中，预设内部设备传输关系包括通过预设AXI域进行传输DIE内的传输，或者通过传输DIE对应的传输存储设备进行传输DIE内的传输，具体的根据实际情况进行选择，本发明实施例不做具体的限定。
本发明实施例中，当预设内部设备传输关系为通过预设AXI域进行传输DIE内的传输时，芯片互连系统确定传输DIE对应的传输EP设备对应的第一PCI域，然后在预设AXI域中确定与传输EP设备属于同一矩阵的传输DIE对应的传输RC设备，以及传输RC设备对应的第二PCI域，预设AXI域中存储了PCI域及矩阵的对应关系，芯片互连系统将读写信息从第一PCI域发送至第二PCI域。
本发明实施例中，当预设内部设备传输关系为通过传输DIE对应的传输存储设备进行传输DIE内的传输时，芯片互连系统从传输EP设备中获取读写信息，并将读写信息存储至传输存储设备，当芯片互连系统接受到存储完成指令时，芯片互连系统指示传输RC设备从传输存储设备中获取读写信息。
S104、将读写信息从传输DIE发送至目标DIE，完成将读写信息从起始DIE发送至目标DIE的过程。
当芯片互连系统将读写信息从DIE0发送至DIE3之后，芯片互连系统就完成了将读写信息从起始DIE发送至目标DIE的过程。
本发明实施例中，当第一读写指令指示DIE0对DIE3执行读操作时，此时，DIE0将读取指令发送至DIE3，之后，芯片处理系统从DIE3对应的DDR中读取待传输数据，并将待传输数据从EP3传送回RC0中，完成DIE0对DIE3的读操作，具体的传送方式与DIE0传送待传输数据至DIE3的过程相同，在此就不再赘述。
本发明实施例中，当DIE0和DIE3之间按照图1的连接方法进行物理连接时，EP3向RC0传输待传输数据的方向是按照RC0向EP3传输数据的反方向进行传输的；当DIE0和DIE3之间按照图2的连接方法进行物理连接时，RC3直接将待传输数据传送给EP0，并将待传输数据存储至DIE0对应的DDR中，来完成DIE0对DIE3的读操作。
可以理解的是，芯片互连系统接收第一读写指令之后，获取第一读写指令对应的起始DIE和目标DIE，芯片互连系统确定从起始DIE到目标DIE的传输路径以及传输DIE，然后，芯片互连系统将第一读写指令对应的读写信息从起始DIE发送至传输DIE，按照预设传输策略，将读写信息通过传输DIE对应的预设内部设备传输关系在传输DIE内进行传输，最后将读写信息从传输DIE发送至目标DIE，完成将读写信息从起始DIE发送至目标DIE的过程，且无需在电路板上增加PCIE Switch芯片，从而降低了电路板的设计难度。
实施例二
本发明实施例提供了一种芯片互连方法，如图4所示，该方法可以包括：
S201、芯片互连系统接收第一读写指令，获取第一读写指令对应的起始DIE和目标DIE，并根据第一读写指令从起始DIE中获取对应的读写信息，起始DIE和目标DIE属于至少两个芯片中的不同的芯片。
本发明实施例提供的一种芯片互连方法适用于将多个中频芯片进行连接的场景下。
本发明实施例中，当芯片互连系统接收到DIE0对DIE3的读写指令时，芯片互连系统将DIE0作为起始DIE，将DIE3作为目标DIE，此时，芯片互连系统启动DIE0所在的CPU，芯片互连系统指示该CPU向DIE0中的起始RC设备发送具体的操作类型，起始RC设备根据具体的操作类型获取相应的读写信息。
本发明实施例中，操作类型包括读操作和写操作，具体的根据实际情况进行选择，本发明实施例不做具体的限定。
本发明实施例中，当第一读写指令指示DIE0对DIE3执行写操作时，芯片互连系统启动起始RC设备内部的直接内存存取(DMA，Direct Memory Access)控制器从DIE0对应的DDR中获取待传输数据；当第一读写指令指示DIE0对DIE3执行读操作时，芯片互连系统启动起始RC0设备将读指令告知DIE3。
本发明实施例中，RC设备和EP设备内部的PCIE控制器中包含有DMA控制器。
S202、芯片互连系统确定从起始DIE到目标DIE的传输路径，以及传输路径对应的传输DIE，并确定起始DIE对应的起始RC设备，和与起始RC设备连接的传输EP设备，将读写信息从起始RC设备发送至传输EP设备。
当芯片互连系统从起始DIE中获取对应的读写信息之后，芯片互连系统确定从起始DIE到目标DIE的传输路径，以及传输路径对应的传输DIE，然后将读写信息从起始DIE中发送至传输DIE中。
本发明实施例中，芯片互连系统将DIE0对应的RC0确定为起始RC设备，确定与RC0通过物理接口连接的DIE1对应的EP1，将读写信息从RC0发送至EP1。
本发明实施例中，RC0与EP1之间通过相应的物理接口进行连接，RC0可以通过相应的物理接口的连接对象来确定RC0管辖的EP1。
本发明实施例中，传输DIE可以为一个DIE，也可以为多个DIE，具体的根据实际情况进行设置，本发明实施例不做具体的限定。
本发明实施例中，当传输DIE为多个DIE时，芯片互连系统分别确定从起始DIE到目标DIE的传输路径以及对应的传输DIE，然后按照传输路径将读写信息从起始DIE中发送至传输DIE。
示例性的，如图1所示，DIE0和DIE3之间通过DIE1和DIE2进行连接，传输路径为DIE0-DIE1-DIE2-DIE3，此时，芯片互连系统将读写信息从DIE0传输至DIE1。
S203、芯片互连系统确定传输DIE对应的传输EP设备对应的第一外设组件互连标准PCI域。
当芯片互连系统将读写信息从起始RC设备发送至传输EP设备之后，芯片互连系统就要确定传输EP设备所对应的第一PCI域，以及传输EP设备所属的矩阵了。
本发明实施例中，RC0与EP1之间进行了物理连接，此时，RC0和EP1存在于同一个PCI域，EP1和RC1存在于DIE1中，此时，EP1和RC1同时挂载于同一个矩阵上。
S204、芯片互连系统在预设AXI域中确定与传输EP设备属于同一矩阵的传输DIE对应的传输RC设备，以及传输RC设备对应的第二PCI域，预设AXI域中存储了PCI域及矩阵的对应关系。
当芯片互连系统确定了传输EP设备对应的第一PCI域之后，芯片互连系统在预设AXI域中确定与传输EP设备属于同一矩阵的传输RC设备，以及传输RC设备对应的第二PCI域。
本发明实施例中，芯片互连系统会在每个DIE中存储预设AXI域，该预设AXI域的作用是存储PCI域以及矩阵之间的对应关系，芯片互连系统能够在预设AXI中确定与传输EP设备所属同一矩阵的传输RC设备，以及传输RC设备对应的第二PCI域。
本发明实施例中，芯片互连系统从传输EP设备对应的第一PCI域转化至预设AXI域中，并在预设AXI域中确定传输RC设备对应的第二PCI域。
S205、芯片互连系统将读写信息从第一PCI域发送至第二PCI域中。
当芯片互连系统确定了传输RC设备对应的第二PCI域中，芯片互连系统将读写信息从第一PCI域发送至第二PCI域中，并由传输RC设备发送至与传输RC设备进行连接的下级EP设备。
本发明实施例中，芯片互连系统将读写信息从第一PCI域转化至预设AXI域，再由预设AXI域转化至第二PCI域，完成在传输DIE的传输RC设备和传输EP设备之间的数据传递过程。
示例性的，如图5所示，采用链状形式来连接DIE0与DIE3之间的数据通路，PCB板上包括chip0和chip1两个芯片，其中，chip0内封装有DIE0和DIE1，chip1内封装有DIE2和DIE3，每个DIE内有RC、EP、CPU和DDR，RC0和EP1之间通过相应的物理接口进行连接，以实现DIE0和DIE1之间的连接，此时，DIE0内的CPU控制RC0和EP1，RC1和EP2之间通过相应的物理接口进行连接，以实现chip0和chip1之间的连接，RC2和EP3之间通过相应的物理接口进行连接，以实现DIE2和DIE3之间的连接，且每个DIE内包括预设AXI域，以作为同一个DIE内的RC设备和EP设备之间数据传输的中转域，另，如图6所示，在图5的基础上，采用环状形式连接DIE0和DIE3，将PCB上的EP0和RC3之间通过相应的物理接口进行连接，以实现DIE0和DIE3之间的连接。
本发明实施例中，当DIE0和DIE3之间按照图5的连接方法进行物理连接时，EP3向RC0传输待传输数据的方向是按照RC0向EP3传输数据的反方向进行传输的；当DIE0和DIE3之间按照图6的连接方法进行物理连接时，RC3直接将待传输数据传送给EP0，来完成DIE0对DIE3的读操作，且采用环状形式互连时，能够缩短访问路径。
S206、芯片互连系统从传输EP设备中获取读写信息，并将读写信息存储至传输存储设备。
当芯片互连系统将读写信息从起始RC设备发送至传输EP设备之后，芯片互连系统就要从传输EP设备中获取读写信息，并将读写信息存储至传输存储设备中。
本发明实施例中，RC0设备将从DIE0中获取到的读写信息发送至DIE1的DDR中，当芯片互连系统将读写信息全部发送至DIE1对应的DDR中之后，芯片互连系统将一个标志位发送至DIE1对应的CPU，以通知DIE1完成写入读写信息的过程。
S207、当接收到存储完成指令时，芯片互连系统指示传输RC设备从传输存储设备中获取读写信息。
当芯片互连系统接受到传输EP设备所属的CPU发送的存储完成指令时，芯片互连系统指示传输RC设备从传输存储设备中获取读写信息。
本发明实施例中，当芯片互连系统将读写信息全部发送至DIE1对应的DDR之后，芯片互连系统指示DIE1对应的RC1从该DDR中获取读写信息，此时，芯片互连系统将RC1确定为传输RC设备，并指示RC1将读写信息发送至与RC1物理连接的EP2，并将读写信息存储至EP2所属的DIE2对应的DDR中。
本发明实施例中，DIE1中的RC1和EP1之间不能直接进行数据交互，此时，芯片互连系统将待传输的数据存储至DIE1的DDR中作为中转，实现DIE1中的RC1和EP1之间的数据交互。
步骤S203-S205和步骤S206-S207为步骤S202之后的两个并列的步骤，具体的根据实际情况进行选择执行，本发明实施例不做具体的限制。
S208、将读写信息从传输DIE发送至目标DIE，完成将读写信息从起始DIE发送至目标DIE的过程。
当芯片互连系统将读写信息从DIE0发送至DIE3之后，芯片互连系统就完成了将读写信息从起始DIE发送至目标DIE的过程。
本发明实施例中，当第一读写指令指示DIE0对DIE3执行读操作时，此时，DIE0将读取指令发送至DIE3，之后，芯片处理系统从DIE3对应的DDR中读取待传输数据，并将待传输数据从EP3传送回RC0中，完成DIE0对DIE3的读操作，具体的传送方式与DIE0传送待传输数据至DIE3的过程相同，在此就不再赘述。
本发明实施例中，当DIE0和DIE3之间按照图1的连接方法进行物理连接时，EP3向RC0传输待传输数据的方向是按照RC0向EP3传输数据的反方向进行传输的；当DIE0和DIE3之间按照图2的连接方法进行物理连接时，RC3直接将待传输数据传送给EP0，并将待传输数据存储至DIE0对应的DDR中，来完成DIE0对DIE3的读操作。
可以理解的是，芯片互连系统接收第一读写指令之后，获取第一读写指令对应的起始DIE和目标DIE，芯片互连系统确定从起始DIE到目标DIE的传输路径以及传输DIE，然后，芯片互连系统将第一读写指令对应的读写信息从起始DIE发送至传输DIE，按照预设传输策略，将读写信息通过传输DIE对应的预设内部设备传输关系在传输DIE内进行传输，最后将读写信息从传输DIE发送至目标DIE，完成将读写信息从起始DIE发送至目标DIE的过程，且无需在电路板上增加PCIE Switch芯片，从而降低了电路板的设计难度。
实施例三
本发明实施例提供一种芯片互连系统1，所述芯片互连系统1包括至少两个芯片，所述至少两个芯片中的每一个芯片封装至少两个芯片裸片DIE，如图7所示，该芯片互连系统1至少包括：
起始CPU10；
与所述起始CPU10进行通信连接的CPU设备11；
连接所述起始CPU10和所述CPU设备11的传输设备12；其中，
所述起始CPU10，用于接收第一读写指令，获取所述第一读写指令对应的起始DIE和目标DIE，并根据从所述起始DIE中获取对应的读写信息，所述起始DIE和所述目标DIE属于所述至少两个芯片中的不同的芯片；
所述CPU设备11，用于确定从所述起始DIE至所述目标DIE的传输DIE；
所述传输设备12，用于将所述读写信息从所述起始DIE发送至传输DIE，所述传输DIE连接所述起始DIE和所述目标DIE；按照预设传输策略将所述读写信息在所述传输DIE内进行传输，将所述读写信息从所述传输DIE发送至所述目标DIE，完成将所述读写信息从所述起始DIE发送至所述目标DIE的过程。
可选的，基于图7如图8所示，所述传输设备12包括：起始RC设备120，所述CPU设备11包括：所述起始CPU10；
所述起始CPU10，还用于确定所述起始DIE对应的起始RC设备，和与所述起始RC设备连接的传输EP设备；
所述起始RC设备120，用于将所述读写信息发送至所述传输EP设备，所述传输EP设备属于传输DIE。
可选的，基于图8如图9所示，所述CPU设备11还包括：传输CPU110，所述传输设备12还包括：传输EP设备121,；
所述传输CPU110，用于确定所述传输EP设备对应的第一外设组件互连标准PCI域；在预设总线协议AXI域中确定与所述传输EP设备属于同一矩阵的所述传输RC设备，以及所述传输RC设备对应的第二PCI域，所述预设AXI域中存储了PCI域及矩阵的对应关系；
所述传输EP设备121，还用于将所述读取信息从所述第一PCI域发送至所述第二PCI域中。
可选的，基于图8如图10所示，所述芯片互连系统1还包括：传输存储设备13和传输RC设备14；
所述传输EP设备121，还用于发送读写信息至所述传输存储设备13；
所述传输存储设备13，用于存储所述读写信息；
所述传输RC设备，还用于当接收到存储完成指令时，从所述传输存储设备中获取所述读写信息14。
可选的，所述起始CPU10，还用于当所述第一读写指令为所述指示所述起始DIE读取所述目标DIE对应的目标数据时，指示所述起始RC设备从所述起始DIE对应的起始CPU中获取读取指令；当所述第一读写指令为所述指示所述起始DIE将所述起始DIE对应的起始数据发送至所述目标DIE时，指示所述起始RC设备从所述起始DIE对应的起始存储设备中获取待传输数据。
可选的，基于图8如图11所示，所述芯片互连系统1还包括：目标CPU15；
所述目标CPU15，还用于当所述第一读写指令为所述指示所述起始DIE读取所述目标DIE对应的目标数据时，从所述目标DIE中获取所述目标数据，并将所述目标数据从所述目标DIE发送至所述起始DIE。
本发明实施例提供一种计算机可读存储介质，其上存储有计算机程序，应用于芯片互连系统1中，该计算机程序执行时实现如实施例一和实施例二所述的方法。
具体来讲，本实施例中的一种芯片互连的方法对应的程序指令可以被存储在存储介质上，当存储介质中的与一种芯片互连方法对应的计算机程序指令被一电子设备读取或被执行时，包括如下步骤：
接收第一读写指令，获取所述第一读写指令对应的起始DIE和目标DIE，并根据所述第一读写指令从所述起始DIE中获取对应的读写信息，所述起始DIE和所述目标DIE属于所述至少两个芯片中的不同的芯片；
确定从所述起始DIE到所述目标DIE的传输路径，以及所述传输路径对应的传输DIE，按照所述传输路径将所述读写信息从所述起始DIE发送至所述传输DIE；
按照预设传输策略和所述传输路径，将所述读写信息通过所述传输DIE对应的预设内部设备传输关系依次在所述传输DIE内进行传输；
将所述读写信息从所述传输DIE发送至所述目标DIE，完成将所述读写信息从所述起始DIE发送至所述目标DIE的过程。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用硬件实施例、软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器和光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。

Claims (13)

1.一种芯片互连方法，应用于芯片互连系统，所述芯片互连系统包括至少两个芯片，所述至少两个芯片中的每一个芯片封装至少两个芯片裸片DIE，其特征在于，所述方法包括：
接收第一读写指令，获取所述第一读写指令对应的起始DIE和目标DIE，并根据所述第一读写指令从所述起始DIE中获取对应的读写信息，所述起始DIE和所述目标DIE属于所述至少两个芯片中的不同的芯片；
确定从所述起始DIE到所述目标DIE的传输路径，以及所述传输路径对应的传输DIE，按照所述传输路径将所述读写信息从所述起始DIE发送至所述传输DIE；
按照预设传输策略和所述传输路径，将所述读写信息通过所述传输DIE对应的预设内部设备传输关系依次在所述传输DIE内进行传输；
将所述读写信息从所述传输DIE发送至所述目标DIE，完成将所述读写信息从所述起始DIE发送至所述目标DIE的过程。
2.根据权利要求1所述的方法，其特征在于，所述至少两个DIE中的每一个DIE包括根节点RC设备和端节点EP设备，按照所述传输路径所述将所述读写信息从所述起始DIE发送至传输DIE，包括：
确定所述起始DIE对应的起始RC设备，和与所述起始RC设备连接的传输EP设备，将所述读写信息从所述起始RC设备发送至所述传输EP设备。
3.根据权利要求2所述的方法，其特征在于，所述预设内部设备传输关系包括通过预设总线协议AXI域进行所述传输DIE内的传输，所述按照预设传输策略和所述传输路径，将所述读写信息通过所述传输DIE对应的预设内部设备传输关系依次在所述传输DIE内进行传输，包括：
确定所述传输DIE对应的传输EP设备对应的第一外设组件互连标准PCI域；
在所述预设AXI域中确定与所述传输EP设备属于同一矩阵的所述传输DIE对应的传输RC设备，以及所述传输RC设备对应的第二PCI域，所述预设AXI域中存储了PCI域及矩阵的对应关系；
将所述读写信息从所述第一PCI域发送至所述第二PCI域中。
4.根据权利要求2所述的方法，其特征在于，所述至少两个DIE中的每一个DIE包括存储设备，所述预设内部设备传输关系包括通过所述传输DIE对应的传输存储设备进行所述传输DIE内的传输，所述按照预设传输策略和所述传输路径，将所述读写信息通过所述传输DIE对应的预设内部设备传输关系依次在所述传输DIE内进行传输，包括：
从所述传输EP设备中获取所述读写信息，并将所述读写信息存储至所述传输存储设备；
当接收到存储完成指令时，指示传输RC设备从所述传输存储设备中获取所述读写信息。
5.根据权利要求2所述的方法，其特征在于，所述根据所述第一读写指令从所述起始DIE中获取对应的读写信息，包括：
当所述第一读写指令为指示所述起始DIE读取所述目标DIE对应的目标数据时，指示所述起始RC设备从所述起始DIE对应的起始CPU中获取读取指令；
当所述第一读写指令为指示所述起始DIE将所述起始DIE对应的起始数据发送至所述目标DIE时，指示所述起始RC设备从所述起始DIE对应的起始存储设备中获取待传输数据。
6.根据权利要求5所述的方法，其特征在于，所述将所述读写信息从所述传输DIE发送至所述目标DIE，完成将所述读写信息从所述起始DIE发送至所述目标DIE的过程之后，所述方法还包括：
当所述第一读写指令为所述指示所述起始DIE读取所述目标DIE对应的目标数据时，从所述目标DIE中获取所述目标数据，并将所述目标数据从所述目标DIE发送至所述起始DIE。
7.一种芯片互连系统，所述芯片互连系统包括至少两个芯片，所述至少两个芯片中的每一个芯片封装至少两个芯片裸片DIE，其特征在于，所述芯片互连系统包括：
起始CPU；
与所述起始CPU进行通信连接的CPU设备；
连接所述起始CPU和所述CPU设备的传输设备；其中，
所述起始CPU，用于接收第一读写指令，获取所述第一读写指令对应的起始DIE和目标DIE，并根据从所述起始DIE中获取对应的读写信息，所述起始DIE和所述目标DIE属于所述至少两个芯片中的不同的芯片；
所述CPU设备，用于确定从所述起始DIE至所述目标DIE的传输DIE；
所述传输设备，用于将所述读写信息从所述起始DIE发送至传输DIE，所述传输DIE连接所述起始DIE和所述目标DIE；按照预设传输策略将所述读写信息在所述传输DIE内进行传输，将所述读写信息从所述传输DIE发送至所述目标DIE，完成将所述读写信息从所述起始DIE发送至所述目标DIE的过程。
8.根据权利要求7所述的芯片互连系统，其特征在于，所述传输设备包括：起始RC设备、所述CPU设备包括：所述起始CPU；
所述起始CPU，还用于确定所述起始DIE对应的起始RC设备，和与所述起始RC设备连接的传输EP设备；
所述起始RC设备，用于将所述读写信息发送至所述传输EP设备，所述传输EP设备属于传输DIE。
9.根据权利要求8所述的芯片互连系统，其特征在于，所述CPU设备还包括：传输CPU，所述传输设备还包括：传输EP设备；
所述传输CPU，用于确定所述传输EP设备对应的第一外设组件互连标准PCI域；在预设总线协议AXI域中确定与所述传输EP设备属于同一矩阵的传输RC设备，以及所述传输RC设备对应的第二PCI域，所述预设AXI域中存储了PCI域及矩阵的对应关系；
所述传输EP设备，用于将所述读取信息从所述第一PCI域发送至所述第二PCI域中。
10.根据权利要求8所述的芯片互连系统，其特征在于，所述芯片互连系统还包括：传输存储设备和传输RC设备；
所述传输EP设备，还用于发送读写信息至所述传输存储设备；
所述传输存储设备，用于存储所述读写信息；
所述传输RC设备，还用于当接收到存储完成指令时，从所述传输存储设备中获取所述读写信息。
11.根据权利要求8所述的芯片互连系统，其特征在于，
所述起始CPU，还用于当所述第一读写指令为所述指示所述起始DIE读取所述目标DIE对应的目标数据时，指示所述起始RC设备从所述起始DIE对应的起始CPU中获取读取指令；当所述第一读写指令为所述指示所述起始DIE将所述起始DIE对应的起始数据发送至所述目标DIE时，指示所述起始RC设备从所述起始DIE对应的起始存储设备中获取待传输数据。
12.根据权利要求11所述的芯片互连系统，其特征在于，所述芯片互连系统还包括：目标CPU；
所述目标CPU，还用于当所述第一读写指令为所述指示所述起始DIE读取所述目标DIE对应的目标数据时，从所述目标DIE中获取所述目标数据，并将所述目标数据从所述目标DIE发送至所述起始DIE。
13.一种计算机可读存储介质，其上存储有计算机程序，应用于芯片互连系统上，其特征在于，该计算机程序被处理器执行时实现如权利要求1-6任一项所述的方法。
CN201710647040.9A 2017-08-01 2017-08-01 一种芯片互连方法及系统 Active CN109324994B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710647040.9A CN109324994B (zh) 2017-08-01 2017-08-01 一种芯片互连方法及系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710647040.9A CN109324994B (zh) 2017-08-01 2017-08-01 一种芯片互连方法及系统

Publications (2)

Publication Number Publication Date
CN109324994A CN109324994A (zh) 2019-02-12
CN109324994B true CN109324994B (zh) 2020-10-02

Family

ID=65245818

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710647040.9A Active CN109324994B (zh) 2017-08-01 2017-08-01 一种芯片互连方法及系统

Country Status (1)

Country Link
CN (1) CN109324994B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113111029B (zh) * 2021-04-14 2024-03-26 广州希姆半导体科技有限公司 一种确定数据传输路径的方法、芯片和存储介质
CN118626429A (zh) * 2023-03-09 2024-09-10 华为技术有限公司 芯片组件及电子设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101799517A (zh) * 2010-04-09 2010-08-11 华为终端有限公司 合封芯片以及合封芯片测试系统
CN103885919A (zh) * 2014-03-20 2014-06-25 北京航空航天大学 一种多dsp和fpga并行处理系统及实现方法
CN105765548A (zh) * 2013-11-21 2016-07-13 微软技术许可有限责任公司 基于amba的设备中的ioapic中断的支持

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090327539A1 (en) * 2008-06-30 2009-12-31 Tommi Kanerva Multiple Die System Status Communication System
US8170062B2 (en) * 2009-04-29 2012-05-01 Intel Corporation Packetized interface for coupling agents

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101799517A (zh) * 2010-04-09 2010-08-11 华为终端有限公司 合封芯片以及合封芯片测试系统
CN105765548A (zh) * 2013-11-21 2016-07-13 微软技术许可有限责任公司 基于amba的设备中的ioapic中断的支持
CN103885919A (zh) * 2014-03-20 2014-06-25 北京航空航天大学 一种多dsp和fpga并行处理系统及实现方法

Also Published As

Publication number Publication date
CN109324994A (zh) 2019-02-12

Similar Documents

Publication Publication Date Title
CN108475241B (zh) 一种基于spi的数据传输方法及装置
KR102675841B1 (ko) 바이너리 벡터 기반의 테스트 장치
CN107908589B (zh) I3c验证从设备、主从设备的通信验证系统及方法
JP2010272971A (ja) 制御システム及び制御プログラム書換方法
CN109324994B (zh) 一种芯片互连方法及系统
CN104936315A (zh) 一种通过wifi传输数据的方法、主设备及模块设备
CN103218337A (zh) 基于wishbone总线实现主与主、从与从通信的片上系统和方法
CN115543877B (zh) 一种pcie数据传输方法及相关装置
CN105701038B (zh) 一种级联芯片启动方法及相关装置
CN101937413B (zh) 一种i2c总线的通信方法
CN103885910B (zh) 多设备在主模式下进行iic通信的方法
CN105512005A (zh) 控制/远程节点与总线监控节点同步工作的电路及方法
CN101901199A (zh) 一种数据透明传输的方法及系统
CN110113209B (zh) 基于mipi协议的设备间通信方法及设备拓扑结构
CN105491082A (zh) 远程资源访问方法和交换设备
KR101857088B1 (ko) 리턴 회로를 갖는 리모트 입출력 장치 및 그의 내부 버스 통신 방법
CN107222379A (zh) 一种串口通信的方法和装置
CN103929491B (zh) 数据同步方法和系统及移动终端
CN113900985B (zh) Io和spi复用芯片、复用辅助芯片和数据交互方法
CN104850517B (zh) 一种dma传输报文数据的方法及装置
CN105320625B (zh) 一种硬件封包的基于PCIe的DMA传输方法
CN105656740A (zh) 一种rs422-can总线转换器
CN113485957B (zh) 适用于工业级应用场景的用于物理层的多协议系统控制装置和多协议系统控制方法
CN101290564B (zh) 数据传输方法、系统及cpu接口控制器
CN104113835A (zh) 一种密文发送、传输的方法、移动终端及通信基站

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant