CN109314084A - 受保护的芯片 - Google Patents

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Abstract

一种使具有半导体芯片的相应的个体化数据的一批半导体芯片中的半导体芯片个体化的方法，该方法包括：将多个电路布局应用于半导体芯片以在半导体芯片上形成多个电路，其中对于每一个电路布局：所述电路布局被布置成使得（a）对应电路当被触发时落入到两个或更多个相应的触发状态中的任一个中，以及（b）两个或更多个相应的触发状态之一是由所述电路布局定义的相应的优选状态，其中该多个电路中的电路的多个相应的优选状态对个体化数据编码，并且其中该批半导体芯片中的每一个个体化半导体芯片包括通用电路。

Description

受保护的芯片
技术领域
本发明涉及个体化半导体芯片以及个体化半导体芯片的制造。更特别地，本发明涉及抗反向工程的个体化半导体芯片。
背景技术
使用集成电路的电子设备和系统是多种多样且普遍存在的。从早期具有数百个晶体管的半导体芯片开始，现今的超大规模集成电路（VLSI）型半导体芯片可以具有数十亿个晶体管，从而允许在单个半导体芯片上提供复杂的功能。
由半导体芯片提供的功能可能常常要求半导体芯片在某种意义上是唯一且可识别的。例如，对于在诸如用于递送媒体内容的支付卡或智能卡之类的认证过程、或者更一般地在处置设备特定的认证和/或数据加密等的现代移动设备中所提供的“安全飞地（secureenclave）”中所涉及的芯片而言，可能需要这样的功能。通常，要求唯一的数据或数据处理是秘密的或机密的（例如，其中特定的密码密钥被嵌入到半导体芯片本身中）。
然而，虽然存在对个体化的需要，但由于成本原因，效率半导体芯片通常是利用非常有利于生产大量相同芯片的现代制造工艺批量制造的。批量制造半导体器件（或芯片）（诸如VLSI半导体器件）的被最宽泛使用的方法使用的是步进机和光学（UV）光刻法。由于半导体芯片及其制造是公知的，所以将不在本文中提供进一步的细节。然而，可以在例如https://en.wikipedia.org/wiki/Very-large-scale_integration处找到有关半导体芯片及其制造（特别是VLSI型芯片）的更多信息，其整个内容通过引用并入本文中。这允许从基板（诸如硅）的单个晶圆产生大量相同的半导体芯片。如公知的，光刻技术通常涉及选择性地去除最初覆盖基板表面的抗蚀剂的区域。这使得能够实现在抗蚀剂中产生非常小的结构，该结构随后可以通过进一步处理将而被转移到基板材料上。这样的进一步处理通常涉及蚀刻和/或沉积另外的材料。基板上的由此得到的结构实现了提供半导体芯片的功能的电子电路。
通常被用在这样的芯片的批量制造中的光学（UV）光刻法涉及使用光敏“抗蚀剂”和具有要被应用的电路的负（或正，这取决于抗蚀剂机制）图像的掩模。光（通常是UV光）穿过掩模照射到抗蚀剂上。被光照亮的抗蚀剂的区域被化学地改变，以使得可以使用进一步的化学工艺将其选择性地去除。通常，光学曝光改变了抗蚀剂的溶解度，使得能够实现通过将抗蚀剂浸没在溶剂中（即，显影）来选择性去除抗蚀剂的暴露区或非暴露区。这在抗蚀剂中产生了非常小的结构。因为光学光刻法（或光刻术）是公知的，所以将不在本文中提供进一步的细节。然而，可以在例如https://en.wikipedia.org/wiki/Photolithoaraphy中找到有关光学光刻法的更多信息，其整个内容通过引用并入本文中。
在该光刻技术中使用的掩模制作成本很高，并且认为的是，出于将唯一的识别数据嵌入在个体芯片中的目的而制造各个掩模是不切实际的。因此，可以使用可编程ROM（诸如PROM）来将这样的唯一识别数据嵌入到批量制造的芯片中。这通常涉及在最初的制造之后跨芯片的某些晶体管选择性地施加高电压，以“吹（blow）”（或者以其它方式使晶体管击穿）由此为每一个晶体管编码一位数据。然而，这样的技术易受硬件攻击的侵害，该硬件攻击涉及攻击者使用探针、电磁辐射、化学反应等来尝试确定硬件器件的内部作业或嵌入信息，或者启用芯片上存在但并未授权使用的另外的功能。的确，攻击者可以在给定芯片上简单地使用各种扫描设备以映射芯片上的电路，并且简单地产生将具有相同嵌入数据的克隆芯片。
然而，由于光刻变形上的变化，已知光学光刻法在所制造的芯片中引入可变性。而且，光刻技术通常受制造公差的影响，由于由化学机械抛光（CMP）、膜沉积中的不均匀性等等而导致的厚度变化，该制造公差在所制造的芯片中产生变化。
已知的是，这些变化可能导致具有个体“指纹”的批量制造的芯片。其一个示例是在D. E. Holcomb等人的“Power-Up SRAM State as an Identifying Fingerprint anSource of True Random Numbers”，IEEE Transactions on Computers, 58，（2009），1198-1210页（其通过引用以其整体并入本文中）中描述的物理不可克隆功能（PUF）。这些制造变化导致存储器单元在上电时依据变化而被朝向“1”或“0”偏置。因此，在芯片制造之后，测试芯片以便利用偏置来确定存储器单元是可能的。这些单元的偏置表示用于芯片的唯一标识（或“指纹”）。可以利用纠错码的使用来可靠地检测身份。芯片上的非常高数目的存储器单元导致本质上唯一的指纹。实质上，指纹值可以被用来表示识别和/或有时被用来认证身份的秘密密钥二者。
即使攻击者要克隆这些芯片之一，不可控制的制造变化确保克隆芯片将具有不同的变化集，并且因此具有不同指纹。当然，作为推论，由于芯片的指纹取决于不可控制的制造变化，所以制造商不能将预先确定的指纹嵌入到给定的芯片上。
也可以使用电子束光刻法（或电子束光刻法）来产生半导体芯片。电子束光刻法涉及扫描聚焦电子束以在电子敏感的抗蚀剂上绘制或书写自定义形状。由于射束扫描的精细控制是可能的，所以不需要使用掩模。此处，电子束改变了抗蚀剂的溶解度，从而使得能够实现通过将抗蚀剂浸没在溶剂中来选择性去除抗蚀剂的暴露区或非暴露区。因为电子束光刻法是公知的，所以将不在本文中提供进一步的细节。然而，可以在例如http://en.wikipedia.org/wiki/Electron-beam-lithography处找到有关电子束光刻法的更多信息，其整个内容通过引用并入本文中。使用电子束光刻法来产生芯片的一个示例是通过映射器光刻法（参见http://www.mapperlithography.com/）。不幸地，尽管电子束光刻法可以被用于产生小批量半导体芯片，但是它趋向于（由于成本和速度的原因）不适合批量制造半导体芯片，尤其是VSLI型芯片。在一些系统（诸如通过映射器光刻法产生的那些）中，在克服该问题的尝试中并行使用许多个体控制的电子束。
发明内容
不可能将任意数据嵌入到已知的PUF器件中，并且明确地，个体化芯片（诸如使用OTP ROM的那些）易受硬件型反向工程的侵害。特别地，使用电熔丝技术产生的明确个体化的芯片可能非常易受硬件型反向工程的侵害。因此，将合期望的是提供附加的方法来针对这样的反向工程对半导体芯片进行保护，该附加的方法还准许个体化，该个体化诸如不能被攻击者容易克隆的任意数据的嵌入。
根据本发明的第一方面，提供一种使具有半导体芯片的相应个体化数据的一批半导体芯片中的半导体芯片个体化的方法。该方法包括：将多个电路布局应用于半导体芯片以在半导体芯片上形成多个电路。对于每一个电路布局，所述电路布局被布置成使得：（a）对应电路当被触发时落入到两个或更多个相应的触发状态中的任一个中，以及（b）该两个或更多个相应的触发状态之一是由所述电路布局定义的相应的优选状态。在多个电路中的电路的多个相应的优选状态对个体化数据编码，并且该批半导体芯片中的每一个个体化半导体芯片都包括通用电路。
在一些实施例中，多个电路中的电路的多个相应的优选状态使用纠错码来对个体化数据编码。
在针对一个或多个电路布局的一些实施例中，每一个电路布局包括两个或更多个相应的变体子电路布局。每一个相应的子电路布局对应于与电路布局相对应的电路的相应的触发状态。优选地，相应的变体子电路布局之一包括：相对于其他相应的变体子电路布局的电路布局变化。该电路布局变化可以包括：功能元件的尺寸、功能元件的位置偏移和功能元件的特性中的任一个。该功能元件可以包括：栅极、源极、漏极、阱、电阻器、电容器、连接等等。
在一些实施例中，使用较粗糙分辨率在半导体芯片上形成通用电路。该电路布局变化定义了通过应用相应的变体子电路之一而形成的变体子电路相对于通过应用不能以该较粗糙分辨率来分辨（或完全表征）的其他相应的变体子电路布局而形成的变体子电路的差异。
在一些实施例中，使用较粗糙分辨率在半导体芯片上形成通用电路，并且该多个电路布局中的至少一个电路布局包括：不能以该较粗糙分辨率来分辨的一组功能元件。优选地，使用具有较精细分辨率的射束控制光刻工艺（beam steered lighographicprocess）来应用至少一个电路布局，和/或使用基于掩模的光刻工艺来在半导体芯片上形成通用电路。
在一些实施例中，个体化数据包括一个或多个密码密钥和/或指定了对个体化的半导体芯片可用的通用电路的功能的一个或多个启用向量（enablment vector）。
在一些实施例中，电路布局中的一个或多个可以包括相应的混淆电路布局。
根据本发明的第二方面，提供一批个体化半导体芯片（诸如通过上文所描述的发明的方法之一处理的那些）。每一个个体化的半导体芯片包括：通用电路；以及相应的个体化的多个电路。对于相应的多个电路中的每一个电路，所述电路对应于相应的电路布局，该相应的电路布局被布置成使得：（a）对应电路当被触发时落入到两个或更多个相应的触发状态中的任一个中，以及（b）该两个或更多个相应的触发状态之一是由所述电路布局定义的相应的优选状态。相应的个体化的多个相应的优选状态被布置成对相应的个体化数据编码。
根据本发明的第三方面，提供一种将电路安全地嵌入在半导体晶圆上以形成抗反向工程的半导体芯片的方法。该方法包括：使用第一光刻工艺将第一电路布局应用于半导体晶圆，其中该第一光刻工艺具有第一特性分辨率；以及使用第二光刻工艺将第二电路布局应用于半导体晶圆以形成安全嵌入的电路，其中该第二光刻工艺具有第二特性分辨率。该第二电路布局被布置成定义了在第二电路中的不能以第一特性分辨率来分辨（或完全表征）的一组功能元件。
根据本发明的第四方面，提供一种将电路安全地嵌入在半导体晶圆上以形成抗反向工程的半导体芯片的方法。该方法使用具有对应于一组较粗糙分辨率的第一特性分辨率的第一光刻工艺，以及具有对应于一组较精细分辨率的第二特性分辨率的第二光刻工艺。该方法包括（a）对于半导体芯片的一个或多个层：使用以来自该组较粗糙分辨率的相应的较粗糙分辨率的第一光刻工艺将来自第一组电路布局的相应的电路布局应用于所述层，以形成以所述相应较粗糙分辨率的相应电路。而且，（b）对于半导体芯片的一个层：使用以来自该组较精细分辨率的相应的较精细分辨率的第二光刻工艺将电路布局应用于所述层，以形成以所述相应的较精细分辨率的安全嵌入的电路。该电路布局被布置成定义了在所述安全嵌入的电路中的不能以该组较粗糙分辨率中的相应的较粗糙分辨率来分辨（或完全表征）的一组功能元件。
在一些实施例中，该电路布局被布置成在所述安全嵌入的电路中的不能以该组较粗糙分辨率的较粗糙分辨率中的任一个来分辨的一组功能元件。
在一些实施例中，步骤（b）的一个层是步骤（a）的一个或多个层中的一个，以使得步骤（b）的一个层包括：以所述相应的较粗糙分辨率的相应电路和以所述相应的较精细分辨率的安全嵌入的电路二者。优选地，该半导体芯片的一个层包括基极层，和/或该安全嵌入的电路使用更高层中的电路的一个或多个连接。
在一些实施例中，第一光刻工艺包括基于掩模的光刻工艺，和/或第二光刻工艺包括射束控制（beam steered）光刻工艺。
根据本发明的第四方面，提供一种使具有对应于半导体芯片的个体化数据的一批抗反向工程的半导体芯片中的半导体芯片个体化的方法（诸如第一方面及其相关实施例中的任一个的方法），其中将多个电路布局应用于半导体芯片以在半导体芯片上形成多个电路的步骤使用根据本发明的第三或第四方面中的任一个（或它们相应的实施例中的任一个）的方法将多个电路安全地嵌入在半导体芯片上。
根据本发明的第四方面，提供一种抗反向工程的半导体芯片（诸如由根据本发明的第三、第四或第五方面的方法或它们相关的实施例所形成的那些）。该芯片包括：对应于第一电路布局的第一电路，该第一电路布局具有第一特性分辨率；以及对应于第二电路布局的第二电路，该第二电路布局具有第二特性分辨率。第二电路布局被布置成定义了在第二电路中的不能以第一特性分辨率来分辨（或完全表征）的一组功能元件。
附图说明
现在将参考附图来描述仅以作为示例的本发明的实施例，在附图中：
图1示意性图示了可以在硅芯片上实现的那类示例系统；
图2A示意性图示了具有在其上实现的系统（诸如图1的系统）的示例硅芯片的表面视图；
图2B示意性图示了根据本发明的实施例的硅芯片的表面；
图3示出了根据本发明的实施例的制造硅芯片（诸如图2B的示例硅芯片）的方法的流程图；
图4A示意性图示了根据本发明的实施例的半导体芯片的分解视图；
图4B示意性图示了图4A的半导体芯片的层；
图5示出了根据本发明的实施例的制造硅芯片（诸如图4A和4B的示例硅芯片）方法的流程图；
图6A示意性图示了根据本发明的实施例的示例个体化硅芯片；
图6B示意性图示了根据本发明的实施例的诸如可以存在于图6A的示例芯片中的示例个体化电路；
图6C示意性图示了根据本发明的实施例的诸如可以存在于图6A和6B的示例芯片中的示例电路；
图7A示出了根据本发明的实施例的可以被用作如在图6A-C中描述的通用或个体化电路的示例电路布局的示意图；
图7B示出了参考图7A描述的电路布局的操作的SPICE模拟的结果。
具体实施方式
在下面的描述中以及在各图中，描述了本发明的某些实施例。然而，将领会的是，本发明不限于所描述的实施例并且一些实施例可能不包括下面描述的全部特征。然而，将明显的是，在不偏离如在所附权利要求中阐述的本发明的较宽泛的精神和范围的情况下，可以在本文中做出各种修改和改变。
图1示意性地图示了可以在硅芯片101上实现的那类示例系统100。系统100通常包括一个或多个逻辑块（或模块）106、108、110、112、114、116。在图1中示出的示例系统100中，该系统包括六个逻辑块106、108、110、112、114、116，但是将领会的是，这仅仅是示例性的并且在特定系统100中可以存在任何数目的逻辑块106、108、110、112、114、116。逻辑块106、…、116通过一个或多个逻辑连接118互连。再一次，如在图1中示出的逻辑连接118的拓扑结构仅仅是示例性的。
一个或多个逻辑块106、…、116（诸如逻辑块114）可以包括一个或多个输入端115。一个或多个输入端115可以向系统100提供要被逻辑块106、…、116处理的数据。
一个或多个逻辑块106、…、116（诸如逻辑块112）可以包括一个或多个输出端113。一个或多个输出端113可以从系统100输出诸如被逻辑块106、…、116处理的结果之类的数据。
一个或多个逻辑块106、…、116（诸如逻辑块116）可以包括一个或多个输入端113以及一个或多个输出端115。
本领域技术人员将领会的是，系统100被布置成提供期望的功能。逻辑块106、…、116通常包括被系统101用来实现期望功能的操作、函数、处理、过程、数据流等中的任一个。通常，逻辑块106、…、116与一件计算机软件中的子例程或函数或模块类似。
本领域技术人员将领会的是，由系统100（诸如示例系统100）实现的期望功能在复杂性方面不受限制。例如，系统100可以实现解密例程，在这里通过输入端115将加密数据（以及可选地密码密钥）输入到系统100中，并且通过输出端113从系统100输出解密数据。在这种情况下，每一个逻辑块106、…、116可以包括在解密过程中使用的不同函数（诸如DES的费斯特尔函数或密钥调度函数）。逻辑块106、…、116可以包括存储或生成特定密码密钥的逻辑。这样的系统100通常将与作为完整设备的部分的其他硅芯片101上的其他系统100一起使用。
在其他示例中，系统101可以实现全片上系统型系统（诸如图灵完整处理系统）。在这种情况下，逻辑块106、…、116可以包括更复杂的功能，诸如下述各项中的任一个：通用微处理器、存储器控制器、以太网控制器、图形处理单元、一个或多个随机存取存储器单元等。将领会的是，逻辑块106、…、116本身可以是包括另外的逻辑块106、…、116等等等等的系统100。
逻辑块106、…、116中的一个或多个可以实现安全相关的操作（潜在地除了一个或多个其他操作之外）。例如，安全相关的操作可以使用秘密数据（诸如密码密钥）—该秘密数据可以由（一个或多个）给定逻辑块106、…、116存储，或者所述（一个或多个）逻辑块106、…、116可以被布置成实现密码密钥。安全相关的操作可以包括下述各项中的一个或多个：（i）密码操作（诸如加密操作、解密操作、数字签名生成操作、数字签名验证操作、散列生成操作、散列验证操作中的一个或多个）；（ii）状况访问操作；（iii）数字权限管理操作；（iv）（密码）密钥管理操作。这样的安全相关的操作是公知的，并且因此将不在本文中更详细地描述。尽管一般而言，安全相关的操作是一种操作，针对该操作（a）防止攻击者访问被用于实行安全相关的操作的数据（例如，秘密数据）的一些或全部是合期望的，和/或（b）防止攻击者修改或改变安全相关的操作的运转或处理以由此使得该安全相关的操作以未授权的方式实行或者提供没有使攻击者有权实现的结果是合期望的。
图2A示意性图示了具有在其上实现的系统100（诸如图1的系统100）的示例硅芯片201的表面视图。硅芯片201被示为包括四个电路206、208、210、212，但是将领会的是，这仅仅是示例性的并且可以存在任何数目的电路。将领会的是，电路206、208、210、212通常被布置成一起操作以将系统100有效地实现为单个芯片宽的电路。然而，为了易于讨论，在本文中将单独讨论特定电路206、208、210、212（及简短描述的它们对应的电路布局）。
如在半导体集成电路领域中常见的是，每一个电路206、208、210、212通常对应于系统100的相应逻辑块106、…、116。特别地，每一个电路206、208、210、212可以实现相应逻辑块106、…、116的功能。使用如先前阐述的制造VLSI产品的领域的技术人员已知的标准技术来形成电路。特别地，该工艺涉及，针对每一个电路206、208、210、212，将相应电路布局蚀刻到硅芯片（即，形成硅芯片201的硅晶圆）上。该蚀刻使用标准光刻技术，诸如基于掩模的UV光刻法（如上文所描述的）。除了形成每一个电路206、208、210、212之外，还可以使用用于沉积所需要的金属和/或氧化物的各种公知技术。给定的这样的芯片制造对技术人员是公知的，因此我们将不在本文中进一步讨论这些方面。该工艺可以被认为是将特定电路布局应用于硅芯片以形成特定电路。
电路布局（有时被称为掩模布局或掩模设计）是集成电路制造领域中的公知概念，并且通常包括要被蚀刻在芯片上的电路206、208、210、212的平坦几何表示（或图像）。通常，电路布局被表示为位图型图像或一组这样的图像。以这种方式，将领会的是，可以由二值图像或更通常地一组二值图像来表示电路布局。每一个二值图像指示要被蚀刻掉的区域（或区）。例如，在CMOS芯片的情况下，应用电路布局的工艺通常包括许多蚀刻步骤。这允许在蚀刻之间沉积附加的材料（诸如多晶硅或金属），从而使得能够实现复杂结构的堆积。照此，技术人员将理解的是，可以由许多图像表示电路布局，每一个图像指示要被蚀刻掉的特定材料（诸如场氧化物、多晶硅、金属等等）的区域。为了易于讨论，参考图2A、2B和3，将好像其是单个步骤一样来讨论应用电路布局。
换言之，电路布局通常定义要组成对应电路（或作为对应电路的部分）的多个功能（或构造）特征（或元件或构造元件）。功能元件可以被认为是提供特定功能的电子部件（或该电子部件的部分）。例如，功能元件可以是晶体管、电阻器、互连、二极管、寄存器等中的任一部分。通常，功能元件是组成特定部件（诸如晶体管）的结构的特定特征中的一个。在诸如短互连（或导线）之类的一些情况下，部件是单个功能元件。
将领会的是，通常在本文中指代的电路206、208、210、212被形成为单个芯片宽的电路的部分。然而，为了易于讨论，在本文中我们将指代的是为每一个电路206、208、210、212应用相应的电路布局，以便更清楚地突出特定电路206、208、210、212及其相应的布局的属性。在一些实施例中，因此，在本文中指代的电路（及对应的电路布局）将针对用于系统100的全芯片宽的电路。然而，在其他实施例中，在本文中指代的电路（及对应的电路布局）将针对用于系统100的全芯片宽的电路的子部分或者甚至具体的层（即，不是整体）。
例如，在CMOS芯片的情况下，晶体管通常包括阱、扩散区域、多晶硅元件（诸如栅极）和金属接触部。这些中的任一个可以被理解成是功能元件。
由于电路布局的概念是公知的，所以将不在本文中提供进一步的细节。然而，可以在例如https://en.wikipedia.org/wiki/lntegrated_circuit_layout处找到电路布局概念的更多信息，其整个内容通过引用并入本文中。
将领会的是，通常由计算机辅助设计基于要在对应电路中实现的逻辑块的功能来产生电路布局。这样的过程可以包括若干个设计阶段，通常开始于以高级语言（诸如VHDL）的电路布局的规范，并且考虑到这样的过程在本领域中是公知的，所以我们不在本文中进一步讨论这些。电路的操作通常可以根据关于对应电路布局的计算机模拟而被预测。例如，以集成电路为重点的仿真程序（SPICE）包常常被用来预测与给定电路布局相对应的电路是否实现了正确的功能和/或性能。
硅芯片201（诸如在图2A中的硅芯片201）通常具有相关联的“节点”（也被称为工艺步骤或工艺尺寸）。节点（通常以纳米给出）与可以被应用于芯片的最小的单个功能元件有关。通常，节点被定义为使用相同工艺制造的理论上的DRAM存储器单元的平均半间距。该半间距通常被限定为在这样的理论上的DRAM存储器单元中的相同位单元之间的距离的一半。
将领会的是，对于给定的光刻工艺，在给定节点处，将存在使用所述光刻工艺可以可靠地形成的最小大小的特征。这可以对应于电路布局中的单个像素。照此，通过光刻工艺形成的电路206、…、212可以被称为具有与该光刻工艺相对应的特性分辨率，其中该特性分辨率通常是所述最小特征大小的。将领会的是，两个特征的最小间隔可以小于最小特征大小（或者是最小特征大小的非整数倍）。附加地或替换地，电路中的给定特征可以比最小特征大小大最小特征尺寸的非整数倍。
例如，利用电子束光刻，最小特征大小通常由电子束的“光斑”大小（或抗蚀剂的表面上的电子束的直径）来确定。然而，对于给定“光斑”大小的电子束，最小步长大小（或者给定电子束可以相对于抗蚀剂被可靠替换的最小距离）可能小于“光斑”大小。
公知的是，可以调谐给定光刻工艺的各种参数以实现不同节点。例如，在光刻术中，可以改变下述各项中的任一个来获得不同节点：所使用的光的波长、光在其中行进的介质的折射率等等。
图2B示意性图示了根据本发明的实施例的硅芯片221的表面。图2B示出了其上具有第一电路206和第二电路208的硅芯片221。如先前所描述的，每一个电路206、208通常对应于在硅芯片221上实现的系统100的相应逻辑块106、…、116。
已使用第一光刻工艺在芯片上形成第一电路206。该第一光刻电路具有（或以）第一特性分辨率256。第一特性分辨率256在图2B中被图示为理论上的较粗糙网格。第一特性分辨率256通常通过如先前阐述的第一光刻工艺来确定。特别地，第一特性分辨率256通常基于第一光刻工艺的节点。图2B还示出了以第一特性分辨率256的第一电路206的功能元件296的示意性示例。
已经使用第二光刻工艺在芯片上形成了第二电路208。该第二光刻电路具有（或以）比第一特性分辨率256较精细的第二特性分辨率258。第二特性分辨率258在图2B中被图示为理论上的较精细网格。第二特性分辨率258通常由如先前阐述的第二光刻工艺来确定。特别地，第二特性分辨率258通常基于第二光刻工艺的节点。图2B还示出了以第一特性分辨率的第二电路208的功能元件298的示意性示例。
将领会的是，存在希望克隆硅芯片221的攻击者可能尝试这么做的许多方法。这些通常涉及从芯片221的表面缓慢去除材料，并且对芯片221的表面成像以便尝试恢复与芯片221上的电路206、208相对应的电路布局。然后可以分析所恢复的电路布局以确定它们的功能，或简单地复制以形成克隆芯片。
当克隆芯片时，攻击者通常将使用不同的光刻工艺（通常具有不同最小特征大小、和/或最小特征间隔等等）。这意味着所恢复的电路布局不能被简单地拷贝，而是作为代替被后处理，以便于尝试和产生适用于与不同光刻工艺一起使用的功能上等效的电路布局。通常，这需要将模式识别应用于所恢复的电路布局以识别特定的结构特征，并且生成等效电路布局。附加地，为了对最小特征大小可靠地成像，由攻击者做出的电路布局的初始成像需要以比最小特征大小高得多的分辨率。然而，这捕获了电路本身中的常见制造变化（攻击者认为其是噪声）。因此，攻击者将通常基于芯片221的节点来限制被应用于初始图像的处理的分辨率。这可以例如通过给定芯片221的节点，调谐该处理以忽略初始图像中比将被预期的更小的特征来完成。换言之，攻击者将设置反向工程工艺来忽略比针对芯片221的特性分辨率更小的特征。考虑到需要高分辨率初始图像和进一步的后处理，克隆过程渐进地变得越困难、不准确和昂贵，芯片221的节点越小。针对半导体芯片的反向工程技术是在本领域中是公知的，并且例如在R. Torrance和D. James的"The state-of-the-art insemiconductor reverse engineering" Design Automation Conference （DAC）, 48thACM/EDAC/IEEE，（2011），333–338页，以及G. Masalskis和R. Navickas的"ReverseEngineering of CMOS Integrated Circuits" Electronics and electricalengineering, 8（88）,（2008），25-28页中进行了描述，这二者通过引用以其整体并入本文中。
第二特性分辨率258通常被选取成使得第二电路208的至少一个功能元件298（通常处在第二特性分辨率的功能元件）是以第一特性分辨率256不可分辨的（或者以其它方式不可识别的）。附加地或替换地，第二特性分辨率258可以被选取成使得第二电路208的一组功能元件298是以第一特性分辨率不可分辨的（或者以其它方式不可识别的）。
通常，如果针对以特性分辨率形成的芯片的反向工程工艺不能识别功能元件298，则所述功能元件以该特性分辨率是不可分辨的。如上文阐述的，这通常由于所述功能元件298没有在芯片的初始成像中被分辨和/或在反向工程工艺的后处理步骤期间被过滤掉（或忽略）。将领会的是，如果针对以特性分辨率形成的芯片的反向工程工艺错误地识别（或未能表征）功能元件，则所述功能元件可以被视为以该特性分辨率是不可识别的。例如，该反向工程工艺可以确定给定功能元件存在，但是不正确地确定功能元件的尺寸（诸如长度）中的一个或多个。这常常发生，因为功能元件的尺寸中的一个或多个是利用以该特性分辨率的光刻工艺不可复制的，并且因此进一步的处理假设可复制的偏移。以这种方式，该反向工程工艺将通常产生具有不正确的尺寸的功能元件298的电路布局，从而导致与意图被克隆的电路不同地操作的电路。
将领会的是，以类似的方式，一组功能元件298可以被视为以特性分辨率是不可分辨的。换言之，如果该组功能元件298中的一个或多个功能元件298以特性分辨率是不可分辨的（或者以其他方式不可识别的）。附加地或替换地，如果一组功能元件298的两个或更多功能元件298之间的偏移（或之间的距离）以特性分辨率是不可分辨的（或者以其他方式不可识别的），则该组功能元件298可以被视为以特性分辨率是不可分辨的。如果针对以特性分辨率形成的芯片的反向工程工艺未能识别偏移或者识别了不正确的偏移（诸如过大或过小的一个偏移），则在两个或更多个功能元件298之间的偏移是不可分辨的。这常常发生，因为偏移利用以特性分辨率的光刻工艺是不可复制的，并且因此进一步的处理假设可复制的偏移（或者简单地过滤掉偏移）。以这种方式，该反向工程工艺将通常产生具有不正确定位两个或更多个功能元件298的电路布局，从而导致与意图被克隆的电路不同地操作的电路。
这具有使得其对于尝试对硅芯片221进行反向工程的攻击者困难得多的效果，因为使用对应于第一光刻工艺的节点的分辨率的芯片221的任何反向工程通常将不允许识别第二电路208的特征。例如，希望对芯片221进行反向工程的攻击者常常将不会可靠地分辨初始图像中的第二电路的特征，从而导致缺少这些特征的克隆芯片。即使假如在初始图像中分辨出第二电路的特征，那么攻击者自己的后处理通常也将被调谐以便于忽略这些特征（诸如不正确地将它们识别为由制造过程所产生的随机噪声），从而导致缺少这些特征的克隆芯片。照此，该类型的任何反向工程或克隆将很可能失败，因为所恢复的电路布局和/或克隆芯片将是不完整的。
换言之，第一光刻工艺通常在第一电路中引入“噪声”（或制造变化）。由于噪声所导致的电路变化通常与节点大小成比例（因为通常更低噪声将使得能够实现更小节点大小）。因此，如先前阐述的，当攻击者正在对芯片进行反向工程时，将似乎合期望的是攻击者忽视使用第二光刻工艺以较小尺度制成的任何结构。这是因为攻击者通常将不知道已经使用第二光刻工艺并且将假设这些结构是来自第一光刻工艺的“噪声”。第二光刻工艺中的噪声通常小于第一光刻工艺的噪声。照此，将领会的是，在提到特性分辨率时，这些可能代替地是特性噪声容限，其中更大分辨率将对应于更小噪声容限以及反之亦然。
第一光刻工艺可以包括基于掩模的光刻工艺。作为示例，第一光刻工艺可以是光学（UV）光刻工艺。在给定18 nm的最小特征大小（以及特性分辨率）的情况下，该光学（UV）光刻工艺可以被布置成具有45 nm的节点。功能元件296可以是近似18 nm的方形。
第二光刻工艺可以包括无掩模光刻工艺。替换地，第二光刻工艺可以包括基于掩模的工艺（诸如光学（UV）光刻工艺）。
作为示例，第二光刻工艺可以是电子束光刻工艺。在给定9 nm的最小特性大小（及特性分辨率）的情况下，该电子束光刻工艺可能被布置成具有22 nm的典型节点大小。功能元件298可以是近似9 nm的方形。因此，利用对应于45 nm节点的反向工程工艺对硅芯片221成像将不会正确地分辨9 nm特征中的任一个。
为了易于理解，图2B中示出的电路被示为非重叠的，然而，技术人员将领会的是，这不是限制并且这样的电路可以重叠，并且这样的重叠可以在芯片221的不同层处发生。
为了增加硅芯片221对反向工程的抵抗，可能优选的是仅少量电路206、208是使用第二光刻工艺而应用的。这确保的是，芯片221对黑客仍表现得是使用第一光刻工艺（利用较粗糙特性分辨率256）制造的。通常，如先前阐述的，使用第二光刻工艺应用的电路206、208对应于被要求自我保护的逻辑块106、…、116。这表明由攻击者做出的任何反向工程的添加优势将不产生关于这些逻辑块106、…、116的信息（诸如嵌入的密码密钥）。
图3示出了根据本发明的实施例的制造硅芯片221（诸如示例硅芯片221）的方法300的流程图。
在步骤310处，第一电路布局被应用于半导体基板（诸如硅晶圆）。使用具有第一特性分辨率256的第一光刻工艺来应用第一电路布局。例如，第一光刻工艺可以是基于掩模的（诸如光学（UV）光刻）。该步骤310导致第一电路206在芯片221上的形成。
在步骤320处，第二电路布局被应用于半导体基板。使用具有第二特性分辨率258的第二光刻工艺来应用该第二电路布局。例如，该第二光刻工艺可以是射束控制的（诸如电子束）。射束控制的应该被理解成意指在不使用掩模的情况下，诸如通过利用电子束进行扫描而在抗蚀剂上绘制自定义形状的光刻工艺（换言之，无掩模光刻技术）。
将领会的是，步骤310和320中的每一个可以根据所选取的光刻技术自身涉及另外的子步骤。这样的另外的子步骤将对本领域的技术人员是显而易见的。
附加地，步骤310和320中的每一个可以彼此独立地被重复任何次数，以便于形成任何数目的不同电路206、208。
将领会的是，上文的方法300和硅芯片221还可以被用来在没有实质修改的情况下形成3D集成电路中的单个功能半导体层（诸如由堆叠的硅晶圆制成的那些，或者单片3D集成电路）。因为这样的3D集成电路是公知的，所以将不在本文中提供进一步的细节。然而，可以在例如https://en.wikipedia.org/wiki/Three-dimensional_integrated_circuit处找到更多信息，其整个内容通过引用并入本文中。
如先前讨论的，半导体芯片通常包括不同材料的多个层，诸如氧化物层、多晶硅层、金属层等等。每一个层通常具有使用对整个芯片通用的光刻工艺对其应用的相应电路。尽管光刻工艺可以为芯片中的每个层使用同一节点，但是已知的是为更高层增加特征大小，例如以减小对齐误差。图4A示意性图示了具有在其上实现的系统100（诸如图1的系统100）的半导体芯片421的分解视图。半导体芯片421包括三个层421-1、421-2、421-3。将领会的是，层421-1、421-2、421-3的数目仅仅是示例性的，并且在实践中可以使用任何数目的层。图4A还示出了一组电路206-1、206-2。每一个电路对应于相应的层421-1、421-2。层421-1、421-2、421-3通常对应于在对技术人员已知的半导体芯片中找到的材料的各种层。例如，每一个层可以是氧化物层、多晶硅层、金属层等等中的任一个。
层421-1、421-2均都包括已经使用第一光刻工艺形成在层421-1、421-2上的相应电路206-1、206-2。该第一光刻工艺具有如先前阐述的第一特性分辨率。
该第一特性分辨率可以对应于一组或一个范围的较粗糙分辨率。每一个相应层421-1、421-2、421-3可以具有来自该范围的较粗糙分辨率内的不同的较粗糙分辨率。通常，开始于基极层421-3，第一特性分辨率针对每一个随后的更高层而增加。如上文阐述的，对制造半导体芯片公知的是，在特定节点处的给定光刻工艺的分辨率通常针对每一个更高的层（通常单调地）而增加。以这种方式，通常使用将对应于特定节点的最小分辨率来处理基极（或最低）层。
已经使用具有（或以）该组或该范围的较粗糙分辨率的相应较粗糙分辨率456-1、…、456-3的第一光刻工艺在相应层421-1、421-2上形成了每一个电路206-1、206-2。
图4B示意性图示了半导体芯片421的层421-3。层421-3包括已经使用第二光刻工艺形成在层421-3上的电路208。该第二光刻工艺具有如先前阐述的第二特性分辨率。类似地，该第二特性分辨率通常对应于一个范围的较精细分辨率。每一个相应层421-1、421-2、421-3可以具有来自该范围的较精细分辨率内的不同的较精细分辨率458-1、…、458-3。通常，从基极层421-3开始，相应的较精细分辨率458-3针对每一个后续的更高层421-1、421-2而增加。
已经使用具有（或以）该范围的较精细分辨率的相应较精细分辨率458-3的第二光刻工艺在层421-3上形成了电路208。
该第二特性分辨率通常被选取成使得电路208的至少一个功能元件298（通常是以与层421-3相对应的相应较精细分辨率的功能元件）以对应于层421-3的相应较粗糙分辨率是不可分辨的。附加地或替换地，第二特性分辨率可以被选取成使得第二电路208的一组功能元件298以对应于层421-3的相应较粗糙分辨率是不可分辨的（或者以另外方式不可识别的）。
这具有使得其对于尝试对硅芯片421进行反向工程的攻击者困难得多的效果，因为使用针对相应粗糙分辨率（即，攻击者看到芯片的剩余部分将期望的分辨率）而调谐的反向工程工艺的层421-3的任何反向工程将通常不允许以与上文关于图2A和2B所描述的相类似的方式来识别电路208的特征（并且将因此遗漏该特征）。照此，该类型的任何反向工程或克隆将很可能失败，因为所恢复的电路布局和/或克隆芯片将是不完整的。
上文的示例已经示出了利用第二光刻工艺将电路208应用于基极层421-3，其中利用第一光刻工艺将电路406-1、406-2应用于更高层。技术人员将领会的是，可以利用使用以该范围的更细分辨率的相应较精细分辨率458-1、…、458-3的第二光刻工艺将电路208应用于任何层421-1、421-2、421-3。这通常将仍提供有效的对策。然而，为了提供附加的恢复能力，该第二特性分辨率可以被选取成使得电路208的至少一个功能元件298（或如先前所阐述的一组功能元件）（通常是处在对应于层421-3的相应较精细分辨率458-3的功能元件）以落入到该范围的较粗糙分辨率内的任何相应较粗糙分辨率456-1、…、456-3是不可分辨的。
将领会的是，在不同层421-1、421-2、421-3上的电路206-1、206-2、208可以以各种组合来提供实现在芯片421上的系统101的一个或多个逻辑块106、…、116的功能（或部分）。特别地，技术人员将领会的是，在不同层421-1、421-2、421-3上的电路206-1、206-2、208的组合可以提供被用在提供所述功能中的各种部件（诸如晶体管）。
图5示出了根据本发明的实施例的制造硅芯片421（诸如上文描述的示例硅芯片421）的方法500的流程图。
在步骤510处，对于硅芯片的一个或多个层，将来自第一组电路布局的相应电路布局应用于该层。使用具有落到该范围的较粗糙分辨率中的相应较粗糙分辨率的第一光刻工艺来应用相应的电路布局。该步骤310导致在一个或多个层中的每一个上形成以所述相应较粗糙分辨率的相应电路。
在步骤520处，将电路布局应用于该层。使用具有落入到该范围的较精细分辨率内的相应较精细分辨率的第二光刻工艺来应用相应的电路布局。该步骤310导致在该层上形成以所述较精细分辨率的电路。
将领会的是，步骤510和520中的每一个可能根据所选取的光刻技术自身涉及另外的子步骤。这样的另外的子步骤将对本领域技术人员是显而易见的。
附加地，步骤510和520中的每一个可以彼此独立地重复任何次数，以便于形成任何数目的不同电路。
图6A示意性图示了根据本发明的实施例的示例个体化硅芯片601。个体化硅芯片601包括通用电路206和个体化电路208。
个体化电路208包括个体化数据699（或者在芯片中嵌入或提供个体化数据699）。个体化数据699可以包括用于芯片699的标识符。个体化数据699可以包括秘密数据（如先前描述的），诸如下述各项中的任一个：密码密钥、密码密钥的部分、密码种子、证书、密码签名等等。个体化电路208可以实现诸如按先前描述的安全操作之类的功能。在个体化电路208实现安全操作的情况下，所述安全操作可以被布置成使用个体化数据699。
例如，安全操作可以是解密（和/或加密）操作，并且个体化数据699可以是对应的密码密钥。类似地，安全操作可以是签名生成（和/或验证）操作，并且该个体化数据可以是对应的签名（和/或签名验证）密钥、或证书或此类的。
附加地或替换地，通用电路206可以实现被布置成使用如上文阐述的个体化数据699的安全操作。
个体化硅芯片601通常是一批硅芯片601的部分。该批硅芯片中的每一个硅芯片601包括通用电路206。对于在该批硅芯片601中的每一个个体化硅芯片601，相应的个体化电路206嵌入相应的个体化数据699。针对给定芯片206的个体化数据699通常是关于该批的每一个其他硅芯片206的相应个体化数据699唯一的。换言之，该批的每一个芯片206可以由相应的个体化数据699来识别。
通用电路206通常实现对该批芯片601通用的功能。例如，通用电路206可以实现系统（诸如先前所描述的系统100）。通常使用基于掩模的光刻工艺来在硅芯片601上形成通用电路206。例如，可以使用光学光刻法（诸如UV光学光刻法）来在硅芯片601上形成通用电路206。基于掩模的工艺的使用允许以低成本且有效地应用通用电路206（通常是对该批中的全部芯片601通用的），因为一个掩模可以被用于该批中的全部芯片601。
通常，使用射束控制光刻工艺来在硅芯片601上形成个体化电路208。例如，可以使用电子束光刻法在硅芯片上形成通用电路206。射束控制光刻工艺的使用允许将相应个体化电路208被应用于每一个个体化芯片601，而不需要使用多个掩模变体或者生产针对每一个个体芯片的昂贵的一次性掩模的基于步进的个体化工艺。然而替换地，本领域技术人员将领会的是，可以使用基于掩模的工艺（诸如光学（UV）光刻工艺）在硅芯片601上形成个体化电路208。
参考图2A-4，可以根据上文描述的方法和实施例来形成个体化芯片601。特别地，如上文参考图2A-4描述的，可以使用以第一特性分辨率的第一光刻工艺来形成通用电路206，并且可以使用以第二特性分辨率的第二光刻工艺来形成全部个体化电路208（或个体化电路208的部分）。这提供了个体化芯片601也具有对反向工程的经改善的抵抗的组合优点。这是因为使得个体化电路208（其可以嵌入秘密数据）更难以被攻击者进行成像。因此，由攻击者产生的克隆的个体化芯片很可能是缺少提供个体化数据699的功能的。
通用电路206可以实现许多不同功能或逻辑模块106、…、116。通用电路206还可以基于相应启用向量来确定针对特定芯片601启用了该许多不同功能中的哪个。个体化数据699可以包括相应的启用向量。
使用这样的启用向量来限制一批通用芯片中的具体芯片的功能（即，功能模块的这样的选择性启用）在本领域中是公知的，我们不在本文中进一步讨论它。然而，可以在例如共同未决的申请WO 2014/056515 A1中找到关于这样的选择性启用的更多信息，其整个内容通过引用并入本文中。特别地，技术人员将意识到在WO 2014/056515 A1的第1页第29行到第2页第25行上所描述的现有技术，并且将认识到如形成这样的启用向量的示例的OTP存储器位置e1、…、e2的值。
附加地或替换地，可以向芯片单独地提供启用向量以允许在芯片已经被制造之后，特征的启用和/或禁用。在这种情况下，可以使用个体化数据699来密码地认证启用向量。个体化数据699可以是签名验证密钥、ID、证书等中的任一个，它们可以被用来以本领域中通常已知的任何方式（诸如密码签名方案）来验证启用向量的真实性。
图6B示意性图示了根据本发明的实施例的诸如可以存在于上文所描述的示例芯片601中的示例个体化电路208。个体化电路208被示为包括多个电路608-1、608-2、…、608-n。将领会到的是，个体化电路208可以实现附加于该多个电路608-1、608-2、…、608-n的功能，或者在一些情况下，可以简单地被视为是该多个电路608-1、608-2、…、608-n（或者被该多个电路608-1、608-2、…、608-n代替）。如先前阐述的，该多个电路中的每一个电路608-1、608-2、…、608-n通常对应于相应的电路布局。该相应的电路布局被应用于硅芯片601以形成所述电路。
为了易于理解，描述了多个电路中的单个电路608-n。将领会的是，所述描述等同地适用于其他电路608-1、608-2、……
电路608-n包括两个触发状态658-n、668-n。两个触发状态658-n、668-n通常是触发电路608-n的可能输出（或结果）。每一个状态658-n、668-n都可以是稳定状态。换言之，电路仍处于缺失外部交互的状态。替换地，每一个状态658-n、668-n可能是瞬时状态，诸如由电路实现的功能（或操作）的可能输出。通常，电路当被触发时可能落到两个触发状态658-n、668-n中的任一个中。将电路触发可能对应于对作为整体的电路和/或芯片上电。附加地或替换地，将电路触发可以包括向电路提供（或应用或输入）触发信号。
电路608-n的触发状态658-n、668-n之一是优选状态658-n。即，电路608-n当被触发时将在具有比其他状态668-n更大可能性的情况下落入到（或导致）优选状态658-n中。换言之，当电路608-n被触发时，优选状态658-n的结果比其他状态668-n的结果是更可能的。对应于电路608-n的电路布局选择（或限定或以其他方式选取）优选状态658-n。以这种方式，将领会的是，这是确定最终电路的状态中的哪个要是优选状态的电路布局的设计。这通常通过偏置电路布局以支持优选状态来实现。以这种方式，该电路布局可以被视为偏置的电路布局。下面提供如何实现所需偏置的示例。
将领会的是，当应用电路布局以形成电路608-n时，各种制造变化（诸如由先前阐述的现有技术的指纹方法所使用的那些）可能关于状态658-n、668-n之一将附加偏置引入到电路中。然而，根据本发明的实施例，电路布局中的偏置通常被布置成比通过制造引入的任何可能的附加偏置大得多。
多个电路中的电路608-1、608-2、…、608-n的多个相应优选状态658-1、658-2、…、658-n将个体化数据699编码（或表示或存储）。通常，每一个优选状态658-1、658-2、…、658-n表示个体化数据699的位值。将领会的是，因为优选状态658-1、658-2、…、658-n是由偏置的电路布局定义的，所以可以在多个电路中编码任何的任意个体化数据。
将领会的是，如果每一个电路布局（以及因此每一个电路608-1、608-2、…、608-n）中的相应偏置非常大，则到较高置信度的程度，简单地触发每一个电路608-1、608-2、…、608-n将足以将个体化数据699恢复（或读取）。可以使用在本领域中公知的纠错方案（诸如里德所罗门纠错码、汉明纠错码等中的任一个）来对个体化数据699编码。这将使得已编码的个体化数据699抵抗许多位错误（诸如由没有落到相应优选状态658-1、658-2、…、658-n中的触发电路608-1、608-2、…、608-n导致的错误，其将由于噪声而产生，例如由热变化而产生）。技术人员将领会如何调整所使用的纠错方案的各种参数，以计及针对特定多个电路布局而选择的特定偏置。通常，所涉及的偏置越小，当电路被触发时预期的位错误率越高。对于较大偏置，预期的位错误率可能如此低以至于不使用纠错。替换地，可以使用错误检测电路（诸如奇偶校验）来允许当检测到错误时将电路重新触发。
照此，可以使用可选电路688来将纠错方案应用于当多个电路被触发时所获得的多个触发集合，从而使得能够实现个体化数据699的恢复。
作为示例，每一个电路608-n可以是相应的存储器单元，诸如SRAM存储器单元。这样的存储器单元将具有分别对应于“1”或“0”的位值的两个状态658-n、668-n。当对每一个存储器单元上电时，存储器单元将落入到状态“1”或状态“0”中。通过对每一个存储器单元的相应电路布局进行偏置，可以以多个存储器单元的最可能（或优选的）位值来对任意个体化数据编码。当存储器单元被触发时，可以将纠错（或简单的错误检测）方案应用于存储器单元的由此得到的触发状态以恢复个体化数据699。
将领会的是，该状态不限于诸如上文所讨论的在存储器单元中的那些之类的稳定的（或以其它方式保持状态）。该状态可以对应于由电路响应于输入信号（或触发）而产生（或生成）的各种输出信号。
图6C示意性图示了根据本发明的实施例的诸如可以存在于上文所描述的示例芯片601中的示例电路208-n。电路208-n包括两个相应变体子电路618、628。还示出的是以相应的输出信号658-n、668-n的形式的触发（或输入）信号（诸如上文所描述的那个）611和两个可能的触发状态658-n、668-n。
对应于电路208-n的电路布局包括两个变体子电路布局。使用相应的变体子电路布局来应用每一个变体子电路。
如先前阐述的，该电路布局定义了电路的优选状态658-n。特别地，对应于变体子电路628的变体子电路布局包括：关于其他变体子电路布局的电路布局变化。通常，该变体子电路布局以其他方式是相同的。该电路布局变化可以选自任何数目的可能性，例如栅极的尺寸、源极的尺寸、漏极的尺寸、电阻器的特性、电容器的特性以及连接的特性中的任一个。通常，电路布局变化引起电路的性能或功能（或电路的部件（诸如晶体管））方面的变化。例如，电路布局变化可以包括电路的一个或多个功能元件的位移。在晶体管的情况下，该电路布局变化可以包括栅极相对于源极（和/或漏极）的偏移或反之亦然。这可能会给晶体管特性带来明显的变化，即使栅极大小保持不变。这样的变化对变体子电路布局的功能的影响将是将对本领域技术人员显而易见的事物，并且他们将简单地能够选择最适当的变化。
在变体子电路布局中的电路布局变化将使对应的变体子电路628包括相对于其他变体子电路618的电路变体629。以这种方式，触发信号将被每一个变体子电路618、628不同地处理，从而使一个输出信号658-n、668-n相对于其他输出信号658-n、668-n是优选的（或更可能的）。
例如，技术人员将领会的是，对应于连接的加长的电路变化629将更改对应的变体子电路628中的一个或多个电容值。这可能使对应的变体子电路628的操作变慢。照此，被应用于变体子电路618、628二者的触发信号将平均花费更长时间来行进通过变体子电路628。这将意味着，平均而言，输出信号668-n将在输出信号658-n之后出现，从而使得输出信号658-n是优选状态。换言之，可能创建（或启用）子电路之间的“竞争状况”，其中导致优选输出信号658-n的偏置是更可能的输出。
技术人员将领会的是，这只是无数可能示例实现方式之一，并且当实现本发明时，其他实现方式将是立即显而易见的。
如上文阐述的，可以根据上文参考图2A-4描述的方法和实施例来形成关于图6A-6C中的任一个所描述的个体化芯片。特别地，如上文参考图2A-4描述的，可以使用以第一特性分辨率的第一光刻工艺来形成通用电路206，并且可以使用以第二特性分辨率的第二光刻工艺来形成全部个体化电路208（或个体化电路208的部分）。
将领会的是，上文关于图2A-4描述的用于形成关于图6C所描述的个体化芯片的方法和实施例的使用是特别有利的。特别地，可以利用以第二特性分辨率的第二光刻工艺来应用变体子电路628。这使得电路布局变化能够定义变体子电路628相对于不能以第一特性分辨率来分辨的其他变体子电路618的差异。
以这种方式，希望使用被调谐以用于以第一特性分辨率的第一光刻工艺的反向工程工艺来克隆个体化芯片的攻击者将很可能将变体子电路628相对于其他变体子电路618的差异错误地识别为简单的“噪声”（或由于第一光刻工艺所导致的制造变化）。照此，电路布局变化将很可能不被攻击者恢复。因此，导致克隆芯片不处理正确的偏置（并且因此不被启用以复制正确的识别数据）。
换言之，以第二特性分辨率的第二光刻工艺的使用使得能够实现在具有与通常根据第一光刻工艺所预期的制造变化相同大小的变体子电路中引入预先确定的变化。考虑到这一点，技术人员将领会的是，以这种方式，可以使用类似于引起PUF中的偏置的制造变化的电路变化来引入偏置，以及因此引入个体化数据699。以这种方式，可以形成偏置子电路（诸如在蝴蝶PUF、双稳环PUF、SRAM PUF、延迟PUF等等中的任一个中存在的那些）以嵌入特定的个体化数据699。
图7A示出了根据本发明的实施例的可以被用作如上文所描述的通用或个体化电路的示例电路布局708的示意图。电路708包括四个晶体管711、712、713、714。
晶体管711和晶体管712形成第一逆变器722。类似地，晶体管713和晶体管714形成第二逆变器724。第一和第二逆变器耦合以使得第一逆变器的输出被馈送到第二逆变器的输入端，并且第二逆变器的输出被馈送到第一逆变器的输入端。
将领会的是，该耦合的逆变器组是可以被用作SRAM单元的部分的那个，然而，为了易于理解，没有示出用以读出SRAM的值所需的编程逻辑和电路布局的其他部分。
还在图7A中示出的是电压源770和电流源750。电压源770被用来提供用以在下面描述的模拟中操作电路的电压。电流源750被用来向下面的模拟中的两个逆变器722和724的输入端和输出端提供随机噪声。将领会的是，因此仅呈现该电流源以允许下面的模拟将热噪声的影响包括在电路708的建模中。照此，不应该将电流源750视为实际上被用在产生根据本发明的实施例的芯片中的电路布局的部分。
被施加于遵循示例电路布局708的电路的电压将使电路上电。然后电路将落入到两个稳定状态之一中。第一状态将对应于：Vdd和V1两端的电压等于（诸如由电压源770）向电路提供的电压，并且Vdd和V2两端的电压等于零。第二状态将对应于：Vdd和V2两端的电压等于（诸如由电压源770）向电路提供的电压，并且Vdd和V1两端的电压等于零。如果电路中的每一个晶体管711、712、713、714是相同的，则电路在上电时落入到第一状态中的概率将等于该电路落入到第二状态中的概率。作为示例，如果第一光刻工艺是35 nm工艺，则晶体管布局711、712、713、714中的每一个可能具有35 nm的栅极宽度和100 nm的栅极长度。然而，如先前阐述的，即使电路布局708中的晶体管711、712、713、714是相同的，则制造公差通常将导致在由此产生的芯片上的晶体管711、712、713、714略有不同，从而导致在实际芯片的上电时针对第一状态或第二状态的偏好。
根据本发明的实施例，电路布局708可以被更改以便在由此产生的电路中引入朝向第一状态或第二状态的预先确定的偏置。特别地，第一逆变器布局722可以被视为如先前讨论的第一变体子电路布局。类似地，第二逆变器布局724可以被视为第二变体子电路布局。
使用上文的35 nm工艺的示例，在第一偏置示例中，第一逆变器布局722中的上晶体管布局711的栅极的长度可以被降至95 nm，并且第一逆变器布局722中的下晶体管布局712的栅极的长度可以被增至105 nm。该栅极长度变化可以被视为第一变体子电路布局的电路布局变化，如上文阐述的。如先前所描述的，可以使用第二光刻工艺将第一逆变器布局722应用于硅芯片，从而允许将电路布局变化作为电路变化629准确地复制在芯片上。类似地，第二逆变器布局724中的下晶体管布局714的栅极的长度可以被降至95 nm，并且第二逆变器布局724中的上晶体管布局713的栅极的长度可以被增至105 nm。如上文阐述的，该栅极长度变化可以被视为第二变体子电路布局的电路布局变化的部分。如先前所描述的，可以使用第二光刻工艺将第二逆变器布局724应用于硅芯片，从而允许将电路布局变化作为电路变化629准确地复制在芯片上。
硅芯片上的由此产生的电路将被朝向第一稳定状态偏置。的确，所描述的电路变化使得预期电路将在上电时落入到第一稳定状态中。
还将领会的是，利用对电路布局708的适合的修改，偏置可以被翻转。特别地，在第二偏置示例中，第一逆变器布局722中的上晶体管布局711的栅极的长度可以被增至105nm，并且第一逆变器布局722中的下晶体管布局712的栅极的长度可以被降至95nm。该栅极长度变化可以被视为第一变体子电路布局的电路布局变化，如上文阐述的。如先前所描述的，可以使用第二光刻工艺将第一逆变器布局722应用于硅芯片，从而允许将电路布局变化作为电路变化629准确地复制在芯片上。类似地，第二逆变器布局724中的下晶体管布局714的栅极的长度可以被增至105 nm，并且第二逆变器布局724中的上晶体管布局713的栅极的长度可以被降至95 nm。如上文阐述的，该栅极长度变化可以被视为第二变体子电路布局的电路布局变化的部分。如先前所描述的，可以使用第二光刻工艺将第二逆变器布局724应用于硅芯片，从而允许将电路布局变化作为电路变化629准确地复制在芯片上。
在这种情况下，硅芯片上的由此产生的电路将被朝向第二稳定状态偏置—几乎在每次上电时落入到第二稳定状态中。
在使用第二光刻工艺的生产时，对上文所描述的栅极长度变化以及因此硅芯片中的由此产生的偏置进行控制，从而允许使用先前所描述的方法和系统来将任意数据嵌入到芯片中。因为在由此产生的硅芯片中的栅极长度变化仅为5 nm，所以看到其是使用35 nm工艺形成的，试图对芯片进行反向工程的攻击者将不能分辨这样的小差异。因此，克隆这样的芯片的攻击者将简单地获得克隆芯片，而没有使用上文的偏置嵌入在初始芯片中的数据。
图7B示出了上文参考图7A描述的电路布局的操作的SPICE模拟的结果。
特别地，图7B示出了三个图表790、792、794。在图表790、792、794的每一个中示出的是：Vdd和V1两端的电压的绘图762；Vdd和V2两端的电压的绘图764；以及由电流源750提供的电流的绘图768。在对应于图表790、792、794的每一个SPICE模拟中，由电压源770提供的电压V在前50 ms中从0单调增加到1.5 V。由电流源提供的电流I遵守关系式，其中W（）是白噪声函数，n是缩放参数以及t是时间。
第一图表790示出了如上文所描述的第一偏置示例的电路布局708的SPICE模拟。如可以从9 ms附近向前看到的，电路布局708落入到第一状态中，其中Vdd和V1两端的电压的绘图762上升到1.5V并且Vdd和V2两端的电压的绘图764下降到0V。第一偏置示例的电路布局708的重复的SPICE模拟重复地示出电路布局按预期落入到第一状态中，从而指示由栅极长度变化所引入的朝向第一状态的清晰偏置。
类似地，第二图表792示出了如上文所描述的第二偏置示例的电路布局708的SPICE模拟。如可以从9 ms附近向前看到的，电路布局708落入到第二状态中，其中Vdd和V1两端的电压的绘图762下降到0V，并且Vdd和V2两端的电压的绘图764上升到1.5V。第二偏置示例的电路布局708的重复的SPICE模拟重复地示出电路布局按预期落入到第二状态中，从而指示由栅极长度变化所引入的朝向第二状态的清晰偏置。
最后，第三图表794示出了如上文所描述的未偏置的电路布局708的SPICE模拟，其中每一个晶体管栅极都是100 nm长。如可以从9 ms附近向前看到的，电路布局708落入到第二状态中，其中Vdd和V1两端的电压的绘图762上升到1.5V，并且Vdd和V2两端的电压的绘图764下降到0V。该电路布局708的重复的SPICE模拟示出了电路布局在具有相等概率的情况下落入到第一或第二状态中。给定相等的栅极长度和由电流源750引入的随机无偏置热类噪声，该偏置的缺乏是如预期的。
在上文所描述的示例中，以互补的方式来修改两个逆变器的电路布局，以在SRAM电路布局中产生偏置。然而，将领会的是，对于某些电路布局而言，可能不需要这样的互补修改并且单个电路布局变化将足以产生适合的偏置。
进一步的评论
先前的描述提到了硅和硅芯片。然而，技术人员将领会的是，所公开的方法和芯片不需要基于硅，并且可以使用任何适合的半导体。示例半导体包括但绝不限于砷化镓和/或相关化合物（诸如砷化铟镓）。
上文的描述提到了射束控制光刻法，通常指代其中可以在不使用掩模的情况下在抗蚀剂上绘制自定义形状的光刻技术。该技术的示例包括电子束光刻法，但是将领会的是，技术人员将意识到众多这样的适合技术并且上文概括的发明不限于电子束光刻法。
上文的描述提到了基于掩模的光刻法，通常指代其中在暴露抗蚀剂时使用掩模的光刻技术。该技术的示例包括光学UV光刻法，但是将领会的是，技术人员将意识到众多这样的适合技术（包括诸如X射线光刻法之类的非光学照明的使用），并且上文概括的发明不限于光学UV光刻法。
将领会的是，已经使用特定数目的状态、层、电路等等，参考特定示例描述了上文所描述的发明的实施例。技术人员将领会的是，这些仅仅是示例性的，并且本发明不限于这样的特定数目的状态、层、电路等等。
将领会的是，所描述的方法已经被示为以特定次序执行的各个步骤。然而，技术人员将领会的是，在仍实现所期望的结果的同时，可以以不同顺序组合或执行这些步骤。
将领会的是，还可以通过使用混淆技术（诸如白箱保护技术）来增加先前描述中的任何电路（诸如实现密码操作或功能的电路）的安全。这些通常可以在电路设计的早期阶段中应用，诸如在VHDL表示中。例如根据其通过引用以其整体并入本文中的WO 2012/150398，这样的混淆是已知的。
将领会的是，个体逻辑块、电路等等之间的边界仅仅是说明性的，并且替换实施例可以合并逻辑块或电路或元件，并且可以将功能的交替分解施加于各种逻辑块或电路或元件上。

Claims (21)

1.一种使具有半导体芯片的相应个体化数据的一批半导体芯片中的半导体芯片个体化的方法，所述方法包括：
将多个电路布局应用于所述半导体芯片以在所述半导体芯片上形成多个电路，
其中对于每一个电路布局：
所述电路布局被布置成使得：
（a）对应电路当被触发时落入到两个或更多个相应的触发状态中的任一个中，以及
（b）所述两个或更多个相应的触发状态之一是由所述电路布局定义的相应的优选状态，
其中所述多个电路中的电路的多个相应的优选状态对所述个体化数据编码，并且其中所述批半导体芯片中的每一个个体化半导体芯片包括通用电路。
2.根据权利要求1所述的方法，其中所述多个电路中的电路的多个相应的优选状态使用纠错码来对所述个体化数据编码。
3.根据权利要求1或2所述的方法，其中对于一个或多个电路布局：
每一个电路布局包括两个或更多个相应的变体子电路布局，每一个相应的子电路布局对应于与所述电路布局相对应的电路的相应的触发状态。
4.根据权利要求3所述的方法，其中对于所述一个或多个电路布局中的每一个：
所述相应的变体子电路布局之一包括：相对于其他相应的变体子电路布局的电路布局变化，其中所述电路布局变化包括功能元件的尺寸、功能元件的位置偏移和功能元件的特性中的任一个。
5.根据权利要求4所述的方法，其中所述功能元件包括下述各项中的任一个：
栅极；
源极；
漏极；
阱；
电阻器；
电容器；以及
连接。
6.根据权利要求5所述的方法，其中使用较粗糙分辨率在所述半导体芯片上形成所述通用电路，其中所述电路布局变化定义了通过应用所述相应的变体子电路之一而形成的变体子电路相对于通过应用不能以所述较粗糙分辨率来分辨的其他相应的变体子电路布局而形成的变体子电路的差异。
7.根据任一前述权利要求所述的方法，其中使用较粗糙分辨率在所述半导体芯片上形成所述通用电路，其中所述多个电路布局中的至少一个电路布局包括不能以所述较粗糙分辨率来分辨的一组功能元件。
8.根据权利要求1所述的方法，其中使用具有较精细分辨率的射束控制光刻工艺来应用至少一个电路布局，以及
使用基于掩模的光刻工艺来在所述半导体芯片上形成所述通用电路。
9.根据任一前述权利要求所述的方法，其中所述个体化数据包括一个或多个密码密钥。
10.根据任一前述权利要求所述的方法，其中所述个体化数据包括指定了对所述个体化半导体芯片可用的通用电路的功能的一个或多个启用向量。
11.根据任一前述权利要求所述的方法，其中所述电路布局中的任一个包括相应的混淆电路布局。
12.一批个体化半导体芯片，每一个个体化半导体芯片包括：
通用电路；以及
相应的个体化的多个电路，
其中对于所述相应的多个电路中的每一个电路：
所述电路对应于相应的电路布局，所述相应的电路布局被布置成使得：
（a）所述对应电路当被触发时落入到两个或更多个相应的触发状态中的任一个中，以及
（b）所述两个或更多个相应的触发状态之一是由所述电路布局定义的相应的优选状态，
其中所述相应的个体化的多个相应的优选状态对相应的个体化数据编码。
13.一种将电路安全地嵌入在半导体晶圆上以形成抗反向工程的半导体芯片的方法，所述方法包括：
使用第一光刻工艺将第一电路布局应用于所述半导体晶圆，其中所述第一光刻工艺具有第一特性分辨率；
使用第二光刻工艺将第二电路布局应用于所述半导体晶圆以形成安全嵌入的电路，其中所述第二光刻工艺具有第二特性分辨率，
其中所述第二电路布局定义了在所述第二电路中的不能以所述第一特性分辨率来分辨的一组功能元件。
14.一种将电路安全地嵌入在半导体晶圆上以形成抗反向工程的半导体芯片的方法，其中所述方法使用第一光刻工艺和第二光刻工艺，其中所述第一光刻工艺具有对应于一组较粗糙分辨率的第一特性分辨率，并且所述第二光刻工艺具有对应于一组较精细分辨率的第二特性分辨率，所述方法包括：
（a）对于所述半导体芯片的一个或多个层：
使用以来自所述组较粗糙分辨率的相应的较粗糙分辨率的第一光刻工艺将来自第一组电路布局的相应的电路布局应用于所述层，以形成以所述相应的较粗糙分辨率的相应电路，
（b）对于所述半导体芯片的一个层：
使用以来自所述组较精细分辨率的相应的较精细分辨率的第二光刻工艺将电路布局应用于所述层，以形成以所述相应的较精细分辨率的安全嵌入的电路，以及
其中所述电路布局定义了在所述安全嵌入的电路中的不能以所述组较粗糙分辨率中的相应的较粗糙分辨率来分辨的一组功能元件。
15.根据权利要求14所述的方法，其中所述电路布局定义了在所述安全嵌入的电路中的不能以所述组较粗糙分辨率的较粗糙分辨率中的任一个来分辨的一组功能元件。
16.根据权利要求14或15所述的方法，其中步骤（b）的一个层是步骤（a）的一个或多个层中的一个，以使得步骤（b）的一个层包括以所述相应的较粗糙分辨率的相应电路和以所述相应的较精细分辨率的安全嵌入的电路二者。
17.根据权利要求14至16中的任一项所述的方法，其中所述半导体芯片的一个层包括基极层。
18.根据权利要求14至17中的任一项所述的方法，其中所述安全嵌入的电路使用更高层中的电路的一个或多个连接。
19.根据权利要求13至18中的任一项所述的方法，其中所述第一光刻工艺包括基于掩模的光刻工艺，以及
所述第二光刻工艺包括射束控制光刻工艺。
20.一种根据权利要求1至10的使具有对应于半导体芯片的个体化数据的一批抗反向工程的半导体芯片中的半导体芯片个体化的方法，其中将多个电路布局应用于所述半导体芯片以在所述半导体芯片上形成多个电路的步骤使用根据权利要求13至19中的任一项所述的方法将所述多个电路安全地嵌入在所述半导体芯片上。
21.一种抗反向工程的半导体芯片，其包括：
对应于第一电路布局的第一电路，其中所述第一电路布局具有第一特性分辨率；
对应于第二电路布局的第二电路，其中所述第二电路布局具有第二特性分辨率，
其中所述第二电路布局定义了在所述第二电路中的不能以所述第一特性分辨率来分辨的一组功能元件。
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