CN109216494A - 新型单光子雪崩二极管、光电探测器及其制造方法 - Google Patents

新型单光子雪崩二极管、光电探测器及其制造方法 Download PDF

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Abstract

一种光电探测器包括：具有第一掺杂类型的衬底；具有第二掺杂类型的第一半导体区，第一半导体区从衬底的前侧延伸到衬底中；以及具有第一掺杂类型的第二半导体区，第二半导体区进一步从第一半导体区的底部边界延伸到衬底中，其中，当光电探测器在盖革模式下工作时，第二半导体区完全耗尽以吸收从衬底的背侧所接收的辐射源。本发明还提供了新型单光子雪崩二极管、光电探测器的制造方法。

Description

新型单光子雪崩二极管、光电探测器及其制造方法
技术领域
本发明的实施例一般地涉及半导体技术领域，更具体地，涉及新型单光子雪崩二极管、光电探测器及其制造方法。
背景技术
雪崩过程通常用在用于光子感测应用的半导体器件中。通常，当p-n结在相应的击穿电压下反向偏置时，可以触发雪崩过程。特别地，为了检测具有非常弱的强度的光信号，p-n结在击穿电压以上偏置，这通常称为在盖革模式(Geiger mode)下工作。在盖革模式下工作的光电感测器件通常称为单光子雪崩二极管(SPAD)。
这种SPAD已经广泛地用于各种设备中，诸如，例如手持设备的照相机。尽管已经证明这些SPAD有用，但仍然具有改进的空间。例如，现有的SPAD遭受的问题是其光子探测可能性(PDP)受到最大波长(例如，蓝光波长)的影响，因为通过形成在现有的SPAD的有源区之上的多个互连层(例如，金属/电介电层)通常会阻挡具有较长波长(例如，近红外(NIR)光波长)的入射光。因此，现有的SPAD并不完全令人满意。
发明内容
根据本发明的一方面，提供了一种光电探测器，包括：衬底，具有第一掺杂类型；第一半导体区，具有第二掺杂类型，所述第一半导体区从所述衬底的前侧延伸到所述衬底中；以及第二半导体区，具有所述第一掺杂类型，所述第二半导体区从所述第一半导体区的底部边界进一步延伸到所述衬底中，其中，当所述光电探测器在盖革模式下工作时，所述第二半导体区完全耗尽以吸收从所述衬底的背侧所接收的辐射源。
根据本发明的另一方面，提供了一种光电探测器，包括：衬底，具有第一掺杂类型；第一半导体区，具有与所述第一掺杂类型相反的第二掺杂类型，所述第一半导体区从所述衬底的前侧延伸到所述衬底中；第二半导体区，具有所述第一掺杂类型，所述第二半导体区从所述第一半导体区的底部边界进一步延伸到所述衬底中；以及第一隔离区，从所述衬底的背侧延伸到所述衬底中，其中，所述第一隔离区围绕所述第一半导体区和所述第二半导体区，以将入射辐射源限制于所述第二半导体区。
根据本发明的又一方面，提供了一种用于制造光电探测器的方法，包括：在衬底的前侧上方形成第一半导体区，其中，所述第一半导体区具有第一掺杂类型；形成从所述第一半导体区的底部边界向内延伸到所述衬底中的第二半导体区，其中，所述第二半导体区具有与所述第一掺杂类型相反的第二掺杂类型；以及从所述衬底的背侧减薄所述衬底以在所述衬底的背侧上形成辐射接收表面。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A、图1B和图1C示出根据一些实施例的形成光电探测器的示例性方法的流程图。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M和图2N示出根据一些实施例的通过图1A、图1B和图1C的方法制造的示例性光电探测器在各个制造阶段期间的截面图。
图3示出根据一些实施例的基于图2N的光电探测器的另一示例性光电探测器的截面图。
具体实施方式
以下公开内容描述了各个示例性实施例以实现主题的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例并不旨在限制本发明。例如，应该理解，当一个元件称为“连接至”或“耦合至”另一元件时，它可以直接连接至或耦合至其他元件，或可以存在一个或多个中间元件。
本发明提供了光电感测器件(例如，光电探测器)的各个实施例，其中，光电感测器件包括分别从衬底前侧延伸到衬底中的第一掺杂类型的第一半导体区和第二掺杂类型(不同于第一掺杂类型)的第二半导体区。因此，第一半导体区和第二半导体区在衬底内形成p-n结。在一些实施例中，将p-n结在相应的击穿电压之上反向偏置，这导致光电探测器在盖革模式下工作以吸收(例如，感测)辐射源。此外，在一些实施例中，在盖革模式下，所公开的光电探测器的第二半导体区配置为完全耗尽以吸收从衬底的背侧接收的辐射源。这样，第二半导体区可以用作所公开的光电探测器的有源区，并且这种有源区可以接收通过衬底的背侧入射的任何辐射源，即，没有被有源区之上的任何互连层阻挡。因此，可以有利地消除在现有的SPAD中观察到的上述问题。
图1A、图1B和图1C示出根据本发明的一个或多个实施例的形成光电探测器的方法100的流程图。应当注意，方法100仅是实例，而不旨在限制本发明。因此，应当理解，可以在图1A-图1C的方法100之前、期间和/或之后提供额外的操作，并且本文中可以仅简要地描述一些其他操作。
首先参考图1A，在一些实施例中，方法100从操作102开始，其中，提供具有第一掺杂类型的半导体衬底。方法100继续至操作104，其中，在半导体衬底的前侧上方形成第一隔离区。在一些实施例中，第一隔离区可以包括配置为围绕光电探测器的相应像素的浅沟槽隔离(STI)部件，如将在下面对其进行进一步详细讨论。方法100继续至操作106，其中，在半导体衬底中形成具有第二掺杂类型的第一半导体区。例如，第一掺杂类型可以是p型，并且第二掺杂类型可以是n型。在一些实施例中，第二掺杂类型不同于第一掺杂类型。此外，在一些实施例中，第一半导体区形成为从半导体衬底的前侧向内延伸到半导体衬底中。
接下来，方法100继续至操作108，其中，在衬底中形成具有第一掺杂类型的第二半导体区，其中，第二半导体区垂直地延伸超过第一半导体区的底部边界。这样，在一些实施例中，在第一半导体区的底部边界周围形成p-n结。方法100继续至操作110，其中，在第一半导体区中形成具有第一掺杂类型的第三半导体区。在一些实施例中，可以沿着第一半导体区的顶部边界形成第三半导体区，并且当与第一半导体区的深度(例如，约2μm)相比时，第三半导体区向内延伸到第一半导体区中的充分浅的深度(例如，约1μm)。在一些实施例中，具有第一掺杂类型的第三半导体区的掺杂浓度大致高于也具有第一掺杂类型的第二半导体区的掺杂浓度，这允许第三半导体区为光电探测器提供隔离功能。方法100继续至操作112，其中，形成具有第一掺杂类型的半导体阱以围绕第一隔离部件。因此，在一些实施例中，半导体阱也可以围绕光电探测器的像素。
然后参考图1B，方法100继续至操作114，其中，在第一半导体区中形成具有第二掺杂类型的第一接触区。在一些实施例中，具有第二掺杂类型的第一接触区的掺杂浓度大致高于也具有第二掺杂类型的第一半导体区的掺杂浓度，这允许第一接触区具有更强导电性，由此导致相应的接触插塞通过第一接触区电连接第一半导体区。方法100继续至操作116，其中，在衬底上方形成具有第一掺杂类型的第二接触区。在一些实施例中，具有第一掺杂类型的第二接触区的掺杂浓度大致高于也具有第一掺杂类型的衬底的掺杂浓度，这导致第二接触区具有更强的导电性，从而导致相应的接触插塞通过第二接触区电连接衬底和第二半导体区。在一些实施例中，第二接触区是可选的。这样，衬底可以直接连接至接触插塞。方法100继续至操作118，其中，形成相应的接触插塞。如上所述，接触插塞形成为分别通过第一接触区和第二接触区来连接第一半导体区和衬底/第二半导体区。例如，当衬底和第二半导体区掺杂有p型掺杂剂并且第一半导体区掺杂有n型掺杂剂时，连接第一接触区的接触插塞通常称为“阴极”，并且连接第二接触区的接触插塞通常称为“阳极”。
接下来，方法100继续至操作120，其中，在衬底的前侧上方形成一个或多个介电/金属层。这种介电/金属层也称为“互连层”。在一些实施例中，在一个或多个介电/金属层的至少一个内，在第一半导体区的正上方形成导电反射层。方法100继续至操作122，其中，在一个或多个介电/金属层上方形成载体衬底。方法100继续至操作124，其中，翻转衬底并且从相应的背侧减薄衬底。在一些实施例中，可以使用化学机械抛光(CMP)技术来减薄(例如，抛光)衬底。在一些实施例中，在减薄工艺之后，可以在衬底的抛光的背侧上形成辐射接收表面。
然后参考图1C，方法100继续至操作126，其中，在衬底的抛光的背侧上方形成第二隔离区。在一些实施例中，第二隔离区形成为从衬底的抛光的背侧向内延伸到衬底中。在一些实施例中，第二隔离区可以包括配置为围绕光电探测器的像素的深沟槽隔离(DTI)部件，特别地，限制至第二半导体区的入射辐射源。方法100继续至操作128，其中，在辐射接收表面上方形成辐射接收介电层。在一些实施例中，辐射接收介电层可以由厚度充分薄(例如，约100～300纳米(nm))的氧化硅形成，以允许辐射源传输穿过。
在一些实施例中，方法100的操作可以分别与如图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I、图2J、图2K、图2L、图2M和图2N中所示的各个制造阶段处的光电探测器200的截面图相关联。光电探测器200可以包括在微处理器、存储器单元和/或其他集成电路(IC)中。而且，为了更好地理解本发明的概念，简化图2A至图2N。例如，尽管附图示出光电探测器200，但应当理解，为了清楚示出的目的，IC可以包括在图2A-2N中未示出的诸如电阻器、电容器、电感器、熔丝等的许多其他器件。
对应于图1A的操作102，图2A是根据一些实施例在各个制造阶段中的一个阶段处的包括具有前侧202-1和背侧202-2的半导体衬底202的光电探测器200的截面图。衬底202包括具有第一掺杂类型的掺杂剂(例如，诸如硼的p型掺杂剂)的硅衬底，在这种情况下衬底202是p型衬底。在一些其他实施例中，衬底202可以包括另一合适的半导体材料。例如，衬底202可以是具有第二掺杂类型的掺杂剂(例如，诸如磷或砷的n型掺杂剂)的硅衬底，在这种情况下衬底202是n型衬底。仍在一些其他实施例中，衬底202可以包括诸如锗和金刚石的其他元素半导体。衬底202可以可选地包括化合物半导体和/或合金半导体。此外，在一些可选实施例中，衬底202可以包括外延层(epi层)，可以产生应变以增强性能，并且可以包括绝缘体上硅(SOI)结构。为了清楚示出的目的，在以下相对于图2A-图2N的光电探测器200的讨论中，具有第一掺杂类型和第二掺杂类型的掺杂剂分别称为具有“p型”和“n型”的掺杂剂。
在一些实施例中，衬底202包括各种区，诸如，像素阵列区、外围区、接合焊盘区和划线区等的。为了简单起见，在下面的讨论中仅示出和描述像素阵列区。通常，像素阵列区是要形成辐射感测像素/器件的阵列的区域。外围区是形成诸如数字器件或控制器件的非辐射感测器件的区域。
对应于图1A的操作104，图2B是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第一隔离区204的光电探测器200的截面图。如图所示，第一隔离区204形成为从前侧202-1向内延伸到衬底202中。在一些实施例中，当从顶部观察时，第一隔离区204可以由环状结构形成以围绕衬底202的部分205，其中，衬底202的这样的部分205可以用于形成光电探测器200的单个像素。如上所述，根据一些实施例，第一隔离区204可以包括浅沟槽隔离(STI)部件。
在一些实施例中，可以通过实施以下工艺中的至少一些形成第一隔离区(STI)204：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术来在衬底202的前侧202-1上方沉积一个或多个可去除层(例如，光刻胶层、硬掩模层等)；实施一种或多种图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过一个或多个可去除层的开口；利用图案化的可去除层作为掩模，使用一种或多种(干和/或湿)蚀刻工艺来凹进衬底202的上部；以及使用CVD、PVD和/或其他合适的技术用氧化物材料(例如，氧化硅)重新填充衬底202的凹进的上部。
对应于图1A的操作106，图2C是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第一半导体区206的光电探测器200的截面图。如图所示，第一半导体区206形成为从前侧202-1向内延伸到衬底202中，并且具有约2μm的深度206′。在一些实施例中，第一半导体区206掺杂有与衬底202的掺杂类型相反的第二掺杂类型(n型)。
在一些实施例中，可以通过以下工艺中的至少一些来形成第一半导体区206：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术来在衬底202上方沉积可去除层(例如，光刻胶层、硬掩模层等)；实施一种或多个图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过可去除层的开口，其中，通过第一隔离区204限制开口；利用图案化的可去除层作为掩模，实施掺杂工艺(例如，离子注入工艺、扩散工艺等)，以将具有第二掺杂类型(n型)的多种掺杂剂结合到衬底202中；去除可去除层；并且实施可选的退火工艺以激活结合的掺杂剂。
对应于图1A的操作108，图2D是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第二半导体区208的光电探测器200的截面图。如图所示，第二半导体区208形成为在衬底202中进一步向内延伸，其中，深度208′具有约3μm，并且更具体地，第二半导体区208垂直地延伸超过第一半导体区206的底部边界206-1。在一些实施例中，第二半导体区208掺杂有与第一半导体区206的掺杂类型相反的第一掺杂类型(p型)。这样，在一些实施例中，在第一半导体区206的底部边界206-1周围形成p-n结。在一些其他实施例中，在形成第二半导体区208时，可以在第一半导体区206和半导体区208之间形成本征(即，非有意掺杂的)层209。
在一些实施例中，可以通过以下工艺中的至少一些来形成第二半导体区208：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术来在衬底202上方沉积可去除层(例如，光刻胶层、硬掩模层等)；实施一种或多种图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过可去除层的开口，其中，开口与第一半导体区206对准(例如，横向地限制在由第一半导体区206限定的区域内)；利用图案化的可去除层作为掩模，实施掺杂工艺(例如，离子注入工艺、扩散工艺等)以结合延伸穿过第一半导体区206且进入到衬底202中的具有第一掺杂类型(p型)的多种掺杂剂；去除可去除层；并且实施可选的退火工艺以激活结合的掺杂剂。
对应于图1A的操作110，图2E是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第三半导体区210的光电探测器200的截面图。如图所示，第三半导体区210形成为沿着第一半导体区206的顶部边界206-2(也是衬底202的前侧202-1)，并且向内延伸到第一半导体区206中，其中，深度210′为约1μm。在一些实施例中，类似于第二半导体区208，第三半导体区210也掺杂有第一掺杂类型(p型)，但是具有升高的浓度。这样，根据一些实施例，第三半导体区210可以配置为向第一半导体区206提供隔离部件。
在一些实施例中，可以通过以下工艺中的至少一些来形成第三半导体区210：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术在衬底202上方沉积可去除层(例如，光刻胶层、硬掩模层等)；实施一种或多种图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过可去除层的开口，其中，开口与第一半导体区206对准(例如，横向地限制在由第一半导体区206限定的区域内)；利用图案化的可去除层作为掩模，实施掺杂工艺(例如，离子注入工艺、扩散工艺等)以将具有第一掺杂类型(p型)的多种掺杂剂结合到第一半导体区206中；去除可去除层；并且实施可选的退火工艺以激活结合的掺杂剂。
对应于图1A的操作112，图2F是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括半导体阱212的光电探测器200的截面图。如图所示，半导体阱212形成为围绕第一隔离区204。换言之，半导体阱212从第一隔离区204的下部边界204-1进一步向内延伸到衬底202中。这样，半导体阱212也可以形成为围绕像素205的环状结构。在一些实施例中，在形成半导体阱212之后，当从顶部观察时，衬底202的部分214随后不形成为任何半导体区(例如206、208、210等)。这样的部分214通常称为像素205的保护环。在一些实施例中，半导体阱212可以掺杂有第一掺杂类型(p型)。
在一些实施例中，可以通过以下工艺中的至少一些来形成半导体阱212：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术来在衬底202上方沉积可去除层(例如，光刻胶层、硬掩模层等)；实施一种或多种图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过可去除层的开口，其中，开口与第一隔离区204对准并且覆盖第一半导体区206；利用图案化的可去除层作为掩模，实施掺杂工艺(例如，离子注入工艺、扩散工艺等)以将具有第一掺杂类型(p型)的多种掺杂剂结合到衬底202中；去除可去除层；并且实施可选的退火工艺以激活结合的掺杂剂。
对应于图1B的操作114，图2G是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第一接触区216的光电探测器200的截面图。如图所示，第一接触区216沿着第一半导体区206的顶部边界206-2形成在第一半导体区206中，并且与第三半导体区210横向相邻。在一些实施例中，类似于第一半导体区206，第一接触区216也掺杂第二掺杂类型(n型)但是具有升高的浓度。这样，第一接触区216可以为第一半导体区260提供更强导电性的连接路径。
在一些实施例中，可以通过以下工艺中的至少一些来形成第一接触区216：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术在衬底202上方沉积可去除层(例如，光刻胶层、硬掩模层等)；实施一种或多种图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过可去除层的开口，其中，开口与将形成第一接触区216的区域对准；利用图案化的可去除层作为掩模，实施掺杂工艺(例如，离子注入工艺、扩散工艺等)以将具有第二掺杂类型(n型)的多种掺杂剂结合到第一半导体区206中；去除可去除层；并且实施可选的退火工艺以激活结合的掺杂剂。
对应于图1B的操作116，图2H是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第二接触区218的光电探测器200的截面图。如图所示，第二接触区218形成在保护环214中(即，在衬底202内)，并且横向地位于第一半导体区206和半导体阱212的至少一侧之间。在一些实施例中，类似于衬底202，第二接触区218也掺杂第一掺杂类型(p型)但是具有升高的浓度。这样，第二接触区218可以为衬底202提供更强导电性的连接路径。
在一些实施例中，可以通过以下工艺中的至少一些来形成第二接触区218：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术来在衬底202上方沉积可去除层(例如，光刻胶层、硬掩模层等)；实施一种或多种图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过可去除层的开口，其中，开口与将形成第二接触区218的区域对准；利用图案化的可去除层作为掩模，实施掺杂工艺(例如，离子注入工艺、扩散工艺等)以将具有第二掺杂类型(n型)的多种掺杂剂结合到衬底202(保护环214)中；去除可去除层；并且实施可选的退火工艺以激活结合的掺杂剂。
对应于图1B的操作118，图2I是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括接触插塞220和222的光电探测器200的截面图。如图所示，接触插塞220和222都延伸穿过形成在衬底202上方的介电层224，并且接触插塞220和222分别连接至第一接触区216和第二接触区218。在一些实施例中，接触插塞220和222均可以包括通孔结构，其中，通孔结构通常称为“通孔0”。
在一些实施例中，接触插塞220和222均由例如铜(Cu)、铝(Al)、钨(W)、锌(Zn)、金(Au)和由它们制成的合金的金属材料形成。在一些实施例中，介电层224由选自以下材料中的至少一种材料形成：氧化硅、低介电常数(低k)材料、其他合适的介电材料或它们的组合。低k材料可以包括掺氟二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、掺碳氧化硅(SiOxCy)、氧化锶(SrO)、BLACK (加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其他未来开发的低k介电材料。
在一些实施例中，可以通过以下工艺中的至少一些来形成接触插塞220和222：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术在衬底202上方沉积介电层224的上述介电材料；实施一种或多种图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过介电材料的开口，其中，开口分别与将形成第一接触插塞220和第二接触插塞222的区域对准；使用CVD、PVD、电子枪和/或其他合适的技术来沉积上述金属材料以重新填充开口；并且抛光过量的金属材料以形成接触插塞220和222。
对应于图1B的操作120，图2J是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括至少一个介电/金属层226的光电探测器200的截面图。如图所示，在介电层224之上形成介电/金属层226。因此，介电层224和介电/金属层226在这里分别称为“M0”层和“M1”层。
在一些实施例中，导电反射层(或导电反射屏蔽)228嵌入在M1层226中，并且可以形成在像素205的正上方。尽管在图2J的所示实施例中，导电反射层228连接至接触插塞220/222，但应当注意，导电反射层228不必连接至任何接触插塞220/222，同时保持在本发明的范围内。
在一些实施例中，导电反射层228可以覆盖大于、等于或小于像素205的横向区的区域。这样，在一些实施例中，导电反射层228可以配置为反射从衬底202的背侧202-2入射到像素205中的光子的至少部分，将在下面对其进行进一步详细讨论。在一些实施例中，导电反射层228可以具有在约10nm和约200nm之间的厚度。
在一些实施例中，M1层226由选自以下材料中的至少一种材料形成：氧化硅、低介电常数(低k)材料、其他合适的介电材料或它们的组合。低k材料可以包括掺氟二氧化硅玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、掺碳氧化硅(SiOxCy)、氧化锶(SrO)、BLACK (加利福尼亚圣克拉拉的应用材料公司)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、BCB(双苯并环丁烯)、(密歇根州米兰的陶氏化学公司)、聚酰亚胺和/或其他未来开发的低k介电材料。导电反射层228由例如铜(Cu)、铝(Al)、钨(W)、锌(Zn)、金(Au)和由它们制成的合金的金属材料形成。
在一些实施例中，包括导电反射层228的M1层226可以通过以下工艺中的至少一些来形成：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术在M0层224上方沉积M1层226的上述介电材料；实施一种或多种图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过介电材料的开口，其中，开口与像素205对准；使用CVD、PVD、电子枪和/或其他合适的技术来沉积上述金属材料以重新填充开口；并且抛光过量的金属材料以形成导电反射层228。
对应于图1B的操作122，图2K是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括载体衬底230的光电探测器200的截面图。尽管在图2J所示的实施例中仅示出一个介电/金属层(M1层)226，但应当理解，可以存在形成在M1层226之上的一个或多个介电/金属层，其中的每个介电/金属层大致类似于M1层226，同时保持在本发明的范围内。这种一个或多个介电/金属层在本文中统称为介电/金属层229。在一些实施例中，在介电/金属层229之上形成载体衬底230。
此外，根据一些实施例，载体衬底230可以通过堆叠在其之间的缓冲层(未示出)接合至介电/金属层290的顶面。这样，允许对衬底202的背侧202-2实施进一步的工艺步骤。在一些实施例中，载体衬底230通过分子力接合至介电/金属层290。载体衬底230可以类似于例如硅衬底的衬底202。可选地，载体衬底230可以可选地包括玻璃衬底。在一些实施例中，载体衬底230配置为向形成在衬底202的前侧202-1上的各个部件提供保护。当对衬底202的背侧202-2实施工艺步骤时，载体衬底230进一步配置为提供机械强度和支撑，将在下面对其进行讨论。可选地，可以实施退火工艺以增强接合强度。
对应于图1B的操作124，图2L是根据一些实施例的在各个制造阶段中的一个阶段处翻转并减薄衬底202的光电探测器200的截面图。如图所示，翻转并减薄衬底202，从而使得暴露衬底202的新的背侧202-3。在一些实施例中，可以通过使用化学机械抛光(CMP)工艺对背侧202-2(以虚线示出)实施减薄工艺，直到暴露背侧202-3(其也称为辐射接收表面)。可选地，可以通过使用金刚石擦洗工艺(scrubbing process)、研磨工艺或其他合适的技术来实施减薄工艺。在一些实施例中，在实施减薄工艺之后，衬底202可具有约4微米(μm)至约7μm的厚度，其中，从约100μm至约3000μm的初始厚度减小至该厚度。
对应于图1C的操作126，图2M是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括第二隔离区232的光电探测器200的截面图。如图所示，第二隔离区232形成为从背侧202-3向内延伸到衬底202中。在一些实施例中，当从顶部观察时，第二隔离区232也可以由环状结构形成以围绕像素205。这样，第二隔离区232可以将从背侧202-3入射的辐射源限制到像素205，或更具体地，限制到第二半导体区208，如下面将对其进行讨论。如上所述，根据一些实施例，第二隔离区232可以包括深沟槽隔离(DTI)部件。
在一些实施例中，可以通过实施以下工艺中的至少一些来形成第二隔离区(DTI)232：使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、旋涂和/或其他合适的技术在衬底202的背侧202-3上方沉积一个或多个可去除层(例如，光刻胶层、硬掩模层等)；实施一种或多种图案化工艺(例如，光刻工艺、干/湿蚀刻工艺、清洁工艺、软/硬烘焙工艺等)以形成穿过一个或多个可去除层的开口；利用图案化的可去除层作为掩模，使用一个或多个(干和/或湿)蚀刻工艺来凹进衬底202的下部；以及使用CVD、PVD和/或其他合适的技术来用氧化物材料(例如，氧化硅)重新填充衬底202的凹进的下部。
对应于图1C的操作128，图2N是根据一些实施例的在各个制造阶段中的一个阶段处形成的包括辐射接收介电层234的光电探测器200的截面图。如图所示，在背侧(辐射接收表面)202-3之上形成辐射接收介电层234。在一些实施例中，辐射接收介电层234可以由氧化硅形成，其中，该氧化硅具有足够薄的厚度(例如，约100～300nm)，以允许辐射源250传输穿过。
在操作中，根据一些实施例，光电探测器200在稍微高于相应击穿电压(即，盖格模式)下反向偏置，该击穿电压在约5至10伏直流电(约5至10VDC)的范围内。继续第一掺杂类型为p型且第二掺杂类型为n型的上述实例，当光电探测器200反向偏置时，存在从第二接触区218/第二半导体区208/衬底202至第一接触区216/第一半导体区206的负的电压差(即，施加在第二接触区218处的电压低于施加在第一接触区216处的电压)。在一些其他实施例中，光电探测器200也可以在击穿电压以下工作。根据一些实施例，在任何情况下，全部或大致全部第二半导体区208保持在耗尽状态，即，第二半导体区208完全耗尽。
如上所述，当通过辐射接收介电层234接收辐射源250时，辐射接收介电层234充分薄，辐射源250中的相当大量的光子可以穿过该介电层并在完全耗尽的第二半导体区208中被吸收。在第二半导体区208中吸收这些光子，从而产生电子-空穴对。电子-空穴对遇到在第二半导体区208中建立的电场，并且通过碰撞电离工艺，产生额外的电子空穴对。重复该工艺来诱发雪崩过程。然后在第一接触区216和第二接触区218处收集电子-空穴对，由此产生电输出电流。应当注意，由于辐射源250从背侧202-3入射，所以第二半导体区208可以吸收辐射源250中的大部分光子(包括具有较长波长的光子)，这有利地增加了在较宽的波长范围内的的各个PDP。
此外，第二隔离区232可以用作“边界壁”以将没有直接入射到第二半导体区208的任何光子(例如，251)反射回到第二半导体区208(例如反射光子253)，这可以有利地减小像素205和相邻像素之间的串扰。而且，在第二半导体区208(例如，255)没有吸收辐射源250的部分光子的情况下，导电反射层228也可以用作另一边界壁以将其反射回第二半导体区208(例如，反射光子257)。设置在辐射接收表面202-3的相对侧处的这种边界壁尤其用于具有较小像素尺寸的光电探测器和/或具有较长波长的辐射源。
尽管在上面的讨论中，第一半导体区206和第一接触区216均掺杂有n型掺杂剂，并且衬底202、第二半导体区208、第三半导体区210和第二接触区218均掺杂有p型掺杂剂，但应当理解，对于期望的应用，可以颠倒掺杂剂的极性(即，p型至n型，反之亦然)。可选地，在一些实施例中，第一半导体区206和第一接触区216均可以掺杂有p型掺杂剂，并且衬底202、第二半导体区208、第三半导体区210和第二接触区218可以均掺杂有n型掺杂剂，同时保持在本发明的范围内。这样，当光电探测器200反向偏置时，存在从第二接触区218/第二半导体区208/衬底202至第一接触区216/第一半导体区206的正电压差。
图3示出根据一些实施例的基于光电探测器200的光电探测器300的实施例的截面图。如图3所示，除了光电探测器300进一步包括分别形成在辐射接收介电层234上方的一个或多个遮光罩302、钝化层304、一个或多个滤色器306、覆盖涂层(over-coating layer)308以及一个或多个圆顶形微透镜310之外，光电探测器300大致类似于光电探测器200。在一些实施例中，当从顶部观察时，由介电材料(例如，氧化物)、金属材料(例如，铝)及它们的组合形成的遮光罩302可以形成为单件式栅格结构。更具体地，这种栅格结构可以具有多个中空区(即，没有形成在其上的遮光罩302的区域)，每个中空区与设置在其上方的相应像素(例如，205)对准。这样，辐射源(例如，图2N中的250)可以更好地引导至像素。
仍然参考图3，在一些实施例中，可以在遮光罩302上方形成由介电材料形成的钝化层304。在钝化层304上方，形成滤色器306，其中的每个滤色器可以是红色滤色器、或绿色滤色器、或蓝色滤色器。在滤色器306上方，形成覆盖涂层308以提供平坦化的表面。此外，在这种平坦化的表面上，形成圆顶形微透镜310。在一些实施例中，圆顶形微透镜310中的每个可以形成为与设置在其上方的相应像素(例如，205)对准，从而使得辐射源(例如，图2N中的250)可以更好地引导至像素。
在实施例中，光电探测器包括：具有第一掺杂类型的衬底；具有第二掺杂类型的第一半导体区，第一半导体区从衬底的前侧延伸到衬底中；以及具有第一掺杂类型的第二半导体区，第二半导体区进一步从第一半导体区的底部边界延伸到衬底中，其中，当光电探测器在盖革模式下工作时，第二半导体区完全耗尽以吸收从衬底的背侧接收的辐射源。
在实施例中，所述第一掺杂类型与所述第二掺杂类型相反。
在实施例中，光电探测器还包括：导电反射层，设置在所述衬底的前侧上方。
在实施例中，所述导电反射层嵌入介电层内，其中，所述介电层设置在所述衬底的前侧正上方。
在实施例中，光电探测器还包括：第一隔离区，从所述衬底的背侧延伸到所述衬底中，其中，所述第一隔离区围绕所述第一半导体区和所述第二半导体区。
在实施例中，光电探测器还包括：第二隔离区，从所述衬底的前侧延伸到所述衬底中，其中，所述第二隔离区围绕所述第一半导体区和所述第二半导体区。
在实施例中，所述第一隔离区包括深沟槽隔离(DTI)部件，并且所述第二隔离区包括浅沟槽隔离(STI)部件。
在实施例中，光电探测器还包括：半导体阱，从所述衬底的前侧延伸到所述衬底中，其中，所述半导体阱围绕所述第二隔离区。
在实施例中，当所述光电探测器在盖革模式下工作时，存在从所述衬底至所述第一半导体区的负电压。
在另一实施例中，光电探测器包括：具有第一掺杂类型的衬底；具有与第一掺杂类型相反的第二掺杂类型的第一半导体区，第一半导体区从衬底的前侧延伸到衬底中；以及具有第一掺杂类型的第二半导体区，第二半导体区进一步从第一半导体区的底部边界延伸到衬底中；以及第一隔离区，从衬底的背侧延伸到衬底中，其中，第一隔离区围绕第一半导体区和第二半导体区，以便将入射的辐射源限制到第二半导体区。
在实施例中，从所述衬底的背侧接收所述入射辐射源。
在实施例中，当所述光电探测器在盖革模式下工作时，所述第二半导体区配置为完全耗尽以吸收所述入射辐射源。
在实施例中，当所述光电探测器在盖革模式下工作时，存在从所述衬底至所述第一半导体区的负电压。
在实施例中，光电探测器还包括：导电反射层，设置在所述衬底的前侧上方。
在实施例中，所述导电反射层嵌入介电层内，其中，所述介电层设置在所述衬底的前侧正上方。
在实施例中，光电探测器还包括：第二隔离区，从所述衬底的前侧延伸到所述衬底中，其中，所述第二隔离区围绕所述第一半导体区和所述第二半导体区。
在实施例中，所述第一隔离区包括深沟槽隔离(DTI)部件，并且所述第二隔离区包括浅沟槽隔离(STI)部件。
在实施例中，光电探测器还包括：半导体阱，从所述衬底的前侧延伸到所述衬底中，其中，所述半导体阱围绕所述第二隔离区。
在又一实施例中，一种方法包括：在衬底的前侧上方形成第一半导体区，其中，第一半导体区具有第一掺杂类型；形成从第一半导体区的底部边界向内延伸到衬底中的第二半导体区，其中，第二半导体区具有与第一掺杂类型相反的第二掺杂类型；以及从衬底的背侧减薄衬底以在衬底的背侧上形成辐射接收表面。
在实施例中，用于制造光电探测器的方法还包括：形成嵌入介电层内的导电反射层，其中，所述介电层设置在所述衬底的前侧正上方。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种光电探测器，包括：
衬底，具有第一掺杂类型；
第一半导体区，具有第二掺杂类型，所述第一半导体区从所述衬底的前侧延伸到所述衬底中；以及
第二半导体区，具有所述第一掺杂类型，所述第二半导体区从所述第一半导体区的底部边界进一步延伸到所述衬底中，
其中，当所述光电探测器在盖革模式下工作时，所述第二半导体区完全耗尽以吸收从所述衬底的背侧所接收的辐射源。
2.根据权利要求1所述的光电探测器，其中，所述第一掺杂类型与所述第二掺杂类型相反。
3.根据权利要求1所述的光电探测器，还包括：
导电反射层，设置在所述衬底的前侧上方。
4.根据权利要求3所述的光电探测器，其中，所述导电反射层嵌入介电层内，其中，所述介电层设置在所述衬底的前侧正上方。
5.根据权利要求1所述的光电探测器，还包括：
第一隔离区，从所述衬底的背侧延伸到所述衬底中，其中，所述第一隔离区围绕所述第一半导体区和所述第二半导体区。
6.根据权利要求5所述的光电探测器，还包括：
第二隔离区，从所述衬底的前侧延伸到所述衬底中，其中，所述第二隔离区围绕所述第一半导体区和所述第二半导体区。
7.根据权利要求6所述的光电探测器，其中，所述第一隔离区包括深沟槽隔离(DTI)部件，并且所述第二隔离区包括浅沟槽隔离(STI)部件。
8.根据权利要求6所述的光电探测器，还包括：
半导体阱，从所述衬底的前侧延伸到所述衬底中，其中，所述半导体阱围绕所述第二隔离区。
9.一种光电探测器，包括：
衬底，具有第一掺杂类型；
第一半导体区，具有与所述第一掺杂类型相反的第二掺杂类型，所述第一半导体区从所述衬底的前侧延伸到所述衬底中；
第二半导体区，具有所述第一掺杂类型，所述第二半导体区从所述第一半导体区的底部边界进一步延伸到所述衬底中；以及
第一隔离区，从所述衬底的背侧延伸到所述衬底中，其中，所述第一隔离区围绕所述第一半导体区和所述第二半导体区，以将入射辐射源限制于所述第二半导体区。
10.一种用于制造光电探测器的方法，包括：
在衬底的前侧上方形成第一半导体区，其中，所述第一半导体区具有第一掺杂类型；
形成从所述第一半导体区的底部边界向内延伸到所述衬底中的第二半导体区，其中，所述第二半导体区具有与所述第一掺杂类型相反的第二掺杂类型；以及
从所述衬底的背侧减薄所述衬底以在所述衬底的背侧上形成辐射接收表面。
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