CN109216198B - 栅极堆叠结构及其形成方法 - Google Patents

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Abstract

本发明的实施例提供了一种在处理期间清洁含镧衬底而不会形成不期望的镧化合物的方法。在一个实施例中，清洁方法包括：在用HF溶液清洁含镧衬底之前，用酸性溶液处理含镧衬底。该清洁方法允许使用掺杂镧的高k介电层以调节栅极堆叠件的有效功函数，因此改进了器件性能。本发明实施例涉及栅极堆叠结构及其形成方法。

Description

栅极堆叠结构及其形成方法
技术领域
本发明实施例涉及栅极堆叠结构及其形成方法。
背景技术
半导体集成电路(IC)产业经历了快速发展。IC材料和设计中的技术进步已经产生了数代的IC，其中每代IC都具有比上一代IC更小和更复杂的电路。然而，这些进步已经增加了处理和制造IC的复杂度，并且为了实现这些进步，需要IC处理和制造中的类似发展。当通过各种技术节点按比例缩小诸如鳍式场效应晶体管(FinFET)的半导体器件，已经采用了多种策略来改进器件性能，诸如使用高k介电材料和金属栅电极结构。
发明内容
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在高k介电层上方形成掺杂层；使用所述掺杂层和使用退火工艺来掺杂所述高k介电层；用酸性溶液处理未消耗的掺杂层；以及用含有卤素的清洁剂去除所述未消耗的掺杂层。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：场效应晶体管，包括栅极堆叠件，其中，所述栅极堆叠件包括：掺杂镧的高k介电层；功函数层，位于所述掺杂镧的高k介电层上方；和栅电极，位于所述功函数层上方。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：在衬底上方形成高k介电层；在所述高k介电层上方形成含镧层；将所述含镧层中的镧掺杂至所述高k介电层内；用酸性溶液处理所述衬底；以及用含有卤素的清洁剂清洁所述衬底。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据一些实施例的器件的实例的三维视图。
图1B-1T是根据本公开的一些实施例正在处理的器件的示意性截面图。
图2A-2C是根据本公开的一些实施例的用于形成栅极堆叠件的方法的流程图。
图3是根据本公开的一些实施例的用于执行清洁工艺的清洁工具的示意性截面图。
图4是根据本公开的一些实施例的用于清洁含镧衬底的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，但可能取决于工艺条件和/或器件所需的性能。此外，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本公开的实施例涉及包括含镧层的金属栅极结构和用于形成金属栅极结构的方法。特别地，本公开的实施例提供了包括掺杂镧的高k介电层的金属栅极结构。在高k介电层中掺杂镧调节栅极堆叠件的有效功函数，从而提高器件性能。
在随后的形成栅极堆叠件的清洁工艺中，镧可能与卤族元素反应，导致不希望的镧卤素化合物的形成。例如，当使用氢氟酸(HF)溶液清洁具有含镧层的衬底时，衬底上的镧可以与HF溶液中的氟反应以形成三氟化镧(LaF3)。三氟化镧通常不会溶解在典型的清洁溶液中，并且可能作为残留物残留在衬底表面上，从而造成缺陷或以其他方式对器件的性能产生负面影响。
本公开的实施例提供了一种在处理期间清洁含镧衬底而不形成不需要的镧化合物的方法。在一个实施例中，清洁方法包括在用HF溶液清洁含镧衬底之前用酸性溶液处理含镧衬底。特别地，用酸性溶液处理含镧衬底可以使用具有约5.0至约7.0之间的PH值的酸性溶液。在一个实施例中，酸性溶液是溶于去离子水中的二氧化碳溶液。在一个实施例中，用酸性溶液处理和随后的清洁工艺可以在相同的工具中进行，例如旋转-冲洗-干燥工具。
图1A以三维视图示意性地示出了器件100。未在附图1A中示出或描述的其他方面可以从以下附图和描述中变得显而易见。器件100可以是诸如微处理器，存储器单元(诸如静态随机存取存储器(SRAM))和/或其他集成电路的IC的一部分。在一些实施例中，器件100包括形成在N掺杂区106a中的P型FinFET结构102和形成在P掺杂区106b中的N型FinFET结构104。N掺杂区106a和P掺杂区106b中的一个或两个可以是通过注入到半导体衬底中形成的掺杂阱。例如，半导体衬底可以是P型掺杂衬底，其一部分形成P掺杂区106b，并且N掺杂区106a可以是通过将N型掺杂剂注入到P型掺杂衬底中而形成的N掺杂阱。
半导体衬底可以是或可以包括块状半导体衬底，绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如，用P型或N型掺杂剂)的或者不被掺杂。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如掩埋氧化物(BOX)层，氧化硅层等。绝缘层设置在衬底上，典型地硅或玻璃衬底。其他衬底，例如多层或梯度衬底也可以使用。在一些实施例中，半导体衬底的半导体材料可以包括硅(Si)；锗(Ge)；包括碳化硅，砷化镓，磷化镓，磷化铟，砷化铟或锑化铟的化合物半导体；包括SiGe，GaAsP，AlInAs，AlGaAs，GaInAs，GaInP或GaInAsP的合金半导体；或其组合。
使用诸如硬掩模的图案化掩模，鳍110a和110b形成在N掺杂区106a中，并且鳍110c和110d形成在P掺杂区106b中。例如，在N掺杂区106a和P掺杂区106b中的半导体衬底上方沉积一个或多个掩模层，然后将其图案化为鳍掩模。在一些示例中，一个或多个掩模层可以包括氮化硅，氮氧化硅，碳化硅，碳氮化硅等或其组合，并且可以通过化学气相沉积(CVD)，物理气相沉积(PVD)，原子层沉积(ALD)或其他沉积技术来沉积。该一个或多个掩模层可以使用光刻来图案化。例如，可以诸如通过使用旋涂在一个或多个掩模层上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光来图案化。取决于是使用正性光刻胶还是负性光刻胶，然后可以移除光刻胶的曝光或未曝光部分。然后可以例如通过使用形成鳍掩模的合适的蚀刻工艺将光刻胶的图案转印到一个或多个掩模层。蚀刻工艺可以包括反应离子蚀刻(RIE)，中性束蚀刻(NBE)等或其组合。蚀刻可以是各向异性的。随后，在灰化工艺或湿式剥离工艺中去除光刻胶。然后蚀刻N掺杂区106a和P掺杂区106b中的半导体衬底以形成鳍110a，110b，110c，110d，使得鳍110a，110b，110c，110d从N掺杂区106a和P掺杂区106b突出。蚀刻工艺可以包括RIE，NBE等或其组合。蚀刻可以是各向异性的。
在形成鳍110a，110b，110c，110d之后，绝缘材料可以沉积在鳍110a，110b，110c，110d之间的沟槽中以形成隔离区域108。隔离区域108可以包括或可以是绝缘材料，诸如氧化物(诸如氧化硅)，氮化物等或其组合，并且绝缘材料可以通过高密度等离子体CVD(HDP-CVD)，可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积以及后固化以使其转化为另一种材料，诸如氧化物)等，或其组合来形成。可以使用由任何可接受的工艺形成的其他绝缘材料。在所示实施例中，隔离区域108包括由FCVD工艺形成的氧化硅。诸如化学机械抛光(CMP)的平坦化工艺可以去除任何多余的绝缘材料和任何剩余的鳍掩模以形成共面的绝缘材料的顶面和鳍110a，110b，110c，110d的顶面。绝缘材料然后可以被凹进以形成隔离区域108。绝缘材料被凹进，使得鳍110a，110b，110c，110d从相邻隔离区域108之间突出，这可以至少部分地由此将鳍110a，110b，110c，110d限定为N掺杂区106a和P掺杂区106b中的有源区域。绝缘材料可以使用可接受的蚀刻工艺进行凹进，诸如对绝缘材料的材料具有选择性的工艺。例如，可以使用化学氧化物去除，化学氧化物去除使用
Figure BDA0001714599410000051
蚀刻或应用材料
Figure BDA0001714599410000052
工具或稀释氢氟酸(dHF)。此外，隔离区域108的顶面可以具有如图所示的平坦表面、凸表面、凹表面(例如凹陷)或其组合，这可以由蚀刻工艺产生。
在形成隔离区108之后，然后在鳍110a，110b，110c，110d上形成伪栅极堆叠件150a，150b，150c，150d。每个伪栅极堆叠件150a，150b，150c，150d包括界面电介质158，伪栅极154和掩模152(如图1B所示)。界面电介质158，伪栅极154和掩模152可以通过顺序地沉积相应的层并图案化这些层来形成。例如，用于界面电介质158的层可以包括或者可以是氧化硅，氮化硅等或其多层，并且可以通过热生长或沉积来形成，诸如通过等离子体增强CVD(PECVD)，ALD或另一种沉积技术。用于伪栅极154的层可以包括或者可以是硅(例如，多晶硅)或通过CVD，PVD沉积或另一种沉积技术沉积的另一种材料。用于掩模152的层可以包括通过CVD，PVD，ALD或其他沉积技术沉积的氮化硅，氮氧化硅，碳氮化硅等或其组合。然后可以例如使用光刻和一个或多个蚀刻工艺来图案化用于掩模152，伪栅极154和界面电介质158的层。
P型FinFET结构102包括在N掺杂区106a中的鳍110a和110c。每个鳍110a，110c从相邻的隔离区域108之间向上突出。随后由金属栅极堆叠件代替的伪栅极堆叠件150a，150b沿着鳍110a和110c的侧壁并且位于鳍110a和110c的顶面上方。源极/漏极区156a-c，156g-i设置在鳍110a和110c的相应区域中。源极/漏极区156a和156b设置在鳍110a的相对于伪栅极堆叠件150a的相对区域中。源极/漏极区156b和156c设置在鳍110a的相对于伪栅极堆叠件150b的相对区域中。源极/漏极区156g和156h设置在鳍110c的相对于伪栅极堆叠件150a的相对区域中。源极/漏极区156h和156i设置在鳍110c的相对于伪栅极堆叠件150b的相对区域中。
在一些实例中，可以通过以下方式在P型FinFET结构102中实现四个晶体管：(1)源极/漏极区156a和156b以及替代伪栅极堆叠件150a的栅极堆叠件；(2)源极/漏极区156b和156c以及替代伪栅极堆叠件150b的栅极堆叠件；(3)源极/漏极区156g和156h以及代替伪栅极堆叠件150a的栅极堆叠件；和(4)源极/漏极区156h和156i以及代替伪栅极堆叠件150b的栅极堆叠件。如所指示的，一些源极/漏极区可以在各种晶体管之间共享，并且未示出为共享的其他源极/漏极区可以与例如未示出的相邻晶体管共享。在一些实例中，源极/漏极区中的各个源极/漏极区可以被连接或耦接在一起，使得FinFET被实现为两个功能晶体管。例如，如果诸如通过外延生长来合并区域(例如，源极/漏极区156a和156g被合并，并且源极/漏极区156b和156h合并)电连接相邻(例如，与相反相对)的源极/漏极区156a-c和156g-i，可以实现两个功能晶体管。其他实例中的其他配置可以实现其他数量的功能晶体管。
N型FinFET结构104包括在P掺杂区106b上的鳍110b和110d。每个鳍110b，110d从相邻的隔离区域108之间突出并突出于隔离区域108之上。随后由金属栅极堆叠件代替的伪栅极堆叠件150c，150d沿着鳍110b和110d的侧壁并位于鳍110b和110d的顶面上方。源极/漏极区156d-f，156j-1设置在鳍110b和110d的相应区域中。源极/漏极区156d和156e设置在鳍110b的相对于伪栅极堆叠件150c的相对区域中。源极/漏极区156e和156f设置在鳍110b的相对于伪栅极堆叠件150d的相对区域中。源极/漏极区156j和156k设置在鳍110d的相对于伪栅极堆叠件150c的相对区域中。源极/漏极区156k和156l设置在鳍110d的相对于伪栅极堆叠件150d的相对区域中。
在一些示例中，可以通过以下方式在N型FinFET结构104中实现四个晶体管：(1)源极/漏极区156d和156e以及代替伪栅极堆叠件150c的栅极堆叠件；(2)源极/漏极区156e和156f以及代替伪栅极堆叠件150d的栅极堆叠件；(3)源极/漏极区156j和156k以及代替伪栅极堆叠件150c的栅极堆叠件；和(4)源极/漏极区156k和156l，以及代替伪栅极堆叠件150d的栅极堆叠件。
图1A进一步示出了在后面的附图中使用的参考横截面。截面A-A位于沿着例如相对的源极/漏极区156a-f之间的鳍110a，110b中的沟道的平面中。图1B-1T是沿着A-A平面的器件100的示意性截面图。具体地，图1B-1T示意性地示出了根据图2A-2C中所示的方法200形成金属栅极堆叠件的处于不同阶段的器件100。
在方法200的操作205中，提供器件100，器件100具有p型FinFET结构102和n型FinFET结构104以及伪栅极堆叠件150a-d。
在方法200的操作210中，去除伪栅极堆叠件150a-d以形成用于形成替代金属栅极堆叠件的沟槽120a-120d。图1B-1I示意性地示出了根据本公开的实施例的用于去除伪栅极堆叠件150a-150d的工艺。
图1B是沿着A-A平面的图1A的器件100的截面图。图1B示出了伪栅极154上方的掩模152。然后，如图1C所示，沿着伪栅极堆叠件150a-150d的侧壁(例如，界面电介质158，伪栅极154和掩模152的侧壁)形成栅极间隔件115。例如，可以通过共形地沉积用于栅极间隔件115的一个或多个层并且各向异性地蚀刻一个或多个层来形成栅极间隔件115。用于栅极间隔件115的一个或多个层可以包括氮化硅、氮氧化硅、碳氮化硅等、其多层或其组合，并且蚀刻工艺可以包括RIE、NBE或另一种蚀刻工艺。
图1D示意性地示出了用于源极/漏极区的凹槽160的形成。凹槽160形成在伪栅极堆叠件150a-d的相对侧上的鳍110a，110b中。可以通过蚀刻工艺来实现凹进。蚀刻工艺可以是各向同性的或各向异性的，或者进一步地，可以相对于其上形成有器件100的半导体衬底的一个或多个晶体平面而言是选择性的。基于所实施的蚀刻工艺，凹槽160可具有各种横截面轮廓。蚀刻工艺可以是诸如RIE、NBE等的干蚀刻或诸如使用四甲基氢氧化铵(TMAH)，氢氧化铵(NH4OH)或另一种蚀刻剂的湿蚀刻。
然后在凹槽160中形成外延源极/漏极区112a，112b。外延源极/漏极区112a，112b可以包括或者可以是硅锗(SixGe1-x，其中x可以在大约0和1之间)，碳化硅，磷化硅，纯或基本上纯的锗，III-V族化合物半导体，II-VI族化合物半导体等。例如，用于形成III-V族化合物半导体的材料包括InAs，AlAs，GaAs，InP，GaN，InGaAs，InAlAs，GaSb，AlSb，AlP，GaP等。例如通过金属有机CVD(MOCVD)，分子束外延(MBE)，液相外延(LPE)、气相外延(VPE)，选择性外延生长(SEG)等或其组合在凹槽160中外延生长材料，可以在凹槽160中形成外延源极/漏极区112a，112b。由于被隔离区108阻挡，外延源极/漏极区112a，112b首先在凹槽160中垂直生长，在此期间外延源极/漏极区112a，112b不会水平生长。在凹槽160被完全填充之后，外延源极/漏极区112a，112b可以垂直地和水平地生长以形成小平面，小平面可以对应于半导体衬底的晶体平面。
由于外延源极/漏极区112a用于p型器件而外延源极/漏极区112b用于n型器件，因此不同的材料用于外延源极/漏极区112a和112b。在一些实施例中，在凹进和外延生长期间适当的掩蔽可以允许不同的材料用于不同的器件。
本领域普通技术人员还将容易地理解，图1D和1E的凹进和外延生长可以被省略，并且源极/漏极区可以通过将掺杂剂注入到鳍110a，110b中来形成。在实施外延源极/漏极区112a，112b的一些示例中，外延源极/漏极区112a，112b也可以例如通过外延生长期间的原位掺杂和/或通过在外延生长之后将掺杂剂注入到外延源极/漏极区112a，112b来掺杂。示例性掺杂剂可以包括或者例如是用于外延源极/漏极区112a的硼以形成p型器件以及用于外延源极/漏极区112b的磷或砷以形成n型器件。
如图1F所示，形成蚀刻停止层(ESL)114。蚀刻停止层114可以提供用于在形成例如接触件时停止蚀刻工艺的机构。蚀刻停止层114可以由与相邻层具有不同蚀刻选择性的介电材料形成，例如随后的层间电介质。蚀刻停止层114可以共形地沉积在外延源极/漏极区112a，112b，伪栅极堆叠件150a-d，栅极间隔件115和隔离区域108上方。蚀刻停止层114可以包括或是氮化硅，碳氮化硅，碳氧化硅，碳氮化物等或其组合，并且可以通过CVD，PECVD，ALD或其他沉积技术来沉积。
如图1G所示，在蚀刻停止层114上方形成层间介电层116。层间介电层116可以包括或者可以是二氧化硅，低k介电材料(例如，具有小于二氧化硅的介电常数的材料)，诸如氮氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、氟化硅酸盐玻璃(FSG)、有机硅酸盐玻璃(OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物等或它们的组合。可以通过旋涂，CVD，FCVD，PECVD，PVD或其他沉积技术来沉积层间介电层116。
如图1H所示，可以执行诸如CMP的平坦化工艺以使一个或多个介电层116的顶面齐平。在一些实施例中，CMP工艺可以去除掩模152和栅极间隔件115的上部。结果，伪栅极154的顶面通过层间介电层116和蚀刻停止层114而暴露。
如图1I所示，可以去除伪栅极154和界面电介质158以形成沟槽120a，120b，120c，120d，随后在沟槽120a、120b、120c、120d中形成替换栅极堆叠件。可以通过蚀刻工艺去除伪栅极154，其中界面电介质158用作蚀刻停止层。随后，界面电介质158可以通过不同的蚀刻工艺(例如，RIE，NBE，湿蚀刻或其他合适的蚀刻工艺)去除。
在操作215中，在沟槽120a，120b，120c，120d的底部和侧壁上方共形地形成高k介电层122。在一个实施例中，如图1J所示，可在形成高k介电层122之前，在沟槽120a-d的底部形成界面层118。界面层118可以包括或是氧化硅、HfSiO或通过合适的技术如原子层沉积(ALD)、CVD、热氧化、PVD或UV-臭氧氧化形成的氮氧化物。
可通过ALD，CVD，金属有机CVD(MOCVD)，物理气相沉积(PVD)，其他合适的技术或其组合来形成高k介电层122。在一个实施例中，通过在器件100上方毯式沉积来形成高k介电层122。高k介电层122可以具有在大约15埃至大约30埃范围内的厚度。
高k介电层122包括一种或多种高k介电材料，例如氧化镧(LaO)，氧化铝(Al2O3)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3或STO)、钛酸钡(BaTiO3或BTO)、锆酸钡(BaZrO3)、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba、Sr)TiO3(BST)、SixNy、氮氧化硅(SiON)或其他合适的材料。
在一个实施例中，高k介电层122包括HfO2、HfZrO、HfSiO、SiO、HfTaO、HfTiO、TiO、Ta2O5中的一种，其随后可以用镧掺杂。在一个实施例中，高k介电层122包括通过ALD工艺形成的一种或多种铪氧化物。例如，高k介电层122可以包括氧化铪，氧化铪硅，氮氧化铪硅，氧化铪钽，氧化铪钛，氧化铪锆或其组合。在一个实施例中，氧化铪层可以通过使用HfCl4和H2O作为前体的ALD工艺形成。HfO2膜可具有约10埃至约20埃范围内的厚度。
在操作220中，在高k介电层122上方形成掺杂层124。如图1J所示，掺杂层124通过毯式沉积覆盖高k介电层122。掺杂层124可以通过ALD，CVD，MOCVD，PVD或其他合适的方法形成。掺杂层124可以是包括要在高k介电层122中掺杂的合适元素的材料层，以调整栅极堆叠件的功函数。在一些实施例中，掺杂层124包括镧(La)，钪(Sc)，氧化锶(SrO)或其组合。在一个实施例中，掺杂层124可以是氧化镧(LA2O3)层。氧化镧层可以通过ALD工艺形成。在一个实施例中，掺杂层124可以具有在约3埃至约6埃范围内的厚度。随后的退火工艺允许掺杂层124中的镧原子被掺杂到高k介电层122中以调整栅极堆叠件的功函数。
在操作225中，可以在掺杂层124上方形成第一覆盖层126。在一个实施例中，第一覆盖层126包括通过ALD工艺形成的氧化铝层。在一些实施例中，第一覆盖层126可以包括氮化钛(TiN)或氮化钽(TaN)。在一个实施例中，第一覆盖层126具有从10埃到20埃范围内的厚度。
在操作230中，如图1J所示，可以在第一覆盖层126上方形成第二覆盖层128。第二覆盖层128可以包括TiN层。在其他实施例中，第二覆盖层128可以包括氮化钽(TaN)。第二覆盖层128可以通过ALD工艺形成。在一个实施例中，第二覆盖层128具有10埃至20埃范围内的厚度。第一和第二覆盖层126和128用于防止杂质在后续处理期间进入下面的层。在一些实施例中，仅使用第一和第二覆盖层126,128中的一个。在一些实施例中，不使用第一和第二覆盖层126和128。
在操作235中，执行光刻工艺以在器件100上方形成图案化的层。如图1K中所示，图案化的层可包括底部抗反射涂(BARC)层130和光刻胶层132。BARC层130可以是涂覆到填充沟槽120a，120d，120c，120d的衬底上的有机材料，然后诸如通过使用光刻胶层132的光刻，在图案化之后，从衬底的部分去除。在一个实施例中，图案化的层可以暴露某些区域，例如对应于N型FinFET结构104的区域，以允许在N型FinFET结构104的区域上方进行处理，同时使剩余的区域保持完整。注意到，图案化层可以形成在衬底的其他部分处，诸如在N型FinFET结构104上方。
在操作240中，从通过图案化的层暴露的区域，将掺杂层124，第一覆盖层126(如果使用的话)和第二覆盖层128(如果使用的话)从器件100去除。在图1L中，从N型FinFET结构104去除掺杂层124，第一覆盖层126和第二覆盖层128。
可以通过蚀刻工艺去除掺杂层124、第一覆盖层126和第二覆盖层128。在一个实施例中，可以通过湿蚀刻工艺来执行操作240。例如，可以利用或在湿槽中的蚀刻溶液的浸渍，浸没或者浸湿来实施蚀刻工艺。蚀刻溶液可以是pH值在预定范围内的碱性，中性或酸性溶液。蚀刻溶液的选择基于掺杂层124，第一覆盖层126和第二覆盖层128中的材料。在一个实施例中，可以使用一种蚀刻溶液来蚀刻所有三层。在一些实施例中，可以使用两种或更多种蚀刻溶液来依次蚀刻第二覆盖层128，第一覆盖层126和掺杂层124。在一个实施例中，蚀刻溶液可以包括磷酸(或正磷酸)、磷酸与其它组分如过氧化氢(H2O2)的混合物。也可以使用其他蚀刻剂，例如氢氟酸(HF)，盐酸(HCl)和/或硫酸(H2SO4)。在一个实例中，蚀刻溶液的去离子(DI)水中磷酸的比例在约1：5至约1:50的范围内。这些蚀刻剂可以用于保持pH值的期望水平和/或帮助溶解在蚀刻溶液中的化合物的解离。在一个实例中，蚀刻工艺可以维持在约20至约80摄氏度的范围内的温度。在一些实施例中，可以通过蚀刻工艺来执行操作240，诸如干蚀刻工艺，诸如蒸汽或等离子体工艺。
在操作245中，如图1M所示，例如通过灰化工艺去除BARC层130和光刻胶层132。例如，使用氧等离子体的灰化工艺可以用于去除BARC层130和光刻胶层132。
在操作250中，如图1N所示，第一覆盖层126和第二覆盖层128可从对应于P型FinFET结构102的区域从器件100去除，从而暴露掺杂层124。第一覆盖层126和第二覆盖层128可以通过蚀刻工艺去除。在一个实施例中，可以通过湿蚀刻工艺来执行操作250。例如，可以利用或在湿槽中的蚀刻溶液的浸渍，浸没或者浸湿来实施蚀刻工艺。蚀刻溶液被选择为具有相对于掺杂层124用于第一覆盖层126和第二覆盖层128的更高的蚀刻速率。蚀刻溶液可以类似于操作240中的蚀刻溶液。
在操作255中，在器件100上执行退火工艺。退火工艺将掺杂层124中的镧驱动到高k介电层122中，形成掺杂镧的高k介电层122'，如图1N所示。在一些实施例中，退火工艺可以在800至850摄氏度的范围内执行。在一个实施例中，退火工艺可以在大约800摄氏度下进行。在一些实施例中，退火工艺在约1个大气压的室压下进行。在一些实施例中，退火工艺执行约90秒至约180秒的持续时间。在一个实施例中，掺杂镧的高k介电层122'包括掺杂镧的氧化铪(LaHfO)。
如图1N所示，P型FinFET结构102上方的高k介电层122被掺杂层124覆盖。退火工艺导致掺杂镧的高k介电层122'在P型FinFET结构102上方，而高k介电层122(例如，未掺杂镧)保留在N型FinFET结构104上方。掺杂的高k介电层122的介电常数可被设计成调整P型FinFET结构102中的金属栅极堆叠件的功函数以实现期望的性能。在一个实施例中，镧掺杂的高k介电层122'可以具有高于7.0的介电常数。
在一个实施例中，掺杂的高k介电层122'包括掺杂有镧的HfO2、HfZrO、HfSiO、SiO、HfTaO、HfTiO、TiO、和Ta2O5中的一种。在一个实施例中，高k介电层122包括氧化硅，并且高k介电层122'包括掺杂有氧化镧的氧化硅。在一个实施例中，高k介电层122可以包括氧化铪，并且掺杂的高k介电层122'包括掺杂镧的氧化铪(LaHfO)。在一个实施例中，高k介电层122可以包括氧化铪，和掺杂的高k介电层122'包括氧化镧掺杂的氧化铪(LaHfO)。
在操作255中的退火工艺之后，可以处理衬底以去除未消耗的掺杂层124，如图1O所示。常规地，含镧材料可以通过蚀刻工艺去除。任选地，可以通过包括如操作260中所述的处理工艺和操作265中所描述的清洁工艺的两步工艺来去除掺杂层124。
在操作260中，可以通过酸性溶液，诸如碳酸(H2CO3)，盐酸(HCl)，磷酸(H3PO4)，乙酸(CH3COOH)的溶液或其它合适的酸溶液来处理衬底。在一些实施例中，酸性溶液是通过将二氧化碳溶解在去离子水中形成的碳酸(H2CO3)溶液。在一个实施例中，二氧化碳去离子水可以具有约5.0至约7.0的PH值。在一个实施例中，酸性溶液可以是HCl的水溶液，HCl：水的比率在从约1：5至约1:25的范围内。在一个实施例中，酸性溶液是H3PO4的水溶液，其中H3PO4：水的比率在从约1：5至约1:25的范围内。在另一个实施例中，酸性溶液是CH3COOH的水溶液，其中，CH3COOH：水的比率在从约1：5至约1:25的范围内。
不受理论的束缚，用于在操作260中处理衬底的酸性溶液是相对温和/弱酸溶液，其可以软化镧残留物的表面。酸性溶液的处理防止在随后的清洁期间在衬底上形成镧残留物，如在操作265中。
可以使用旋转-冲洗干燥工具进行处理。在一个实施例中，可以通过将酸溶液分配在旋转的衬底上来执行处理。在一个实施例中，实施处理的持续时间可以在约10秒至约120秒的范围内，例如在约30秒至约90秒的范围内。在一个实施例中，处理可以进行约60秒。
处理可以在约20℃至约80℃范围内的温度下进行。在一个实施例中，处理在约23.5℃至约25℃范围内的温度下进行。
在操作265中，使用湿清洁工艺清洁器件100以去除掺杂层124的未消耗部分。在一个实施例中，操作265包括使用含卤素溶液(例如HF溶液)清洁器件100。在一个实施例中，HF溶液可以是浓度为0.097％的HF水溶液。在一个实施例中，通过将HF溶液分配在旋转衬底上方来执行清洁工艺。在一个实施例中，处理进行约40秒至约60秒的持续时间。
在一个实施例中，在操作260之后立即执行操作265。例如，在相同的旋转-冲洗干燥工具中顺序地执行操作260和265。
在一些实施例中，操作265中的清洁溶液是比操作260中的酸性溶液更强的酸性溶液。操作265中的更强酸性溶液可帮助从器件100去除软化的未消耗的掺杂层124。因此，利用对衬底表面的弱/温和以及强酸性处理的组合，未消耗的掺杂层124可以成功地从器件100去除而不会留下不需要的残余物，例如氟化镧(LaF3)。由于操作260中的处理，在操作265中的清洁工艺期间，通常不会在器件100上方形成不希望的残留物，诸如LaF3。
在操作270中，如图1P所示，在器件100上方形成功函金属层134。功函金属层134可以包括Ti、Ag、Al、TiSiN、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、任何合适的材料或它们的组合。功函数值与功函金属层134的材料组成相关联。选择功函金属层134的材料以调整功函数值，使得将在相应的区域中形成的器件中实现期望的阈值电压(Vt)。功函金属层134可以通过CVD，ALD和/或其他合适的工艺沉积，使得功函金属层134提供均匀的阈值电压(Vt)。在一个实施例中，功函金属层134是通过ALD工艺形成的TiSiN层。在一个实施例中，ALD工艺之后可以是退火工艺。在一个实施例中，ALD膜可以在约850℃的温度下退火。在一个实施例中，功函金属层134具有在从大约10到20埃的范围内的厚度，例如，功函金属层134可以具有大约13埃的厚度。功函金属层134的厚度可以通过在ALD沉积工艺期间改变工艺参数(例如沉积时间，前体脉冲的数量，脉冲频率，衬底温度，压力等)而改变和调整。
尽管在本公开中讨论的功函金属层134中仅示出了一层材料，但功函金属层134可以包括具有功函数的多个层的组合以增强器件性能。例如，功函金属层134可以包括衬垫层、润湿层、粘附层以及金属、金属合金或金属硅化物的导电层中的一个或多个。
尽管示出了相同的功函金属层被应用于p型FinFET结构102和n型FinFET结构104中，但是不同的功函金属层可以被应用于p型FinFET结构102和n型FinFET结构104。可以使用包括沉积，掩蔽，蚀刻，清洁，沉积，掩模，蚀刻和清洁的工艺来在p型FinFET结构102和n型FinFET结构104中形成不同的功函金属层。
具有掺杂镧的高k介电层的传统FinFET结构可以具有在掺杂镧的高k介电层和随后的层(诸如功函数层)之间的界面处的2.2×106计数-eV/s至3.6×106计数-eV/s范围内的镧浓度。在一些实施例中，利用根据本公开的操作260和265制造的p型FinFET结构102在掺杂镧的高k介电层122'和功函金属层134之间的界面处具有低于约1.9×106计数-eV/s范围内的镧浓度。
在操作275中，如图1Q所示，在功函金属层134上方形成覆盖层136。覆盖层136可以是被配置成在后续工艺中保护功函金属层134的牺牲层。在一个实施例中，覆盖层136可以是通过CVD形成的硅层。在一个实施例中，覆盖层136可以具有大约30埃的厚度。
在操作280中，可以在器件100上执行退火工艺以实现期望的功函数值。在一个实施例中，退火工艺可以在约900℃下进行。
在操作280中的退火工艺之后，可以去除覆盖层136用于进一步处理，例如栅电极的沉积。在一个实施例中，可以通过干蚀刻工艺去除覆盖层136。
在操作285中，通过如图1R所示的蚀刻工艺去除覆盖层136。例如，可以使用蚀刻气体的等离子体去除覆盖层136。在一个实施例中，蚀刻气体可以包括三氟化氮(NF3)和氢气(H2)。
不受理论的限制，退火工艺可以使掺杂在高k介电层122'中的一些镧扩散穿过功函金属层134。本公开的实施例可以包括去除含有镧的任何残留物的清洁工艺。如下面的操作290和295所述，该工艺可包括用酸性溶液处理，接着进行湿清洁工艺。
操作290类似于上述操作260。在操作290中，可以通过酸性溶液，诸如二氧化碳(CO2)，盐酸(HCl)，磷酸(H3PO4)，乙酸(CH3COOH)的水溶液或其它合适的酸溶液来处理功函金属层134的表面。在一个实施例中，酸性溶液是去离子水中的二氧化碳的溶液。在一个实施例中，二氧化碳和离子水的混合物可以具有在约5.0至约7.0的范围内的PH值。在一个实施例中，酸性溶液可以是HCl的水溶液，HCl与水的比率在从约1：5至约1:25的范围内。在一个实施例中，酸性溶液是H3PO4的水溶液，其中H3PO4与水的比率在从约1：5至约1:25的范围内。在另一个实施例中，酸性溶液是CH3COOH的水溶液，其中，CH3COOH与水的比率在从约1：5至约1:25的范围内。
可以使用旋转-冲洗干燥工具进行处理。在一个实施例中，可以通过将酸溶液分配在旋转的衬底上来执行处理。在一个实施例中，实施处理的持续时间可以在约10秒至约120秒的范围内，例如在约30秒至约90秒的范围内。在一个实施例中，处理可以进行约60秒。
处理可以在约20℃至约80℃范围内的温度下进行。在一个实施例中，处理在约23.5℃至约25℃范围内的温度下进行。
在操作295中，使用湿清洁工艺清洁功函金属层134的表面。湿清洁工艺配置为去除任何镧残余物，诸如从掺杂镧的高k介电层122'扩散穿过功函金属层134的镧。一个实施例中，操作295包括使用含卤素溶液(例如HF溶液)清洁功函金属层134。在一个实施例中，HF溶液可以是浓度为0.097％的HF水溶液。在一个实施例中，通过将HF溶液分配在旋转衬底上方来执行清洁工艺。在一个实施例中，处理进行约40秒至约60秒的持续时间。
在在一个实施例中，在操作290之后立即执行操作295。例如，在相同的旋转-冲洗干燥工具中顺序地执行操作290和295。
在一些实施例中，操作295中的清洁溶液是比操作290中的酸性溶液更强的酸性溶液。操作295中的更强酸性溶液可帮助从器件100去除软化的镧。因此，利用对衬底表面的弱/温和以及强酸性处理的组合，可以通过清洁溶液清洁功函金属层134，而不会留下任何不希望的残留物，诸如LaF3。
在操作299中，可以用导电材料138填充沟槽120a-d，以在其中形成栅电极，如图1S所示。导电材料138可以通过CVD，ALD，PVD，金属有机化学气相沉积(MOCVD)，电镀和/或其他合适的工艺形成。导电材料可以包括钨(W)，铜(Cu)，铝(Al)或其组合。如图1T所示，在形成导电材料138之后，执行诸如CMP工艺的平坦化工艺以将导电材料138的顶面形成为与层间介电层116的顶面共面，如图1T所示。
传统的FinFET结构具有形成在功函金属层上方的栅电极层，并且掺杂镧的高k介电层可以具有位于功函金属层和栅电极层之间的界面处的约3.6×106计数-eV/s的镧浓度。在一些实施例中，利用根据本公开的操作290和295制造的p型FinFET结构102在功函金属层134和导电材料138之间的界面处具有低于约1.9×106计数-eV/s的镧浓度。
图3是根据本公开的实施例的用于执行清洁工艺的清洁工具300的示意性截面图。清洁工具300可用于执行方法200中的操作260/265和操作290/295。
清洁工具300可以是旋转-冲洗-干燥工具。清洁工具300可以包括用于在操作期间保持和旋转衬底304的衬底支架302。分配臂306可以用于朝向衬底304的前表面分配流体。分配臂306可以包括液体分配器308和气体喷嘴310。液体分配器308可以用于在操作260/265，290/295期间分配酸性溶液和在冲洗期间分配DI水。气体喷嘴310可以分配空气或氮气或惰性气体来干燥衬底304。清洁工具300还可以包括用于向衬底304的背侧分配溶液，水或气体的背部分配臂312。
图4包括根据本公开的一些实施例的用于清洁含镧衬底的方法400的流程图。方法400可以用于执行方法200中的操作260/265和操作290/295。可以使用清洁工具300来执行方法400。
在操作410中，衬底可以固定到清洁工具，诸如清洁工具300。衬底可以具有含镧的表面。例如，衬底的表面可以具有用于将镧掺杂到下面的层的未消耗的含镧层。可选地，含镧表面可以在工艺过程中由镧从衬底中的含镧层扩散到表面下方而产生。
在操作420中，当衬底旋转时，酸性溶液被分配到衬底的含镧表面。酸性溶液如方法200的操作260或操作290中所述。在一个实施例中，在分配酸性溶液的同时，衬底可以以约800rpm的速度旋转。酸性溶液可以是二氧化碳(CO2)，氯化氢(HCl)，磷酸(H3PO4)，乙酸(CH3COOH)或其他合适的酸溶液的水溶液。在一个实施例中，酸性溶液可具有约5.0至约7.0的PH值。在一个实施例中，实施处理的持续时间可以在约10秒至约120秒的范围内，例如在约30秒至约90秒的范围内。在一个实施例中，处理可以进行约60秒。处理可以在约20℃至约80℃范围内的温度下进行。在一个实施例中，处理在约23.5℃至约25℃范围内的温度下进行。
在操作430中，当旋转衬底时，湿清洁溶液(诸如HF溶液)被分配到衬底的含镧表面。湿清洁溶液如方法200的操作265中所述。在一个实施例中，HF溶液可以是浓度为0.097％的HF水溶液。在一个实施例中，通过将HF溶液分配在旋转衬底上方来执行清洁工艺。湿蚀刻工艺可以在约20℃至约80℃的温度下进行。在一个实施例中，实施处理的持续时间在约40秒至约60秒的范围内，在一个实施例中，在操作430中，衬底可以以大约800rpm的速度旋转。操作430可以在操作420之后立即执行，同时衬底固定到相同的清洁工具并且被相同的清洁工具旋转。
在操作440中，使用冲洗介质冲洗衬底。当衬底旋转时，冲洗介质可以喷射到衬底上。冲洗介质可以是DI水，纯DI水或带有二氧化碳的DI水。冲洗操作可以在约20℃至约80℃范围内的温度下进行。
在操作450中，通过以例如约1200rpm的快速旋转对衬底进行干燥。在一个实施例中，干燥气体可在衬底旋转时朝向衬底分配。干燥气体可以是氮气。可选地，干燥可以是干燥剂，诸如异丙醇(IPA)。
尽管以上描述了用于在栅极堆叠件形成期间使用的清洁含镧衬底的方法，但是本公开的实施例可以用于其中含镧衬底需要通过含卤素溶液来清洁(诸如HF溶液)的任何合适的工艺。在一个实施例中，清洁衬底的方法可用于清洁包括含氧化镧的硬掩模层的衬底。
本公开的实施例的一些优点包括使得掺杂镧的高k介电层位于FinFET器件的栅极堆叠件中，而不会产生由不希望的镧残余物(例如LaF3)引起的缺陷。在高k介电层中掺杂镧调节了栅极堆叠件的有效功函数，从而提高了器件性能。此外，根据本公开的实施例的清洁工艺可以使用用于现有清洁工艺的相同工具来执行，因此在不增加拥有成本的情况下提高产品质量。
本公开的一个实施例提供了一种方法，包括用酸性溶液处理含镧表面，并用含卤素清洁剂清洁处理过的含镧表面。
本公开的另一实施例提供了一种方法，包括：在高k介电层上方形成掺杂层；使用掺杂层并且使用退火工艺掺杂高k介电层；用酸性溶液处理未消耗的掺杂层；并用含有卤素的清洁剂除去未消耗的掺杂层。
本公开的另一实施例提供了一种包括场效应晶体管的半导体器件，场效应晶体管包括栅极堆叠件，其中栅极堆叠件包括掺杂镧的高k介电层，功函数层，位于掺杂镧的高k介电层上方，以及栅电极位于功函数层上方。掺杂镧的高k介电层和功函数层之间的界面处以及功函数层和栅电极之间的界面处具有小于1.9×10 6计数-eV/s的镧浓度。
本公开的又一个实施例提供了一种方法，包括在衬底上方形成高k介电层，在高k介电层上方形成含镧层，将镧从含镧层掺杂到高k介电层内，用酸性溶液处理衬底，并用含有卤素的清洁剂清洁衬底。
根据本发明的一些实施例，提供了一种形成半导体器件的方法，包括：在高k介电层上方形成掺杂层；使用所述掺杂层和使用退火工艺来掺杂所述高k介电层；用酸性溶液处理未消耗的掺杂层；以及用含有卤素的清洁剂去除所述未消耗的掺杂层。
在上述方法中，所述酸性溶液包含溶于去离子水中的CO2的溶液。
在上述方法中，所述酸性溶液是包含HCl、H3PO4、CH3COOH、H2CO3、或其组合中的至少一种的溶液。
在上述方法中，在20℃至80℃范围内的温度下实施处理所述未消耗的掺杂层。
在上述方法中，所述酸性溶液是CH3COOH的水溶液，其中，CH3COOH：水的比率在从1：5至1:25的范围内。
在上述方法中，所述酸性溶液为HCl的水溶液，HCl：水的比率在从1：5至1:25的范围内或所述酸性溶液为H3PO4的水溶液，H3PO4：水的比率在从1：5至1:25的范围内。
在上述方法中，还包括在800摄氏度至850摄氏度范围内的温度下对所述高k介电层和所述掺杂层进行退火。
在上述方法中，所述掺杂层是用于利用镧掺杂所述高k介电层的含镧层。
根据本发明的另一些实施例，还提供了一种半导体器件，包括：场效应晶体管，包括栅极堆叠件，其中，所述栅极堆叠件包括：掺杂镧的高k介电层；功函数层，位于所述掺杂镧的高k介电层上方；和栅电极，位于所述功函数层上方。
在上述半导体器件中，所述掺杂镧的高k介电层包括掺杂有镧的HfO2、HfZrO、HfSiO、LaSiO、HfTaO、HfTiO、TiO、和Ta2O5中的至少一种。
在上述半导体器件中，所述掺杂镧的高k介电层具有15埃至30埃范围内的厚度。
在上述半导体器件中，所述场效应晶体管是p型FinFET结构。
在上述半导体器件中，所述掺杂镧的高k介电层和所述功函数层之间的界面处以及所述功函数层和所述栅电极之间的界面处具有小于1.9×106计数-eV/s的镧浓度。
根据本发明的另一些实施例，还提供了一种形成半导体器件的方法，包括：在衬底上方形成高k介电层；在所述高k介电层上方形成含镧层；将所述含镧层中的镧掺杂至所述高k介电层内；用酸性溶液处理所述衬底；以及用含有卤素的清洁剂清洁所述衬底。
在上述方法中，用酸性溶液处理所述衬底并用所述清洁剂清洁所述衬底，从所述衬底去除了所述含镧层的未消耗部分。
在上述方法中，将镧掺杂到所述高k介电层中包括：在所述含镧层上方形成第一覆盖层；在第一覆盖层上方形成第二覆盖层；退火所述衬底以将镧掺杂至所述高k介电层内；和去除所述第一覆盖层和所述第二覆盖层以暴露所述含镧层的未消耗部分，其中，在去除第一覆盖层和所述第二覆盖层之后实施用酸性溶液处理所述衬底并用所述清洁剂清洁所述衬底，以从所述衬底去除所述含镧层的未消耗部分。
在上述方法中，还包括：在将镧掺杂到所述高k介电层内之后，在掺杂镧的高k介电层上方形成功函数层；以及退火所述功函数层，其中，用所述酸性溶液处理所述衬底并且用所述清洁剂清洁所述衬底去除了扩散到所述功函数层的表面的镧。
在上述方法中，还包括：在退火之前，在所述功函数层上方形成覆盖层；和退火之后，去除所述覆盖层，其中，在去除所述覆盖层之后，实施用所述酸性溶液处理所述衬底并用所述清洁剂清洁所述衬底，以去除扩散到所述功函数层的表面的镧。
在上述方法中，所述酸性溶液包含溶于去离子水中的二氧化碳的溶液，并且所述酸性溶液具有5.0至7.0范围内的PH值。
在上述方法中，所述酸性溶液是选自由以下组成的组中的水溶液：HCl的水溶液，HCl：水的比率在从1：5至1:25的范围内；H3PO4的水溶液，H3PO4：水的比率在从1：5至1:25的范围内；以及CH3COOH的水溶液，CH3COOH：水的比率在从1：5至1:25的范围内。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种形成半导体器件的方法，包括：
在鳍结构的沟道区上方形成高k介电层；
在所述高k介电层上方形成掺杂层；
使用所述掺杂层和使用退火工艺来掺杂所述高k介电层，所述掺杂层的剩余部分形成未消耗的掺杂层；
在处理工艺中用酸性溶液处理未消耗的掺杂层；以及
在所述处理工艺之后，在清洁工艺中用含有卤素的清洁剂去除所述未消耗的掺杂层，
其中，在所述沟道区上方的掺杂的所述高k介电层上的功函数层和栅电极层，是在通过所述处理工艺和所述清洁工艺去除所述未消耗的掺杂层之后形成的。
2.根据权利要求1所述的方法，其中，所述酸性溶液包含溶于去离子水中的CO2的溶液。
3.根据权利要求1所述的方法，其中，所述酸性溶液是包含HCl、H3PO4、CH3COOH、H2CO3、或其组合中的至少一种的溶液。
4.根据权利要求3所述的方法，其中，在20℃至80℃范围内的温度下实施处理所述未消耗的掺杂层。
5.根据权利要求1所述的方法，其中，所述酸性溶液是CH3COOH的水溶液，其中，CH3COOH：水的比率在从1：5至1:25的范围内。
6.根据权利要求5所述的方法，其中，所述酸性溶液为HCl的水溶液，HCl：水的比率在从1：5至1:25的范围内或所述酸性溶液为H3PO4的水溶液，H3PO4：水的比率在从1：5至1:25的范围内。
7.根据权利要求1所述的方法，还包括在800摄氏度至850摄氏度范围内的温度下对所述高k介电层和所述掺杂层进行退火。
8.根据权利要求1所述的方法，其中，所述掺杂层是用于利用镧掺杂所述高k介电层的含镧层。
9.一种半导体器件，包括：
场效应晶体管，包括栅极堆叠件，其中，所述栅极堆叠件包括：
掺杂镧的高k介电层；
功函数层，位于所述掺杂镧的高k介电层上方，所述掺杂镧的高k介电层和所述功函数层之间的界面处具有小于1.9×106计数-eV/s的镧浓度；和
栅电极，位于所述功函数层上方。
10.根据权利要求9所述的半导体器件，其中，所述掺杂镧的高k介电层包括掺杂有镧的HfO2、HfZrO、HfSiO、LaSiO、HfTaO、HfTiO、TiO、和Ta2O5中的至少一种。
11.根据权利要求9所述的半导体器件，其中，所述掺杂镧的高k介电层具有15埃至30埃范围内的厚度。
12.根据权利要求11所述的半导体器件，其中，所述场效应晶体管是p型FinFET结构。
13.根据权利要求9所述的半导体器件，其中，所述功函数层和所述栅电极之间的界面处具有小于1.9×10 6计数-eV/s的镧浓度。
14.一种形成半导体器件的方法，包括：
在衬底上方形成高k介电层；
在所述高k介电层上方形成含镧层；
将所述含镧层中的镧掺杂至所述高k介电层内以形成镧掺杂的高k介电层；
用酸性溶液处理过量的含镧材料以形成处理的含镧材料，所述酸性溶液软化含镧材料的表面；以及
在处理所述过量的含镧材料之后，用含有卤素的清洁剂清洁所述衬底，所述清洁去除所述软化的含镧材料而不会留下镧残余物。
15.根据权利要求14所述的方法，其中，用酸性溶液处理所述衬底并用所述清洁剂清洁所述衬底，从所述衬底去除了所述含镧层的未消耗部分。
16.根据权利要求15所述的方法，其中，将镧掺杂到所述高k介电层中包括：
在所述含镧层上方形成第一覆盖层；
在第一覆盖层上方形成第二覆盖层；
退火所述衬底以将镧掺杂至所述高k介电层内；和
去除所述第一覆盖层和所述第二覆盖层以暴露所述含镧层的未消耗部分，
其中，在去除第一覆盖层和所述第二覆盖层之后实施用酸性溶液处理所述衬底并用所述清洁剂清洁所述衬底，以从所述衬底去除所述含镧层的未消耗部分。
17.根据权利要求14所述的方法，还包括：
在将镧掺杂到所述高k介电层内之后，在掺杂镧的高k介电层上方形成功函数层；以及
退火所述功函数层，
其中，用所述酸性溶液处理所述衬底并且用所述清洁剂清洁所述衬底去除了扩散到所述功函数层的表面的镧。
18.根据权利要求17所述的方法，还包括：
在退火之前，在所述功函数层上方形成覆盖层；和
退火之后，去除所述覆盖层，
其中，在去除所述覆盖层之后，实施用所述酸性溶液处理所述衬底并用所述清洁剂清洁所述衬底，以去除扩散到所述功函数层的表面的镧。
19.根据权利要求14所述的方法，所述酸性溶液包含溶于去离子水中的二氧化碳的溶液，并且所述酸性溶液具有5.0至7.0范围内的PH值。
20.根据权利要求14所述的方法，其中，所述酸性溶液是选自由以下组成的组中的水溶液：
HCl的水溶液，HCl：水的比率在从1：5至1:25的范围内；
H3PO4的水溶液，H3PO4：水的比率在从1：5至1:25的范围内；以及
CH3COOH的水溶液，CH3COOH：水的比率在从1：5至1:25的范围内。
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11114347B2 (en) * 2017-06-30 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Self-protective layer formed on high-k dielectric layers with different materials
US10825914B2 (en) * 2017-11-13 2020-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Manufacturing method of semiconductor device
CN109906511B (zh) * 2019-01-31 2020-09-25 长江存储科技有限责任公司 用于形成没有由凹陷引起的导体残留物的三维存储设备的方法
KR20200124114A (ko) * 2019-04-23 2020-11-02 삼성전자주식회사 게이트 패턴을 포함하는 반도체 소자 및 그 제조 방법
US11355615B2 (en) * 2020-01-17 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET having fluorine-doped gate sidewall spacers
US11664279B2 (en) * 2020-02-19 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Multiple threshold voltage implementation through lanthanum incorporation
CN111540670B (zh) * 2020-05-11 2023-10-24 粤芯半导体技术股份有限公司 晶圆的湿法清洗方法及半导体器件的制造方法
US11476268B2 (en) 2020-05-29 2022-10-18 Micron Technology, Inc. Methods of forming electronic devices using materials removable at different temperatures
US11411118B2 (en) * 2020-09-10 2022-08-09 Micron Technology, Inc. Integrated assemblies
US11830736B2 (en) * 2021-02-18 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-layer photo etching mask including organic and inorganic materials

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101266978A (zh) * 2007-03-13 2008-09-17 国际商业机器公司 Cmos结构及其制造方法
CN101355099A (zh) * 2008-09-24 2009-01-28 南京大学 高介电系数栅电介质材料硅酸镧薄膜和制备方法及其应用
CN102034713A (zh) * 2009-10-01 2011-04-27 瑞萨电子株式会社 半导体器件的制造方法
CN102484053A (zh) * 2009-06-30 2012-05-30 格罗方德半导体公司 均匀高k金属闸极堆栈藉由在闸极图案化之前扩散金属成分调整精密晶体管的临限电压
CN103545183A (zh) * 2012-07-12 2014-01-29 中芯国际集成电路制造(上海)有限公司 Cmos器件及其制作方法
CN106601735A (zh) * 2015-10-15 2017-04-26 台湾积体电路制造股份有限公司 鳍式场效应晶体管结构及其制造方法
CN106711220A (zh) * 2015-11-16 2017-05-24 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其制造方法
CN106816470A (zh) * 2015-11-30 2017-06-09 台湾积体电路制造股份有限公司 具有栅极堆叠件的半导体器件结构的结构和形成方法
CN106847695A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060121742A1 (en) * 2004-12-07 2006-06-08 Intel Corporation Method for making a semiconductor device having a high-k gate dielectric
US7432567B2 (en) * 2005-12-28 2008-10-07 International Business Machines Corporation Metal gate CMOS with at least a single gate metal and dual gate dielectrics
US7521369B2 (en) * 2006-10-23 2009-04-21 Interuniversitair Microelektronica Centrum (Imec) Selective removal of rare earth based high-k materials in a semiconductor device
JP2010129926A (ja) * 2008-11-28 2010-06-10 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP5127694B2 (ja) * 2008-12-26 2013-01-23 パナソニック株式会社 半導体装置及びその製造方法
JP5235784B2 (ja) * 2009-05-25 2013-07-10 パナソニック株式会社 半導体装置
US8119473B2 (en) * 2009-12-31 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature anneal for aluminum surface protection
JP5449026B2 (ja) * 2010-05-24 2014-03-19 パナソニック株式会社 半導体装置及びその製造方法
JP5661445B2 (ja) * 2010-12-14 2015-01-28 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその製造方法
US9368603B2 (en) * 2011-09-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for high-k metal gate device
CN103177966B (zh) * 2011-12-22 2017-09-22 中芯国际集成电路制造(上海)有限公司 晶体管及其制作方法
US8987126B2 (en) * 2012-05-09 2015-03-24 GlobalFoundries, Inc. Integrated circuit and method for fabricating the same having a replacement gate structure
US9012319B1 (en) * 2013-11-01 2015-04-21 Globalfoundries Inc. Methods of forming gate structures with multiple work functions and the resulting products
US9461144B2 (en) * 2014-06-13 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Method for semiconductor device fabrication
US9330938B2 (en) 2014-07-24 2016-05-03 International Business Machines Corporation Method of patterning dopant films in high-k dielectrics in a soft mask integration scheme
CN106158932B (zh) * 2014-09-26 2019-06-14 台湾积体电路制造股份有限公司 具有TaAlCN层的金属栅极堆叠件
US9859279B2 (en) * 2015-08-17 2018-01-02 International Business Machines Corporation High-k gate dielectric and metal gate conductor stack for fin-type field effect transistors formed on type III-V semiconductor material and silicon germanium semiconductor material

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101266978A (zh) * 2007-03-13 2008-09-17 国际商业机器公司 Cmos结构及其制造方法
CN101355099A (zh) * 2008-09-24 2009-01-28 南京大学 高介电系数栅电介质材料硅酸镧薄膜和制备方法及其应用
CN102484053A (zh) * 2009-06-30 2012-05-30 格罗方德半导体公司 均匀高k金属闸极堆栈藉由在闸极图案化之前扩散金属成分调整精密晶体管的临限电压
CN102034713A (zh) * 2009-10-01 2011-04-27 瑞萨电子株式会社 半导体器件的制造方法
CN103545183A (zh) * 2012-07-12 2014-01-29 中芯国际集成电路制造(上海)有限公司 Cmos器件及其制作方法
CN106601735A (zh) * 2015-10-15 2017-04-26 台湾积体电路制造股份有限公司 鳍式场效应晶体管结构及其制造方法
CN106711220A (zh) * 2015-11-16 2017-05-24 台湾积体电路制造股份有限公司 鳍式场效应晶体管及其制造方法
CN106816470A (zh) * 2015-11-30 2017-06-09 台湾积体电路制造股份有限公司 具有栅极堆叠件的半导体器件结构的结构和形成方法
CN106847695A (zh) * 2015-12-07 2017-06-13 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法

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US10720516B2 (en) 2020-07-21
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