CN109213262A - 偏移补偿电路 - Google Patents

Abstract

一种偏移补偿电路，包括：共模产生器、共模比较器、共模侦测器以及偏移调整电路。共模产生器根据第一输入电压和第二输入电压来产生共模电压。共模比较器根据共模电压来产生第一比较电压和第二比较电压。共模侦测器根据第一比较电压、第二比较电压、第一数据电压以及第二数据电压来产生第一控制电压、第二控制电压、第三控制电压以及第四控制电压。偏移调整电路根据第一数据电压、第二数据电压、第一控制电压、第二控制电压、第三控制电压以及第四控制电压来产生第一输出电压和第二输出电压。本发明可补偿通信系统的信号对内延迟差等。

Description

偏移补偿电路

技术领域

本发明关于一种偏移补偿电路(Skew Compensation Circuit)，特别关于一种可降低信号对内延迟差(Intra-Pair Skew)的偏移补偿电路。

背景技术

对于高速通信系统而言，印刷电路板(Printed Circuit Board，PCB)的设计是至关重要的。当差分信号(Differential Signal)经由印刷电路板进行传送时，印刷电路板上的正走线(Positive Trace)和负走线(Negative Trace)之间的长度差(LengthDifference)会引起信号对内延迟差(Intra-Pair Skew)，而信号对内延迟差将导致电磁扰动(Electromagnetic Disturbance，EMI)和过小的眼图(Eye Diagram)，从而降低电路的性能。因此，有必要提出一种全新的解决方案，以克服现有技术所面临的问题。

发明内容

在较佳实施例中，本发明提供一种偏移补偿电路，适用于一发射器，该发射器根据一第一数据电压和一第二数据电压来产生一对发射器输出信号，而该偏移补偿电路包括：一共模产生器，接收一第一输入电压和一第二输入电压，其中该第一输入电压和该第二输入电压由该发射器的该对发射器输出信号所产生，而该共模产生器根据该第一输入电压和该第二输入电压来产生一共模电压；一共模比较器，通过比较该共模电压与一第一参考电压和一第二参考电压来分别产生一第一比较电压和一第二比较电压；一共模侦测器，根据该第一比较电压、该第二比较电压、该第一数据电压以及该第二数据电压来产生一第一控制电压、一第二控制电压、一第三控制电压以及一第四控制电压；以及一偏移调整电路，通过将该第一数据电压延迟一第一可调延迟时间来产生一第一输出电压，并通过将该第二数据电压延迟一第二可调延迟时间来产生一第二输出电压，其中该第一可调延迟时间由该第一控制电压和该第二控制电压所决定，该第二可调延迟时间由该第三控制电压和该第四控制电压所决定，而该第一输出电压和该第二输出电压用于控制该发射器以产生该对发射器输出信号。

在一些实施例中，该第一输入电压和该第二输入电压在该发射器的多个输出节点处分别通过一印刷电路板上的一第一走线和一第二走线而被接收，而该第一输出电压和该第二输出电压输出至该发射器的多个输入节点。

在一些实施例中，该共模产生器包括：一第一电阻器，耦接于一第一远节点和一共模节点之间，其中该第一远节点用于接收该第一输入电压，而该共模节点用于输出该共模电压；以及一第二电阻器，耦接于该共模节点和一第二远节点之间，其中该第二远节点用于接收该第二输入电压。

在一些实施例中，该共模比较器包括：一第三电阻器，耦接于一供应电压和一第一节点之间；一第四电阻器，耦接于该第一节点和一第二节点之间；一第五电阻器，耦接于该第二节点和一第三节点之间；一第六电阻器，耦接于该第三节点和一接地电压之间；一第一比较器，具有一正输入端、一负输入端以及一输出端，其中该第一比较器的该正输入端用于接收该共模电压，该第一比较器的该负输入端耦接至该第一节点，而该第一比较器的该输出端用于输出该第一比较电压；以及一第二比较器，具有一正输入端、一负输入端以及一输出端，其中该第二比较器的该负输入端用于接收该共模电压，该第二比较器的该正输入端耦接至该第三节点，而该第二比较器的该输出端用于输出该第二比较电压。

在一些实施例中，该共模比较器还包括：一运算放大器，具有一正输入端、一负输入端以及一输出端，其中该运算放大器的该正输入端耦接至该第二节点，而该运算放大器的该输出端反馈至该运算放大器的该负输入端。

在一些实施例中，该共模侦测器根据该第一比较电压和该第一数据电压来产生该第一控制电压，该共模侦测器根据该第二比较电压和该第二数据电压来产生该第二控制电压，该共模侦测器根据该第一比较电压和该第二数据电压来产生该第三控制电压，而该共模侦测器根据该第二比较电压和该第一数据电压来产生该第四控制电压。

在一些实施例中，该共模侦测器包括一第一电路，其包括：一第一与门，具有一第一输入端、一第二输入端以及一输出端，其中该第一与门的该第一输入端用于接收该第一数据电压，该第一与门的该第二输入端用于接收该第一比较电压，而该第一与门的该输出端用于输出一第一调整电压；一第一反相器，具有一输入端和一输出端，其中该第一反相器的该输入端用于接收该第一调整电压，而该第一反相器的该输出端用于输出一反相第一调整电压；一第一切换器，耦接于一供应电压和一第四节点之间，其中该第一切换器根据该第一调整电压来选择性地导通或断开；一第二切换器，耦接于该第四节点和一接地电压之间，其中该第二切换器根据该反相第一调整电压来选择性地导通或断开；一第一N型晶体管，具有一控制端、一第一端以及一第二端，其中该第一N型晶体管的该控制端耦接至该第四节点，该第一N型晶体管的该第一端耦接至该接地电压，而该第一N型晶体管的该第二端耦接至一第五节点；一第一P型晶体管，具有一控制端、一第一端以及一第二端，其中该第一P型晶体管的该控制端耦接至该第五节点，该第一P型晶体管的该第一端耦接至该供应电压，而该第一P型晶体管的该第二端耦接至该第五节点；一第二P型晶体管，具有一控制端、一第一端以及一第二端，其中该第二P型晶体管的该控制端耦接至该第五节点，该第二P型晶体管的该第一端耦接至该供应电压，该第二P型晶体管的该第二端耦接至一第一控制节点，而该第一控制节点用于输出该第一控制电压；以及一第一电容器，耦接于该第一控制节点和该接地电压之间。

在一些实施例中，该共模侦测器包括一第二电路，其包括：一第二与门，具有一第一输入端、一第二输入端以及一输出端，其中该第二与门的该第一输入端用于接收该第二数据电压，该第二与门的该第二输入端用于接收该第二比较电压，而该第二与门的该输出端用于输出一第二调整电压；一第二反相器，具有一输入端和一输出端，其中该第二反相器的该输入端用于接收该第二调整电压，而该第二反相器的该输出端用于输出一反相第二调整电压；一第三切换器，耦接于一第六节点和一接地电压之间，其中该第三切换器根据该第二调整电压来选择性地导通或断开；一第四切换器，耦接于一供应电压和该第六节点之间，其中该第四切换器根据该反相第二调整电压来选择性地导通或断开；一第三P型晶体管，具有一控制端、一第一端以及一第二端，其中该第三P型晶体管的该控制端耦接至该第六节点，该第三P型晶体管的该第一端耦接至该供应电压，而该第三P型晶体管的该第二端耦接至一第七节点；一第二N型晶体管，具有一控制端、一第一端以及一第二端，其中该第二N型晶体管的该控制端耦接至该第七节点，该第二N型晶体管的该第一端耦接至该接地电压，而该第二N型晶体管的该第二端耦接至该第七节点；一第三N型晶体管，具有一控制端、一第一端以及一第二端，其中该第三N型晶体管的该控制端耦接至该第七节点，该第三N型晶体管的该第一端耦接至该接地电压，该第三N型晶体管的该第二端耦接至一第二控制节点，而该第二控制节点用于输出该第二控制电压；以及一第二电容器，耦接于该第二控制节点和该接地电压之间。

在一些实施例中，该共模侦测器包括一第三电路，其包括：一第三与门，具有一第一输入端、一第二输入端以及一输出端，其中该第三与门的该第一输入端用于接收该第二数据电压，该第三与门的该第二输入端用于接收该第一比较电压，而该第三与门的该输出端用于输出一第三调整电压；一第三反相器，具有一输入端和一输出端，其中该第三反相器的该输入端用于接收该第三调整电压，而该第三反相器的该输出端用于输出一反相第三调整电压；一第五切换器，耦接于一供应电压和一第八节点之间，其中该第五切换器根据该第三调整电压来选择性地导通或断开；一第六切换器，耦接于该第八节点和一接地电压之间，其中该第六切换器根据该反相第三调整电压来选择性地导通或断开；一第四N型晶体管，具有一控制端、一第一端以及一第二端，其中该第四N型晶体管的该控制端耦接至该第八节点，该第四N型晶体管的该第一端耦接至该接地电压，而该第四N型晶体管的该第二端耦接至一第九节点；一第四P型晶体管，具有一控制端、一第一端以及一第二端，其中该第四P型晶体管的该控制端耦接至该第九节点，该第四P型晶体管的该第一端耦接至该供应电压，而该第四P型晶体管的该第二端耦接至该第九节点；一第五P型晶体管，具有一控制端、一第一端以及一第二端，其中该第五P型晶体管的该控制端耦接至该第九节点，该第五P型晶体管的该第一端耦接至该供应电压，该第五P型晶体管的该第二端耦接至一第三控制节点，而该第三控制节点用于输出该第三控制电压；以及一第三电容器，耦接于该第三控制节点和该接地电压之间。

在一些实施例中，该共模侦测器包括一第四电路，其包括：一第四与门，具有一第一输入端、一第二输入端以及一输出端，其中该第四与门的该第一输入端用于接收该第一数据电压，该第四与门的该第二输入端用于接收该第二比较电压，而该第四与门的该输出端用于输出一第四调整电压；一第四反相器，具有一输入端和一输出端，其中该第四反相器的该输入端用于接收该第四调整电压，而该第四反相器的该输出端用于输出一反相第四调整电压；一第七切换器，耦接于一第十节点和一接地电压之间，其中该第七切换器根据该第四调整电压来选择性地导通或断开；一第八切换器，耦接于一供应电压和该第十节点之间，其中该第八切换器根据该反相第四调整电压来选择性地导通或断开；一第六P型晶体管，具有一控制端、一第一端以及一第二端，其中该第六P型晶体管的该控制端耦接至该第十节点，该第六P型晶体管的该第一端耦接至该供应电压，而该第六P型晶体管的该第二端耦接至一第十一节点；一第五N型晶体管，具有一控制端、一第一端以及一第二端，其中该第五N型晶体管的该控制端耦接至该第十一节点，该第五N型晶体管的该第一端耦接至该接地电压，而该第五N型晶体管的该第二端耦接至该第十一节点；一第六N型晶体管，具有一控制端、一第一端以及一第二端，其中该第六N型晶体管的该控制端耦接至该第十一节点，该第六N型晶体管的该第一端耦接至该接地电压，该第六N型晶体管的该第二端耦接至一第四控制节点，而该第四控制节点用于输出该第四控制电压；以及一第四电容器，耦接于该第四控制节点和该接地电压之间。

在一些实施例中，该偏移调整电路包括一第五电路，其包括：一第七P型晶体管，具有一控制端、一第一端以及一第二端，其中该第七P型晶体管的该控制端用于接收该第一控制电压，该第七P型晶体管的该第一端耦接至一供应电压，而该第七P型晶体管的该第二端耦接至一第十二节点；一第八P型晶体管，具有一控制端、一第一端以及一第二端，其中该第八P型晶体管的该控制端用于接收该第一数据电压，该第八P型晶体管的该第一端耦接至该第十二节点，而该第八P型晶体管的该第二端耦接至一第十三节点；一第七N型晶体管，具有一控制端、一第一端以及一第二端，其中该第七N型晶体管的该控制端用于接收该第一数据电压，该第七N型晶体管的该第一端耦接至一第十四节点，而该第七N型晶体管的该第二端耦接至该第十三节点；一第八N型晶体管，具有一控制端、一第一端以及一第二端，其中该第八N型晶体管的该控制端用于接收该第二控制电压，该第八N型晶体管的该第一端耦接至一接地电压，而该第八N型晶体管的该第二端耦接至该第十四节点；以及一第五反相器，具有一输入端和一输出端，其中该第五反相器的该输入端耦接至该第十三节点，而该第五反相器的该输出端用于输出该第一输出电压。

在一些实施例中，该偏移调整电路包括一第六电路，其包括：一第九P型晶体管，具有一控制端、一第一端以及一第二端，其中该第九P型晶体管的该控制端用于接收该第三控制电压，该第九P型晶体管的该第一端耦接至一供应电压，而该第九P型晶体管的该第二端耦接至一第十五节点；一第十P型晶体管，具有一控制端、一第一端以及一第二端，其中该第十P型晶体管的该控制端用于接收该第二数据电压，该第十P型晶体管的该第一端耦接至该第十五节点，而该第十P型晶体管的该第二端耦接至一第十六节点；一第九N型晶体管，具有一控制端、一第一端以及一第二端，其中该第九N型晶体管的该控制端用于接收该第二数据电压，该第九N型晶体管的该第一端耦接至一第十七节点，而该第九N型晶体管的该第二端耦接至该第十六节点；一第十N型晶体管，具有一控制端、一第一端以及一第二端，其中该第十N型晶体管的该控制端用于接收该第四控制电压，该第十N型晶体管的该第一端耦接至一接地电压，而该第十N型晶体管的该第二端耦接至该第十七节点；以及一第六反相器，具有一输入端和一输出端，其中该第六反相器的该输入端耦接至该第十六节点，而该第六反相器的该输出端用于输出该第二输出电压。

在一些实施例中，该发射器包括：一电流源，供应一第一电流，其中该第一电流由一供应电压处流往一第十八节点；一第十一P型晶体管，具有一控制端、一第一端以及一第二端，其中该第十一P型晶体管的该控制端耦接至一第二输入节点，该第十一P型晶体管的该第一端耦接至该第十八节点，该第十一P型晶体管的该第二端耦接至一第一输出节点，而该第二输入节点用于接收该第二输出电压；一第十二P型晶体管，具有一控制端、一第一端以及一第二端，其中该第十二P型晶体管的该控制端耦接至一第一输入节点，该第十二P型晶体管的该第一端耦接至该第十八节点，该第十二P型晶体管的该第二端耦接至一第二输出节点，而该第一输入节点用于接收该第一输出电压；一第十一N型晶体管，具有一控制端、一第一端以及一第二端，其中该第十一N型晶体管的该控制端耦接至该第二输入节点，该第十一N型晶体管的该第一端耦接至一第十九节点，该第十一N型晶体管的该第二端耦接至该第一输出节点；一第十二N型晶体管，具有一控制端、一第一端以及一第二端，其中该第十二N型晶体管的该控制端耦接至该第一输入节点，该第十二N型晶体管的该第一端耦接至该第十九节点，该第十二N型晶体管的该第二端耦接至该第二输出节点；一电流沉，汲取一第二电流，其中该第二电流从该第十九节点处流往一接地电压；一第七电阻器，耦接于该第一输出节点和一第二十节点之间；一第八电阻器，耦接于该第二输出节点和该第二十节点之间；其中该第一输出节点和该第二输出节点用于输出该对发射器输出信号。

本发明可补偿通信系统的信号对内延迟差等。

附图说明

图1是显示根据本发明一实施例所述的偏移补偿电路的示意图。

图2是显示根据本发明一实施例所述的共模产生器的示意图。

图3是显示根据本发明一实施例所述的共模比较器的示意图。

图4A是显示根据本发明一实施例所述的共模侦测器的第一电路的示意图。

图4B是显示根据本发明一实施例所述的共模侦测器的第二电路的示意图。

图4C是显示根据本发明一实施例所述的共模侦测器的第三电路的示意图。

图4D是显示根据本发明一实施例所述的共模侦测器的第四电路的示意图。

图5A是显示根据本发明一实施例所述的偏移调整电路的第五电路的示意图。

图5B是显示根据本发明一实施例所述的偏移调整电路的第六电路的示意图。

图6是显示根据本发明一实施例所述的使用偏移补偿电路的通信系统的示意图。

图7是显示根据本发明一实施例所述的偏移补偿电路的电压波形图。

其中，附图中符号的简单说明如下：

100：偏移补偿电路；110：共模产生器；120：共模比较器；130：共模侦测器；131：第一电路；132：第二电路；133：第三电路；134：第四电路；140：偏移调整电路；145：第五电路；146：第六电路；151：第一比较器；152：第二比较器；153：运算放大器；161～164：第一～第四与门；171～176：第一～第六反相器；181～188：第一～第八切换器；600：通信系统；610：发射器；611：电流源；612：电流沉；620：印刷电路板；621：第一走线；622：第二走线；631、632：传输线；640：接收器；701～704：第一～第四脉冲；C1～C4：第一～第四电容器；I1：第一电流；I2：第二电流；MP1～MP12：第一～第十二P型晶体管；MN1～MN12：第一～第十二N型晶体管；N1～N20：第一～第二十节点；NCM：共模节点；NF1：第一远节点；NF2：第二远节点；NIN1：第一输入节点；NIN2：第二输入节点；NOUT1：第一输出节点；NOUT2：第二输出节点；R1～R8：第一～第八电阻器；V1：第一参考电压；V2：电压；V3：第二参考电压；VC1～VC4：第一～第四控制电压；VCM：共模电压；VD1：第一数据电压；VD2：第二数据电压；VDD：供应电压；VIN1：第一输入电压；VIN2：第二输入电压；VM1：第一比较电压；VM2：第二比较电压；VOUT1：第一输出电压；VOUT2：第二输出电压；VSS：接地电压；VT1～VT4：第一～第四调整电压；VTB1～VTB4：反相第一～第四调整电压。

具体实施方式

为让本发明的目的、特征和优点能更明显易懂，下文特举出本发明的具体实施例，并配合所附图式，作详细说明如下。

在说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求书并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求书当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电性连接至该第二装置，或经由其它装置或连接手段而间接地电性连接至该第二装置。

图1是显示根据本发明一实施例所述的偏移补偿电路(Skew CompensationCircuit)100的示意图。偏移补偿电路100使用于一通信系统(Communication System)的一发射器(Transmitter)当中(未显示)。如图1所示，偏移补偿电路100包括一共模产生器(Common Mode Generator)110、一共模比较器(Common Mode Comparator)120、一共模侦测器(Common Mode Detector)130以及一偏移调整电路(Skew Adjustment Circuit)140。共模产生器110可由发射器处接收一第一输入电压VIN1和一第二输入电压VIN2，例如：可经由一印刷电路板(Printed Circuit Board，PCB)上的多条走线(Trace)来接收。接着，共模产生器110根据第一输入电压VIN1和第二输入电压VIN2来产生一共模电压VCM。共模比较器120根据共模电压VCM、一第一参考电压以及一第二参考电压来产生一第一比较电压VM1和一第二比较电压VM2。共模侦测器130根据第一比较电压VM1、第二比较电压VM2、一第一数据电压VD1以及一第二数据电压VD2来产生一第一控制电压VC1、一第二控制电压VC2、一第三控制电压VC3以及一第四控制电压VC4。例如，第一数据电压VD1和第二数据电压VD2可以是传统的差分数字信号(Differential Digital Signal)，用于驱动及控制发射器，其中第一数据电压VD1和第二数据电压VD2可以具有互补(Complementary)的逻辑电平。偏移调整电路140根据第一数据电压VD1、第二数据电压VD2、第一控制电压VC1、第二控制电压VC2、第三控制电压VC3以及第四控制电压VC4来产生一第一输出电压VOUT1和一第二输出电压VOUT2。第一输出电压VOUT1和第二输出电压VOUT2可耦合至发射器，并通过一负反馈机制(Negative Feedback Mechanism)来控制及驱动发射器，以补偿通信系统的信号对内延迟差(Intra-Pair Skew)。

以下实施例将介绍偏移补偿电路100的详细电路结构。必须注意的是，这些图式和叙述内容仅为举例，而非本发明的限制条件。

图2是显示根据本发明一实施例所述的共模产生器110的示意图。在图2的实施例中，共模产生器110包括一第一电阻器(Resistor)R1和一第二电阻器R2。第一电阻器R1耦接于一第一远节点NF1和一共模节点NCM之间。第二电阻器R2耦接于共模节点NCM和一第二远节点NF2之间。第一远节点NF1和第二远节点NF2远离发射器的输出端，亦即，第一远节点NF1和第二远节点NF2可通过印刷电路板走线来耦接至发射器的输出端。第一远节点NF1用于接收第一输入电压VIN1。第二远节点NF2用于接收第二输入电压VIN2。共模节点NCM用于输出共模电压VCM。例如，第二电阻器R2的电阻值(Resistance)可等同于第一电阻器R1的电阻值，使得共模电压VCM可为第一输入电压VIN1和第二输入电压VIN2两者的平均值(亦即：)。

图3是显示根据本发明一实施例所述的共模比较器120的示意图。在图3的实施例中，共模比较器120包括一第三电阻器R3、一第四电阻器R4、一第五电阻器R5、一第六电阻器R6、一第一比较器(Comparator)151、一第二比较器152以及一运算放大器(OperationalAmplifier，OP)153。第三电阻器R3耦接于一供应电压(Supply Voltage)VDD(例如：1.2V)和一第一节点N1之间。第四电阻器R4耦接于第一节点N1和一第二节点N2之间。第五电阻器R5耦接于第二节点N2和一第三节点N3之间。第六电阻器R6耦接于第三节点N3和一接地电压VSS(例如：0V)之间。第六电阻器R6的电阻值可等同于第三电阻器R3的电阻值，而第五电阻器R5的电阻值可等同于第四电阻器R4的电阻值。因此，第二节点N2处的一电压V2可为供应电压VDD和接地电压VSS两者的平均值(亦即：)，例如：0.6V。第一节点N1处的一第一参考电压V1可以略高于第二节点N2处的电压V2，例如：0.62V。第三节点N3处的一第二参考电压V3可以略低于第二节点N2处的电压V2，例如：0.58V。第一比较器151和第二比较器152可各自以一运算放大器来实施。第一比较器151具有一正输入端、一负输入端以及一输出端，其中第一比较器151的正输入端用于接收共模电压VCM，第一比较器151的负输入端耦接至第一节点N1以接收第一参考电压V1，而第一比较器151的输出端用于输出第一比较电压VM1。例如，若共模电压VCM高于第一参考电压V1，则第一比较电压VM1可为高逻辑电平(High Logic Level)；反之，若共模电压VCM低于第一参考电压V1，则第一比较电压VM1可为低逻辑电平(Low Logic Level)。第二比较器152具有一正输入端、一负输入端以及一输出端，其中第二比较器152的负输入端用于接收共模电压VCM，第二比较器152的正输入端耦接至第三节点N3以接收第二参考电压V3，而第二比较器152的输出端用于输出第二比较电压VM2。例如，若共模电压VCM高于第二参考电压V3，则第二比较电压VM2可为低逻辑电平；反之，若共模电压VCM低于第二参考电压V3，则第二比较电压VM2可为高逻辑电平。运算放大器153具有一正输入端、一负输入端以及一输出端，其中运算放大器153的正输入端耦接至第二节点N2，而运算放大器153的输出端反馈至其负输入端，以形成一单位增益缓冲器(UnityGain Buffer)。在另一些实施例中，运算放大器153亦可从共模比较器120中移除。

在一些实施例中，共模侦测器130包括一第一电路131、一第二电路132、一第三电路133以及一第四电路134，其结构细节将于图4A至4D中作说明。举例而言，下列每一P型晶体管(P-type Transistor)可以是一P型金属氧化物半导体场效晶体管(P-channel Metal-Oxide-Semiconductor Field-Effect Transistor， PMOS Transistor)，而下列每一N型晶体管(N-type Transistor)可以是一N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor，NMOS Transistor)。

图4A是显示根据本发明一实施例所述的共模侦测器130的第一电路131的示意图。在图4A的实施例中，第一电路131包括一第一与门(AND Gate)161、一第一反相器(Inverter)171、一第一切换器(Switch Element)181、一第二切换器182、一第一P型晶体管MP1、一第二P型晶体管MP2、一第一N型晶体管MN1以及一第一电容器(Capacitor)C1。第一与门161具有一第一输入端、一第二输入端以及一输出端，其中第一与门161的第一输入端用于接收第一数据电压VD1，第一与门161的第二输入端用于接收第一比较电压VM1，而第一与门161的输出端用于输出一第一调整电压VT1。第一反相器171具有一输入端和一输出端，其中第一反相器171的输入端用于接收第一调整电压VT1，而第一反相器171的输出端用于输出一反相第一调整电压VTB1。第一调整电压VT1和反相第一调整电压VTB1可以具有互补的逻辑电平。第一切换器181耦接于供应电压VDD和一第四节点N4之间。第一切换器181根据第一调整电压VT1来导通(Closed或Conducting)或断开(Opened或Not Conducting)。例如，若第一调整电压VT1为高逻辑电平，则第一切换器181可以导通；反之，若第一调整电压VT1为低逻辑电平，则第一切换器181可以断开。第二切换器182耦接于第四节点N4和接地电压VSS之间。第二切换器182根据反相第一调整电压VTB1来导通或断开。例如，若反相第一调整电压VTB1为高逻辑电平，则第二切换器182可以导通；反之，若反相第一调整电压VTB1为低逻辑电平，则第二切换器182可以断开。第一N型晶体管MN1具有一控制端、一第一端以及一第二端，其中第一N型晶体管MN1的控制端耦接至第四节点N4，第一N型晶体管MN1的第一端耦接至接地电压VSS，而第一N型晶体管MN1的第二端耦接至一第五节点N5。第一P型晶体管MP1具有一控制端、一第一端以及一第二端，其中第一P型晶体管MP1的控制端耦接至第五节点N5，第一P型晶体管MP1的第一端耦接至供应电压VDD，而第一P型晶体管MP1的第二端耦接至第五节点N5。第二P型晶体管MP2具有一控制端、一第一端以及一第二端，其中第二P型晶体管MP2的控制端耦接至第五节点N5，第二P型晶体管MP2的第一端耦接至供应电压VDD，而第二P型晶体管MP2的第二端耦接至一第一控制节点NC1。第一P型晶体管MP1和第二P型晶体管MP2可共同形成一第一电流镜(Current Mirror)。第一电容器C1耦接于第一控制节点NC1和接地电压VSS之间。第一控制节点NC1用于输出第一控制电压VC1。因此，当第一调整电压VT1为高逻辑电平时，第一控制电压VC1将由第一电流镜所拉升；而当第一调整电压VT1为低逻辑电平时，第一电流镜将被禁能(Disabled)，且第一控制电压VC1的电压电平将由第一电容器C1所维持住。

图4B是显示根据本发明一实施例所述的共模侦测器130的第二电路132的示意图。在图4B的实施例中，第二电路132包括一第二与门162、一第二反相器172、一第三切换器183、一第四切换器184、一第三P型晶体管MP3、一第二N型晶体管MN2、一第三N型晶体管MN3以及一第二电容器C2。第二与门162具有一第一输入端、一第二输入端以及一输出端，其中第二与门162的第一输入端用于接收第二数据电压VD2，第二与门162的第二输入端用于接收第二比较电压VM2，而第二与门162的输出端用于输出一第二调整电压VT2。第二反相器172具有一输入端和一输出端，其中第二反相器172的输入端用于接收第二调整电压VT2，而第二反相器172的输出端用于输出一反相第二调整电压VTB2。第二调整电压VT2和反相第二调整电压VTB2可以具有互补的逻辑电平。第三切换器183耦接于一第六节点N6和接地电压VSS之间。第三切换器183根据第二调整电压VT2来导通或断开。例如，若第二调整电压VT2为高逻辑电平，则第三切换器183可以导通；反之，若第二调整电压VT2为低逻辑电平，则第三切换器183可以断开。第四切换器184耦接于供应电压VDD和第六节点N6之间。第四切换器184根据反相第二调整电压VTB2来导通或断开。例如，若反相第二调整电压VTB2为高逻辑电平，则第四切换器184可以导通；反之，若反相第二调整电压VTB2为低逻辑电平，则第四切换器184可以断开。第三P型晶体管MP3具有一控制端、一第一端以及一第二端，其中第三P型晶体管MP3的控制端耦接至第六节点N6，第三P型晶体管MP3的第一端耦接至供应电压VDD，而第三P型晶体管MP3的第二端耦接至一第七节点N7。第二N型晶体管MN2具有一控制端、一第一端以及一第二端，其中第二N型晶体管MN2的控制端耦接至第七节点N7，第二N型晶体管MN2的第一端耦接至接地电压VSS，而第二N型晶体管MN2的第二端耦接至第七节点N7。第三N型晶体管MN3具有一控制端、一第一端以及一第二端，其中第三N型晶体管MN3的控制端耦接至第七节点N7，第三N型晶体管MN3的第一端耦接至接地电压VSS，而第三N型晶体管MN3的第二端耦接至一第二控制节点NC2。第二N型晶体管MN2和第三N型晶体管MN3可共同形成一第二电流镜。第二电容器C2耦接于第二控制节点NC2和接地电压VSS之间。第二控制节点NC2用于输出第二控制电压VC2。因此，当第二调整电压VT2为高逻辑电平时，第二控制电压VC2将由第二电流镜所拉降；而当第二调整电压VT2为低逻辑电平时，第二电流镜将被禁能，且第二控制电压VC2的电压电平将由第二电容器C2所维持住。

图4C是显示根据本发明一实施例所述的共模侦测器130的第三电路133的示意图。在图4C的实施例中，第三电路133包括一第三与门163、一第三反相器173、一第五切换器185、一第六切换器186、一第四P型晶体管MP4、一第五P型晶体管MP5、一第四N型晶体管MN4以及一第三电容器C3。第三与门163具有一第一输入端、一第二输入端以及一输出端，其中第三与门163的第一输入端用于接收第二数据电压VD2，第三与门163的第二输入端用于接收第一比较电压VM1，而第三与门163的输出端用于输出一第三调整电压VT3。第三反相器173具有一输入端和一输出端，其中第三反相器173的输入端用于接收第三调整电压VT3，而第三反相器173的输出端用于输出一反相第三调整电压VTB3。第三调整电压VT3和反相第三调整电压VTB3可以具有互补的逻辑电平。第五切换器185耦接于供应电压VDD和一第八节点N8之间。第五切换器185根据第三调整电压VT3来导通或断开。例如，若第三调整电压VT3为高逻辑电平，则第五切换器185可以导通；反之，若第三调整电压VT3为低逻辑电平，则第五切换器185可以断开。第六切换器186耦接于第八节点N8和接地电压VSS之间。第六切换器186根据反相第三调整电压VTB3来导通或断开。例如，若反相第三调整电压VTB3为高逻辑电平，则第六切换器186可以导通；反之，若反相第三调整电压VTB3为低逻辑电平，则第六切换器186可以断开。第四N型晶体管MN4具有一控制端、一第一端以及一第二端，其中第四N型晶体管MN4的控制端耦接至第八节点N8，第四N型晶体管MN4的第一端耦接至接地电压VSS，而第四N型晶体管MN4的第二端耦接至一第九节点N9。第四P型晶体管MP4具有一控制端、一第一端以及一第二端，其中第四P型晶体管MP4的控制端耦接至第九节点N9，第四P型晶体管MP4的第一端耦接至供应电压VDD，而第四P型晶体管MP4的第二端耦接至第九节点N9。第五P型晶体管MP5具有一控制端、一第一端以及一第二端，其中第五P型晶体管MP5的控制端耦接至第九节点N9，第五P型晶体管MP5的第一端耦接至供应电压VDD，而第五P型晶体管MP5的第二端耦接至一第三控制节点NC3。第四P型晶体管MP4和第五P型晶体管MP5可共同形成一第三电流镜。第三电容器C3耦接于第三控制节点NC3和接地电压VSS之间。第三控制节点NC3用于输出第三控制电压VC3。因此，当第三调整电压VT3为高逻辑电平时，第三控制电压VC3将由第三电流镜所拉升；而当第三调整电压VT3为低逻辑电平时，第三电流镜将被禁能，且第三控制电压VC3的电压电平将由第三电容器C3所维持住。

图4D是显示根据本发明一实施例所述的共模侦测器130的第四电路134的示意图。在图4D的实施例中，第四电路134包括一第四与门164、一第四反相器174、一第七切换器187、一第八切换器188、一第六P型晶体管MP6、一第五N型晶体管MN5、一第六N型晶体管MN6以及一第四电容器C4。第四与门164具有一第一输入端、一第二输入端以及一输出端，其中第四与门164的第一输入端用于接收第一数据电压VD1，第四与门164的第二输入端用于接收第二比较电压VM2，而第四与门164的输出端用于输出一第四调整电压VT4。第四反相器174具有一输入端和一输出端，其中第四反相器174的输入端用于接收第四调整电压VT4，而第四反相器174的输出端用于输出一反相第四调整电压VTB4。第四调整电压VT4和反相第四调整电压VTB4可以具有互补的逻辑电平。第七切换器187耦接于一第十节点N10和接地电压VSS之间。第七切换器187根据第四调整电压VT4来导通或断开。例如，若第四调整电压VT4为高逻辑电平，则第七切换器187可以导通；反之，若第四调整电压VT4为低逻辑电平，则第七切换器187可以断开。第八切换器188耦接于供应电压VDD和第十节点N10之间。第八切换器188根据反相第四调整电压VTB4来导通或断开。例如，若反相第四调整电压VTB4为高逻辑电平，则第八切换器188可以导通；反之，若反相第四调整电压VTB4为低逻辑电平，则第八切换器188可以断开。第六P型晶体管MP6具有一控制端、一第一端以及一第二端，其中第六P型晶体管MP6的控制端耦接至第十节点N10，第六P型晶体管MP6的第一端耦接至供应电压VDD，而第六P型晶体管MP6的第二端耦接至一第十一节点N11。第五N型晶体管MN5具有一控制端、一第一端以及一第二端，其中第五N型晶体管MN5的控制端耦接至第十一节点N11，第五N型晶体管MN5的第一端耦接至接地电压VSS，而第五N型晶体管MN5的第二端耦接至第十一节点N11。第六N型晶体管MN6具有一控制端、一第一端以及一第二端，其中第六N型晶体管MN6的控制端耦接至第十一节点N11，第六N型晶体管MN6的第一端耦接至接地电压VSS，而第六N型晶体管MN6的第二端耦接至一第四控制节点NC4。第五N型晶体管MN5和第六N型晶体管MN6可共同形成一第四电流镜。第四电容器C4耦接于第四控制节点NC4和接地电压VSS之间。第四控制节点NC4用于输出第四控制电压VC4。因此，当第四调整电压VT4为高逻辑电平时，第四控制电压VC4将由第四电流镜所拉降；而当第四调整电压VT4为低逻辑电平时，第四电流镜将被禁能，且第四控制电压VC4的电压电平将由第四电容器C4所维持住。

在一些实施例中，偏移调整电路140包括一第五电路145和一第六电路146，其结构细节将于图5A和5B中作说明。举例而言，下列每一P型晶体管可以是一P型金属氧化物半导体场效晶体管，而下列每一N型晶体管可以是一N型金属氧化物半导体场效晶体管。

图5A是显示根据本发明一实施例所述的偏移调整电路140的第五电路145的示意图。在图5A的实施例中，第五电路145包括一第七P型晶体管MP7、一第八P型晶体管MP8、一第七N型晶体管MN7、一第八N型晶体管MN8以及一第五反相器175。第七P型晶体管MP7具有一控制端、一第一端以及一第二端，其中第七P型晶体管MP7的控制端用于接收第一控制电压VC1，第七P型晶体管MP7的第一端耦接至供应电压VDD，而第七P型晶体管MP7的第二端耦接至一第十二节点N12。第八P型晶体管MP8具有一控制端、一第一端以及一第二端，其中第八P型晶体管MP8的控制端用于接收第一数据电压VD1，第八P型晶体管MP8的第一端耦接至第十二节点N12，而第八P型晶体管MP8的第二端耦接至一第十三节点N13。第七N型晶体管MN7具有一控制端、一第一端以及一第二端，其中第七N型晶体管MN7的控制端用于接收第一数据电压VD1，第七N型晶体管MN7的第一端耦接至一第十四节点N14，而第七N型晶体管MN7的第二端耦接至第十三节点N13。第八N型晶体管MN8具有一控制端、一第一端以及一第二端，其中第八N型晶体管MN8的控制端用于接收第二控制电压VC2，第八N型晶体管MN8的第一端耦接至接地电压VSS，而第八N型晶体管MN8的第二端耦接至第十四节点N14。第五反相器175具有一输入端和一输出端，其中第五反相器175的输入端耦接至第十三节点N13，而第五反相器175的输出端用于输出第一输出电压VOUT1。第一数据电压VD1被延迟一第一可调延迟时间(Tunable Delay Time)，以形成第一输出电压VOUT1。例如，若初始时第一控制电压VC1设定为低逻辑电平且第二控制电压VC2设定为高逻辑电平，则第一可调延迟时间将会是最短的(因为此时流过第七P型晶体管MP7、第八P型晶体管MP8、第七N型晶体管MN7以及第八N型晶体管MN8的电流是最大的)。反之，若第一控制电压VC1上升且第二控制电压VC2下降(其分别由共模侦测器130的第一电路131和第二电路132所控制)，则第一可调延迟时间将会变长。在另一些实施例中，第五反相器175可由奇数个串联的反相器所取代，使得第一输出电压VOUT1和第一数据电压VD1可维持于相同逻辑电平。

图5B是显示根据本发明一实施例所述的偏移调整电路140的第六电路146的示意图。在图5B的实施例中，第六电路146包括一第九P型晶体管MP9、一第十P型晶体管MP10、一第九N型晶体管MN9、一第十N型晶体管MN10以及一第六反相器176。第九P型晶体管MP9具有一控制端、一第一端以及一第二端，其中第九P型晶体管MP9的控制端用于接收第三控制电压VC3，第九P型晶体管MP9的第一端耦接至供应电压VDD，而第九P型晶体管MP9的第二端耦接至一第十五节点N15。第十P型晶体管MP10具有一控制端、一第一端以及一第二端，其中第十P型晶体管MP10的控制端用于接收第二数据电压VD2，第十P型晶体管MP10的第一端耦接至第十五节点N15，而第十P型晶体管MP10的第二端耦接至一第十六节点N16。第九N型晶体管MN9具有一控制端、一第一端以及一第二端，其中第九N型晶体管MN9的控制端用于接收第二数据电压VD2，第九N型晶体管MN9的第一端耦接至一第十七节点N17，而第九N型晶体管MN9的第二端耦接至第十六节点N16。第十N型晶体管MN10具有一控制端、一第一端以及一第二端，其中第十N型晶体管MN10的控制端用于接收第四控制电压VC4，第十N型晶体管MN10的第一端耦接至接地电压VSS，而第十N型晶体管MN10的第二端耦接至第十七节点N17。第六反相器176具有一输入端和一输出端，其中第六反相器176的输入端耦接至第十六节点N16，而第六反相器176的输出端用于输出第二输出电压VOUT2。第二数据电压VD2被延迟一第二可调延迟时间，以形成第二输出电压VOUT2。例如，若初始时第三控制电压VC3设定为低逻辑电平且第四控制电压VC4设定为高逻辑电平，则第二可调延迟时间将会是最短的(因为此时流过第九P型晶体管MP9、第十P型晶体管MP10、第九N型晶体管MN9以及第十N型晶体管MN10的电流是最大的)。反之，若第三控制电压VC3上升且第四控制电压VC4下降(其分别由共模侦测器130的第三电路133和第四电路134所控制)，则第二可调延迟时间将会变长。在另一些实施例中，第六反相器176可由奇数个串联的反相器所取代，使得第二输出电压VOUT2和第二数据电压VD2可维持于相同逻辑电平。

图6是显示根据本发明一实施例所述的使用偏移补偿电路100的通信系统(Communication System)600的示意图。在图6的实施例中，通信系统600包括一发射器(Transmitter)610、一印刷电路板(Printed Circuit Board，PCB)620、一对(Pair)传输线(Transmission Line)631、632以及一接收器(Receiver)640，其中印刷电路板620具有一第一走线(Trace)621和一第二走线622。在一些实施例中，发射器610亦可位于印刷电路板620上。大致而言，偏移补偿电路100的第一输入电压VIN1和第二输入电压VIN2分别自发射器610的二个输出节点处通过印刷电路板620上的第一走线621和第二走线622而被接收，其中发射器610的二个输出节点用于输出一对发射器输出信号，而偏移补偿电路100的第一输出电压VOUT1和第二输出电压VOUT2输出至发射器610的二个输入节点。偏移补偿电路100用于降低通信系统600的信号对内延迟差(Intra-Pair Skew)。偏移补偿电路100的详细操作原理将如下列所述。

详细而言，发射器610包括一电流源(Current Source)611、一电流沉(CurrentSink)612、一第十一P型晶体管MP11、一第十二P型晶体管MP12、一第十一N型晶体管MN11、一第十二N型晶体管MN12、一第七电阻器R7以及一第八电阻器R8。上述每一P型晶体管可以是一P型金属氧化物半导体场效晶体管，而上述每一N型晶体管可以是一N型金属氧化物半导体场效晶体管。电流源611供应一第一电流I1，其中第一电流I1由供应电压VDD处流往一第十八节点N18。电流沉612汲取一第二电流I2，其中第二电流I2由一第十九节点N19处流往接地电压VSS。第二电流I2可与第一电流I1相等。第十一P型晶体管MP11具有一控制端、一第一端以及一第二端，其中第十一P型晶体管MP11的控制端耦接至一第二输入节点NIN2，第十一P型晶体管MP11的第一端耦接至第十八节点N18，而第十一P型晶体管MP11的第二端耦接至一第一输出节点NOUT1。第十二P型晶体管MP12具有一控制端、一第一端以及一第二端，其中第十二P型晶体管MP12的控制端耦接至一第一输入节点NIN1，第十二P型晶体管MP12的第一端耦接至第十八节点N18，而第十二P型晶体管MP12的第二端耦接至一第二输出节点NOUT2。第十一N型晶体管MN11具有一控制端、一第一端以及一第二端，其中第十一N型晶体管MN11的控制端耦接至第二输入节点NIN2，第十一N型晶体管MN11的第一端耦接至第十九节点N19，而第十一N型晶体管MN11的第二端耦接至第一输出节点NOUT1。第十二N型晶体管MN12具有一控制端、一第一端以及一第二端，其中第十二N型晶体管MN12的控制端耦接至第一输入节点NIN1，第十二N型晶体管MN12的第一端耦接至第十九节点N19，而第十二N型晶体管MN12的第二端耦接至第二输出节点NOUT2。第七电阻器R7耦接于第一输出节点NOUT1和一第二十节点N20之间。第八电阻器R8耦接于第二输出节点NOUT2和第二十节点N20之间。在一些实施例中，第二十节点N20耦接至运算放大器153的输出端(如图3所示)，以提供一共模电压给第二十节点N20。

发射器610的第一输入节点NIN1由偏移补偿电路100处接收第一输出电压VOUT1。发射器610的第二输入节点NIN2由偏移补偿电路100处接收第二输出电压VOUT2。发射器610的第一输出节点NOUT1经由印刷电路板620上的第一走线621耦接至第一远节点NF1。发射器610的第二输出节点NOUT2经由印刷电路板620上的第二走线622耦接至第二远节点NF2。偏移补偿电路100分别由第一远节点NF1和第二远节点NF2处接收第一输入电压VIN1和第二输入电压VIN2。换言之，发射器610的一对差分输出电压(Differential OutputVoltage)经由印刷电路板620传送至偏移补偿电路100、传输线631、632以及接收器640。信号对内延迟差起因于印刷电路板620上的第一走线621和第二走线622之间的长度差。若第一走线621的长度大于第二走线622的长度，则第一输入电压VIN1的相位(Phase)较第二输入电压VIN2的相位更落后(Lagging)；反之，若第一走线621的长度小于第二走线622的长度，则第一输入电压VIN1的相位较第二输入电压VIN2的相位更领先(Leading)。然而，在理想状况下，第一输入电压VIN1和第二输入电压VIN2应具有一致相位，使得接收器640可接收同相(In-Phase)的差分信号。为克服前述问题，偏移补偿电路100可通过一负反馈机制(Negative FeedbackMechanism)来微调发射器610。必须注意的是，在本实施例中，发射器610由偏移补偿电路100的第一输出电压VOUT1和第二输出电压VOUT2来进行驱动及控制，而非如传统设计那样由第一数据电压VD1和第二数据电压VD2来进行驱动及控制。

图7是显示根据本发明一实施例所述的偏移补偿电路100的电压波形图，其中横轴代表时间，而纵轴代表每一电压电平。请一并参考图1-7以理解偏移补偿电路100的操作原理。初始时，第一数据电压VD1和第二数据电压VD2两者的相位同步化(Synchronized)(理想状况下)。接着，发射器610的一对差分输出电压经由印刷电路板620进行传送。如图7所示，其假设第一走线621的长度大于第二走线622的长度，而第一输入电压VIN1的相位较第二输入电压VIN2的相位更落后。因此，共模电压VCM产生一第一脉冲(Pulse)701和一第二脉冲702，其中第一脉冲701高于第一节点N1处的第一参考电压V1，而第二脉冲702低于第三节点N3处的第二参考电压V3。作为响应，第一比较电压VM1将产生一第三脉冲703，而第二比较电压VM2将产生一第四脉冲704，其中第三脉冲703对应于共模电压VCM的第一脉冲701，而第四脉冲704对应于共模电压VCM的第二脉冲702。然后，第三控制电压VC3根据第一比较电压VM1的第三脉冲703而逐渐充电上升(Charged Up)，且第四控制电压VC4根据第二比较电压VM2的第四脉冲704而逐渐放电下降(Discharged Down)。另一方面，第一控制电压VC1和第二控制电压VC2则维持不变。最终，相较于第二数据电压VD2的第二输出电压VOUT2的第二可调延迟时间微调至最佳化值，以消除因第一输入电压VIN1的落后所造成的信号对内延迟差。亦即，通过将第二数据电压VD2延迟一第二延迟时间可产生第二输出电压VOUT2，其中第二延迟时间由第三控制电压VC3和第四控制电压VC4所决定。

相反地，亦可假设第一走线621的长度小于第二走线622的长度，而第一输入电压VIN1的相位较第二输入电压VIN2的相位更领先(未显示于图7)。在此情况下，第一控制电压VC1逐渐充电上升，而第二控制电压VC2逐渐放电下降。另一方面，第三控制电压VC3和第四控制电压VC4则维持不变。最终，相较于第一数据电压VD1的第一输出电压VOUT1的第一可调延迟时间微调至最佳化值，以消除因第一输入电压VIN1的领先所造成的信号对内延迟差。亦即，通过将第一数据电压VD1延迟一第一延迟时间可产生第一输出电压VOUT1，其中第一延迟时间由第一控制电压VC1和第二控制电压VC2所决定。

本发明提出一种新颖的偏移补偿电路。总之，所提的设计具有下列优点，较传统技术更加优越：(1)可补偿通信系统的信号对内延迟差；(2)可提供更快的电路传输速度、操作速度；(3)可抑制电磁扰动(Electromagnetic Disturbance，EMI)；(4)可加大眼图(EyeDiagram)；以及(5)可较不易受制程、电压以及温度(Process,Voltage,and Temperature，即PVT)的变异所影响。

值得注意的是，以上所述的电压、电流、电阻值、电感值、电容值以及其余元件参数均非为本发明的限制条件。设计者可以根据不同需要调整这些设定值。本发明的偏移补偿电路并不仅限于图1-7所图示的状态。本发明可以仅包括图1-7的任何一或多个实施例的任何一或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的偏移补偿电路当中。虽然本发明的实施例使用金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-Effect Transistor，MOSFET)为例，但本发明并不仅限于此，本技术领域人员可改用其他种类的晶体管，例如：双载子接面晶体管(Bipolar Junction Transistor，BJT)、接面场效晶体管(Junction Gate Field Effect Transistor，JFET)，或是鳍式场效晶体管(FinField Effect Transistor，FinFET)等等。

在本说明书以及权利要求书中的序数，例如“第一”、“第二”、“第三”等等，彼此之间并没有顺序上的先后关系，其仅用于标示区分两个具有相同名字的不同元件。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可以在此基础上做进一步的改进和变化，因此本发明的保护范围应当以本申请的权利要求书所界定的范围为准。

Claims (13)

1.一种偏移补偿电路，其特征在于，适用于发射器，该发射器根据第一数据电压和第二数据电压来产生一对发射器输出信号，而该偏移补偿电路包括：

共模产生器，接收第一输入电压和第二输入电压，其中该第一输入电压和该第二输入电压由该发射器的该对发射器输出信号所产生，而该共模产生器根据该第一输入电压和该第二输入电压来产生共模电压；

共模比较器，通过比较该共模电压与第一参考电压和第二参考电压来分别产生第一比较电压和第二比较电压；

共模侦测器，根据该第一比较电压、该第二比较电压、该第一数据电压以及该第二数据电压来产生第一控制电压、第二控制电压、第三控制电压以及第四控制电压；以及

偏移调整电路，通过将该第一数据电压延迟第一可调延迟时间来产生第一输出电压，并通过将该第二数据电压延迟第二可调延迟时间来产生第二输出电压，其中该第一可调延迟时间由该第一控制电压和该第二控制电压所决定，该第二可调延迟时间由该第三控制电压和该第四控制电压所决定，而该第一输出电压和该第二输出电压用于控制该发射器以产生该对发射器输出信号。

2.根据权利要求1所述的偏移补偿电路，其特征在于，该第一输入电压和该第二输入电压自该发射器的多个输出节点处分别通过印刷电路板上的第一走线和第二走线而被接收，而该第一输出电压和该第二输出电压输出至该发射器的多个输入节点。

3.根据权利要求1所述的偏移补偿电路，其特征在于，该共模产生器包括：

第一电阻器，耦接于第一远节点和共模节点之间，其中该第一远节点用于接收该第一输入电压，而该共模节点用于输出该共模电压；以及

第二电阻器，耦接于该共模节点和第二远节点之间，其中该第二远节点用于接收该第二输入电压。

4.根据权利要求1所述的偏移补偿电路，其特征在于，该共模比较器包括：

第三电阻器，耦接于供应电压和第一节点之间；

第四电阻器，耦接于该第一节点和第二节点之间；

第五电阻器，耦接于该第二节点和第三节点之间；

第六电阻器，耦接于该第三节点和接地电压之间；

第一比较器，具有正输入端、负输入端以及输出端，其中该第一比较器的该正输入端用于接收该共模电压，该第一比较器的该负输入端耦接至该第一节点，而该第一比较器的该输出端用于输出该第一比较电压；以及

第二比较器，具有正输入端、负输入端以及输出端，其中该第二比较器的该负输入端用于接收该共模电压，该第二比较器的该正输入端耦接至该第三节点，而该第二比较器的该输出端用于输出该第二比较电压。

5.根据权利要求4所述的偏移补偿电路，其特征在于，该共模比较器还包括：

运算放大器，具有正输入端、负输入端以及输出端，其中该运算放大器的该正输入端耦接至该第二节点，而该运算放大器的该输出端反馈至该运算放大器的该负输入端。

6.根据权利要求1所述的偏移补偿电路，其特征在于，该共模侦测器根据该第一比较电压和该第一数据电压来产生该第一控制电压，该共模侦测器根据该第二比较电压和该第二数据电压来产生该第二控制电压，该共模侦测器根据该第一比较电压和该第二数据电压来产生该第三控制电压，而该共模侦测器根据该第二比较电压和该第一数据电压来产生该第四控制电压。

7.根据权利要求6所述的偏移补偿电路，其特征在于，该共模侦测器包括第一电路，该第一电路包括：

第一与门，具有第一输入端、第二输入端以及输出端，其中该第一与门的该第一输入端用于接收该第一数据电压，该第一与门的该第二输入端用于接收该第一比较电压，而该第一与门的该输出端用于输出第一调整电压；

第一反相器，具有输入端和输出端，其中该第一反相器的该输入端用于接收该第一调整电压，而该第一反相器的该输出端用于输出反相第一调整电压；

第一切换器，耦接于供应电压和第四节点之间，其中该第一切换器根据该第一调整电压来选择性地导通或断开；

第二切换器，耦接于该第四节点和接地电压之间，其中该第二切换器根据该反相第一调整电压来选择性地导通或断开；

第一N型晶体管，具有控制端、第一端以及第二端，其中该第一N型晶体管的该控制端耦接至该第四节点，该第一N型晶体管的该第一端耦接至该接地电压，而该第一N型晶体管的该第二端耦接至第五节点；

第一P型晶体管，具有控制端、第一端以及第二端，其中该第一P型晶体管的该控制端耦接至该第五节点，该第一P型晶体管的该第一端耦接至该供应电压，而该第一P型晶体管的该第二端耦接至该第五节点；

第二P型晶体管，具有控制端、第一端以及第二端，其中该第二P型晶体管的该控制端耦接至该第五节点，该第二P型晶体管的该第一端耦接至该供应电压，该第二P型晶体管的该第二端耦接至第一控制节点，而该第一控制节点用于输出该第一控制电压；以及

第一电容器，耦接于该第一控制节点和该接地电压之间。

8.根据权利要求6所述的偏移补偿电路，其特征在于，该共模侦测器包括第二电路，该第二电路包括：

第二与门，具有第一输入端、第二输入端以及输出端，其中该第二与门的该第一输入端用于接收该第二数据电压，该第二与门的该第二输入端用于接收该第二比较电压，而该第二与门的该输出端用于输出第二调整电压；

第二反相器，具有输入端和输出端，其中该第二反相器的该输入端用于接收该第二调整电压，而该第二反相器的该输出端用于输出反相第二调整电压；

第三切换器，耦接于第六节点和接地电压之间，其中该第三切换器根据该第二调整电压来选择性地导通或断开；

第四切换器，耦接于供应电压和该第六节点之间，其中该第四切换器根据该反相第二调整电压来选择性地导通或断开；

第三P型晶体管，具有控制端、第一端以及第二端，其中该第三P型晶体管的该控制端耦接至该第六节点，该第三P型晶体管的该第一端耦接至该供应电压，而该第三P型晶体管的该第二端耦接至第七节点；

第二N型晶体管，具有控制端、第一端以及第二端，其中该第二N型晶体管的该控制端耦接至该第七节点，该第二N型晶体管的该第一端耦接至该接地电压，而该第二N型晶体管的该第二端耦接至该第七节点；

第三N型晶体管，具有控制端、第一端以及第二端，其中该第三N型晶体管的该控制端耦接至该第七节点，该第三N型晶体管的该第一端耦接至该接地电压，该第三N型晶体管的该第二端耦接至第二控制节点，而该第二控制节点用于输出该第二控制电压；以及

第二电容器，耦接于该第二控制节点和该接地电压之间。

9.根据权利要求6所述的偏移补偿电路，其特征在于，该共模侦测器包括第三电路，该第三电路包括：

第三与门，具有第一输入端、第二输入端以及输出端，其中该第三与门的该第一输入端用于接收该第二数据电压，该第三与门的该第二输入端用于接收该第一比较电压，而该第三与门的该输出端用于输出第三调整电压；

第三反相器，具有输入端和输出端，其中该第三反相器的该输入端用于接收该第三调整电压，而该第三反相器的该输出端用于输出反相第三调整电压；

第五切换器，耦接于供应电压和第八节点之间，其中该第五切换器根据该第三调整电压来选择性地导通或断开；

第六切换器，耦接于该第八节点和接地电压之间，其中该第六切换器根据该反相第三调整电压来选择性地导通或断开；

第四N型晶体管，具有控制端、第一端以及第二端，其中该第四N型晶体管的该控制端耦接至该第八节点，该第四N型晶体管的该第一端耦接至该接地电压，而该第四N型晶体管的该第二端耦接至第九节点；

第四P型晶体管，具有控制端、第一端以及第二端，其中该第四P型晶体管的该控制端耦接至该第九节点，该第四P型晶体管的该第一端耦接至该供应电压，而该第四P型晶体管的该第二端耦接至该第九节点；

第五P型晶体管，具有控制端、第一端以及第二端，其中该第五P型晶体管的该控制端耦接至该第九节点，该第五P型晶体管的该第一端耦接至该供应电压，该第五P型晶体管的该第二端耦接至第三控制节点，而该第三控制节点用于输出该第三控制电压；以及

第三电容器，耦接于该第三控制节点和该接地电压之间。

10.根据权利要求6所述的偏移补偿电路，其特征在于，该共模侦测器包括第四电路，该第四电路包括：

第四与门，具有第一输入端、第二输入端以及输出端，其中该第四与门的该第一输入端用于接收该第一数据电压，该第四与门的该第二输入端用于接收该第二比较电压，而该第四与门的该输出端用于输出第四调整电压；

第四反相器，具有输入端和输出端，其中该第四反相器的该输入端用于接收该第四调整电压，而该第四反相器的该输出端用于输出反相第四调整电压；

第七切换器，耦接于第十节点和接地电压之间，其中该第七切换器根据该第四调整电压来选择性地导通或断开；

第八切换器，耦接于供应电压和该第十节点之间，其中该第八切换器根据该反相第四调整电压来选择性地导通或断开；

第六P型晶体管，具有控制端、第一端以及第二端，其中该第六P型晶体管的该控制端耦接至该第十节点，该第六P型晶体管的该第一端耦接至该供应电压，而该第六P型晶体管的该第二端耦接至第十一节点；

第五N型晶体管，具有控制端、第一端以及第二端，其中该第五N型晶体管的该控制端耦接至该第十一节点，该第五N型晶体管的该第一端耦接至该接地电压，而该第五N型晶体管的该第二端耦接至该第十一节点；

第六N型晶体管，具有控制端、第一端以及第二端，其中该第六N型晶体管的该控制端耦接至该第十一节点，该第六N型晶体管的该第一端耦接至该接地电压，该第六N型晶体管的该第二端耦接至第四控制节点，而该第四控制节点用于输出该第四控制电压；以及

第四电容器，耦接于该第四控制节点和该接地电压之间。

11.根据权利要求1所述的偏移补偿电路，其特征在于，该偏移调整电路包括第五电路，该第五电路包括：

第七P型晶体管，具有控制端、第一端以及第二端，其中该第七P型晶体管的该控制端用于接收该第一控制电压，该第七P型晶体管的该第一端耦接至供应电压，而该第七P型晶体管的该第二端耦接至第十二节点；

第八P型晶体管，具有控制端、第一端以及第二端，其中该第八P型晶体管的该控制端用于接收该第一数据电压，该第八P型晶体管的该第一端耦接至该第十二节点，而该第八P型晶体管的该第二端耦接至第十三节点；

第七N型晶体管，具有控制端、第一端以及第二端，其中该第七N型晶体管的该控制端用于接收该第一数据电压，该第七N型晶体管的该第一端耦接至第十四节点，而该第七N型晶体管的该第二端耦接至该第十三节点；

第八N型晶体管，具有控制端、第一端以及第二端，其中该第八N型晶体管的该控制端用于接收该第二控制电压，该第八N型晶体管的该第一端耦接至接地电压，而该第八N型晶体管的该第二端耦接至该第十四节点；以及第五反相器，具有输入端和输出端，其中该第五反相器的该输入端耦接至该第十三节点，而该第五反相器的该输出端用于输出该第一输出电压。

12.根据权利要求1所述的偏移补偿电路，其特征在于，该偏移调整电路包括第六电路，该第六电路包括：

第九P型晶体管，具有控制端、第一端以及第二端，其中该第九P型晶体管的该控制端用于接收该第三控制电压，该第九P型晶体管的该第一端耦接至供应电压，而该第九P型晶体管的该第二端耦接至第十五节点；

第十P型晶体管，具有控制端、第一端以及第二端，其中该第十P型晶体管的该控制端用于接收该第二数据电压，该第十P型晶体管的该第一端耦接至该第十五节点，而该第十P型晶体管的该第二端耦接至第十六节点；

第九N型晶体管，具有控制端、第一端以及第二端，其中该第九N型晶体管的该控制端用于接收该第二数据电压，该第九N型晶体管的该第一端耦接至第十七节点，而该第九N型晶体管的该第二端耦接至该第十六节点；

第十N型晶体管，具有控制端、第一端以及第二端，其中该第十N型晶体管的该控制端用于接收该第四控制电压，该第十N型晶体管的该第一端耦接至接地电压，而该第十N型晶体管的该第二端耦接至该第十七节点；以及第六反相器，具有输入端和输出端，其中该第六反相器的该输入端耦接至该第十六节点，而该第六反相器的该输出端用于输出该第二输出电压。

13.根据权利要求1所述的偏移补偿电路，其特征在于，该发射器包括：

电流源，供应第一电流，其中该第一电流由供应电压处流往第十八节点；

第十一P型晶体管，具有控制端、第一端以及第二端，其中该第十一P型晶体管的该控制端耦接至第二输入节点，该第十一P型晶体管的该第一端耦接至该第十八节点，该第十一P型晶体管的该第二端耦接至第一输出节点，而该第二输入节点用于接收该第二输出电压；

第十二P型晶体管，具有控制端、第一端以及第二端，其中该第十二P型晶体管的该控制端耦接至第一输入节点，该第十二P型晶体管的该第一端耦接至该第十八节点，该第十二P型晶体管的该第二端耦接至第二输出节点，而该第一输入节点用于接收该第一输出电压；

第十一N型晶体管，具有控制端、第一端以及第二端，其中该第十一N型晶体管的该控制端耦接至该第二输入节点，该第十一N型晶体管的该第一端耦接至第十九节点，该第十一N型晶体管的该第二端耦接至该第一输出节点；

第十二N型晶体管，具有控制端、第一端以及第二端，其中该第十二N型晶体管的该控制端耦接至该第一输入节点，该第十二N型晶体管的该第一端耦接至该第十九节点，该第十二N型晶体管的该第二端耦接至该第二输出节点；

电流沉，汲取第二电流，其中该第二电流从该第十九节点处流往接地电压；

第七电阻器，耦接于该第一输出节点和第二十节点之间；

第八电阻器，耦接于该第二输出节点和该第二十节点之间；

其中该第一输出节点和该第二输出节点用于输出该对发射器输出信号。