CN109194332A - 一种四通道输入的40gsps采集系统信号驱动电路 - Google Patents

一种四通道输入的40gsps采集系统信号驱动电路 Download PDF

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Abstract

本发明公开了一种四通道输入的40GSPS采集系统信号驱动电路，包括四个一分为二、四块驱动选择电路板以及四块10GSPS驱动板，构建基于功分器+高速模拟开关+高速差分放大器结构，大大减少了差分运算放大器的数量，简化了连接信号线太多的问题，这样降低了成本、减小了功耗，性能也得到了提高，并且还可以灵活的实现采样率动态配置。

Description

一种四通道输入的40GSPS采集系统信号驱动电路
技术领域
本发明属于高速数据采集技术领域，更为具体地讲，涉及一种四通道输入的40GSPS采集系统信号驱动电路，用于多个高速ADC时间交替并行采样系统中ADC输入端的驱动。
背景技术
基于时间交替并行采样的方法是高速数据采集系统中提高系统采样率的有效方法，并广泛的应用于电子测试仪器、雷达系统、通信信号检测等领域。其基本原理是将同一模拟信号分别送到多个高速ADC中进行数字量化采样，每路ADC的采样时钟相位按照一定顺序分别采样，然后在汇集各路ADC的采样数据进行顺序组合，从而提高了采集系统的实时采样率。由于被测信号往往也是高速信号，要求ADC输入驱动电路必须满足信号传输过程中的匹配原则，确保信号完整性。因此，时间交替采样ADC路数越多，给驱动电路带来的挑战也越大。
在时间交替并行采样系统中，每一路ADC要求差分高速信号输入，而且各个ADC驱动电路具有良好的一致性，即具有相同的幅频响应、相频响应，以及相位信息等，以确保尽量“均匀”采样。传统的做法是逐步扇出，这种方法在针对并行采样ADC数量较少的情况下比较适合，但如果并行采样ADC较多，将带来连接信号线太多，太复杂，而且对最高实时采样率要求动态配置的灵活应用场合下，则有些不适合。
同时，在高速信号的传输过程中，为了确保信号的完整性，要求传输路径匹配以及终端匹配，这个过程中往往伴随的是大电流信号。由于已有放大器带宽及功率特性的限制，实际情况下，通常一个高速运算放大器的驱动能力有限，在对带宽影响不大的情况下，最多扇出2路信号。时间交替并行采样中，ADC典型的驱动电路如图1所示，且通常ADC驱动通常为差分放大器。其中B表示运算放大器器件，ADC_N1和ADC_N2分别表示输入到两个交替采样ADC的各自输入端口。
当前市面上的高速ADC内部也是基于多个ADC核实现的更高采样率。如图2所示，某规格的高速ADC，外部可以有四个输入端口，分别是CH_A、CH_B、CH_C、CH_D，在内部输入部分，有宽带模拟矩阵开关，可以实现对多个端口输入信号的选择，这边可以对任意一端口的输入信号实现5GSPS采样模式。基于此类5GSPS的高速ADC，可以进一步采用多片该类ADC，实现更高采样率，如两片时间交替并行采样实现10GSPS、四片交替采样实现20GSPS、八片时间交替并行采样，实现40GSPS，这对外部ADC驱动电路带来很大挑战。
要对一个信号实现40GSPS的采样率，需要八片5GSPS的高速ADC通过时间交替采样的方式来实现。基于图1中基本的时间交替并行采样ADC驱动电路原理，信号逐级扇出，则需要按照图3所示的方式来实现，即一路信号分为两路信号，两路信号分为四路信号，四路信号分为八路信号，分别驱动8片5GSPS高速ADC。该方案对一路信号实现40GSPS的采样，需要采用7片差分放大器。如果要实现4个通道信号，40GSPS采样率，则仅仅在ADC驱动级环节，则须要28片差分放大器。这给系统功耗、体积、成本等带来不小压力和困难。
在四通道高速采样系统，要求在单通道工作模式下，最高能够实现40GSPS的采样率，在双通道工作模式，能够分别实现最高20GSPS采样率，在四通道工作模式，能够同时实现10GSPS采样率，如果按照图3的方案，体积、功耗、成本都太大。
发明内容
本发明的目的在于克服现有技术不足，通过分析具体需求，结合所采样的高速ADC特点，提供一种成本低、功耗小，性能好的四通道输入的40GSPS采集系统信号驱动电路。
为实现上述发明目的，本发明四通道输入的40GSPS采集系统信号驱动电路，其特征在于，包括：
四个一分为二的功分器PD1、PD2、PD3、PD4，一通道的高速信号经过该通道的模拟通道电路放大后的信号CH1_S经过功分器PD1输出两路幅度和相位均相同的高速信号CH1_S1、CH1_S2，二通道的高速信号经过该通道的模拟通道电路放大后的信号CH2_S经过功分器PD2输出两路幅度和相位均相同的高速信号CH2_S1、CH2_S2，三通道的高速信号经过该通道的模拟通道电路放大后的信号CH3_S经过功分器PD3输出两路幅度和相位均相同的高速信号CH3_S1、CH3_S2，四通道的高速信号经过该通道的模拟通道电路放大后的信号CH4_S经过功分器PD4输出两路幅度和相位均相同的高速信号CH4_S1、CH4_S2；
四块驱动选择电路板DR_1、DR_2、DR_3、DR_4，每块驱动选择电路板又包括一个二选一模拟开关、一个一分为二的功分器以及两个单端信号转差分信号的高速差分放大器；
其中，高速信号CH1_S1以及高速信号CH2_S1分别送入驱动选择电路板DR_1中二选一模拟开关的两个输入端，二选一模拟开关的选择信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_1_1以及差分信号DR_1_2；高速信号CH3_S1以及高速信号CH4_S1分别送入驱动选择电路板DR_2中二选一模拟开关的两个输入端，二选一模拟开关的选择信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_2_1以及差分信号DR_2_2；高速信号CH1_S2以及高速信号CH2_S2分别送入驱动选择电路板DR_3中二选一模拟开关的两个输入端，二选一模拟开关的选择信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_3_1以及差分信号DR_3_2；高速信号CH3_S2以及高速信号CH4_S2分别送入驱动选择电路板DR_4中二选一模拟开关的两个输入端，二选一模拟开关的选择信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_4_1以及差分信号DR_4_2；
四块10GSPS驱动板10G_1#、10G_2#、10G_3#、10G_4#，每块10GSPS驱动板包括两个高速差分放大器，每个高速差分放大器输出两路差分驱动信号，每路差分驱动信号驱动一个5GSPS的ADC；
其中，差分信号DR_1_1输入到10GSPS驱动板10G_1#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC1_CHA、ADC2_CHA，差分信号DR_2_1输入到10GSPS驱动板10G_1#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC1_CHB、ADC2_CHB；差分信号DR_1_2输入到10GSPS驱动板10G_2#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC3_CHA、ADC4_CHA，差分信号DR_2_2输入到10GSPS驱动板10G_2#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC3_CHB、ADC4_CHB；
差分信号DR_3_1输入到10GSPS驱动板10G_3#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC5_CHA、ADC6_CHA，差分信号DR_4_1输入到10GSPS驱动板10G_3#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC5_CHB、ADC6_CHB；差分信号DR_3_2输入到10GSPS驱动板10G_4#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC7_CHA、ADC8_CHA，差分信号DR_4_2输入到10GSPS驱动板10G_4#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC7_CHB、ADC8_CHB。
本发明的目的是这样实现的。
本发明四通道输入的40GSPS采集系统信号驱动电路，包括四个一分为二、四块驱动选择电路板以及四块10GSPS驱动板，构建基于功分器+高速模拟开关+高速差分放大器结构，大大减少了差分运算放大器的数量，简化了连接信号线太多的问题，这样降低了成本、减小了功耗，性能也得到了提高，并且还可以灵活的实现采样率动态配置。
附图说明
图1是时间交替并行采样中最基本的ADC信号驱动电路示意图；
图2是一种5GSPS高速ADC器件内部组成结构示意图；
图3是按图1所示的ADC信号驱动电路得到的一个信号输入通道实现40GSPS采样的驱动电路示意图；
图4是本发明四通道输入的40GSPS采集系统信号驱动电路一种具体实施方式原理示意图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
本发明引入宽带功分器、宽带模拟开关以及宽带差分放大器，实现四通道输入，最高40GSPS采样系统信号驱动电路。
图4是本发明四通道输入的40GSPS采集系统信号驱动电路一种具体实施方式原理示意图。
在本实施例中，如图4所示，本发明四通道输入的40GSPS采集系统信号驱动电路包括四个一分为二的功分器PD1、PD2、PD3、PD4、四块驱动选择电路板DR_1、DR_2、DR_3、DR_4以及四块10GSPS驱动板10G_1#、10G_2#、10G_3#、10G_4#等三大部分，下面就各个部分结合附图图4进行详细说明。
对于四个一分为二的功分器PD1、PD2、PD3、PD4，一通道的高速信号经过该通道的模拟通道电路(未画出)放大后的信号CH1_S经过功分器PD1输出两路幅度和相位均相同的高速信号CH1_S1、CH1_S2，二通道的高速信号经过该通道的模拟通道电路(未画出)放大后的信号CH2_S经过功分器PD2输出两路幅度和相位均相同的高速信号CH2_S1、CH2_S2，三通道的高速信号经过该通道的模拟通道电路(未画出)放大后的信号CH3_S经过功分器PD3输出两路幅度和相位均相同的高速信号CH3_S1、CH3_S2，四通道的高速信号经过该通道的模拟通道电路(未画出)放大后的信号CH4_S经过功分器PD4输出两路幅度和相位均相同的高速信号CH4_S1、CH4_S2。
功分器可以通过电阻网络或者专用的贴片功分器在PCB板级实现，相对宽带放大器而言，实现信号频带宽，平台度好，成本也低。
对于四块驱动选择电路板DR_1、DR_2、DR_3、DR_4，每块驱动选择电路板又包括一二选一模拟开关AMUX、一一分为二的功分器以及两个单端信号转差分信号的高速差分放大器。在本实施例中，二选一模拟开关为宽带模拟开关，该类宽带模拟开关具有功耗低，带宽宽，性价比高的特点。
其中，高速信号CH1_S1以及高速信号CH2_S1分别送入驱动选择电路板DR_1中二选一模拟开关的两个输入端，二选一模拟开关的选择输出信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_1_1以及差分信号DR_1_2；高速信号CH3_S1以及高速信号CH4_S1分别送入驱动选择电路板DR_2中二选一模拟开关的两个输入端，二选一模拟开关的选择输出信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_2_1以及差分信号DR_2_2；高速信号CH1_S2以及高速信号CH2_S2分别送入驱动选择电路板DR_3中二选一模拟开关的两个输入端，二选一模拟开关的选择输出信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_3_1以及差分信号DR_3_2；高速信号CH3_S2以及高速信号CH4_S2分别送入驱动选择电路板DR_4中二选一模拟开关的两个输入端，二选一模拟开关的选择输出信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_4_1以及差分信号DR_4_2。
对于四块10GSPS驱动板10G_1#、10G_2#、10G_3#、10G_4#，每块10GSPS驱动板包括两个高速差分放大器，每个高速差分放大器输出两路差分驱动信号，每路差分驱动信号驱动一个5GSPS的ADC。
其中，差分信号DR_1_1输入到10GSPS驱动板10G_1#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC1_CHA、ADC2_CHA，差分信号DR_2_1输入到10GSPS驱动板10G_1#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC1_CHB、ADC2_CHB；差分信号DR_1_2输入到10GSPS驱动板10G_2#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC3_CHA、ADC4_CHA，差分信号DR_2_2输入到10GSPS驱动板10G_2#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC3_CHB、ADC4_CHB。
差分信号DR_3_1输入到10GSPS驱动板10G_3#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC5_CHA、ADC6_CHA，差分信号DR_4_1输入到10GSPS驱动板10G_3#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC5_CHB、ADC6_CHB；差分信号DR_3_2输入到10GSPS驱动板10G_4#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC7_CHA、ADC8_CHA，差分信号DR_4_2输入到10GSPS驱动板10G_4#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC7_CHB、ADC8_CHB。
在本实施例中，所述八路差分驱动信号ADC1_CHA～ADC8_CHA分别送入8个5GSPSADC的A输入端口，所述八路差分驱动信号ADC1_CHB～ADC8_CHB分别送入所述8个5GSPS ADC的B输入端口，5GSPS ADC的A输入端口、B输入端口在一个时刻只有一个输入端口可以进行信号采样，即A输入端口、B输入端口不能同时进行信号采样。
以一通道CH1实现40GSPS采样率为例进行说明。
首先，信号CH1_S经过功分器PD1分为两路幅度和相位均相同的高速信号CH1_S1、CH1_S2，然后分别送入驱动选择电路板DR_1、驱动选择电路板DR_3中的二选一模拟开关，并且驱动选择电路板DR_1、驱动选择电路板DR_3中的二选一模拟开关选择高速信号CH1_S1、CH1_S2输出，然后送入到各自的一分为二的功分器中，分别得到差分信号DR_1_1、差分信号DR_1_2以及差分信号DR_3_1、差分信号DR_3_2，这四路差分信号分别在10GSPS驱动板10G_1#、10G_2#、10G_3#、10G_4#中的一个高速差分放大器放大，每个高速差分放大器输出两路差分驱动信号，得到八路差分驱动信号ADC1_CHA、ADC2_CHA，ADC3_CHA、ADC4_CHA，ADC5_CHA、ADC6_CHA，ADC7_CHA、ADC8_CHA，每路差分驱动信号驱动一个5GSPS ADC的A输入端口，同时，8个5GSPS ADC均选择A输入端口进行采样，这样得到40GPS采集系统。
在本实施例中，如图4所示，本发明四通道输入的40GSPS采集系统信号驱动电路总共只需要16个差分放大电路，大大减少了使用差分放大器的数量。因为功分器属于无源器件，而模拟开关的功耗又非常低，而且这两类器件的体积都比较小，所以，整体功耗以及成本均大大降低。
此外，图4所示的四通道输入的40GSPS采集系统信号驱动电路还可以进行灵活的配置，使其工作在不同采样率工作模式下，具体的工作模式及对应信号传输路径如表1所示。
表1
由于采用的是分离元件搭建，从系统级层面实现的40GSPS时间交替高速采样系统，在并行交替采样过程中，每一个环节的非一致性(如增益、频率响应非一致性、平坦度等)，均会严重影响采样质量，因此需要在系统联调之前，对各个环节预先进行一致性测试，确保每个模块的信号具有良好的信号一致性。为了便于测试和调试，系统具体实现方案采用模块化结构，各个模块之间通过射频同轴线缆连接，如图4所示。对各个模块充分调试和测试，能够确保整机系统调试和测试的顺利进行。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种四通道输入的40GSPS采集系统信号驱动电路，其特征在于，包括：
四个一分为二的功分器PD1、PD2、PD3、PD4，一通道的高速信号经过该通道的模拟通道电路放大后的信号CH1_S经过功分器PD1输出两路幅度和相位均相同的高速信号CH1_S1、CH1_S2，二通道的高速信号经过该通道的模拟通道电路放大后的信号CH2_S经过功分器PD2输出两路幅度和相位均相同的高速信号CH2_S1、CH2_S2，三通道的高速信号经过该通道的模拟通道电路放大后的信号CH3_S经过功分器PD3输出两路幅度和相位均相同的高速信号CH3_S1、CH3_S2，四通道的高速信号经过该通道的模拟通道电路放大后的信号CH4_S经过功分器PD4输出两路幅度和相位均相同的高速信号CH4_S1、CH4_S2；
四块驱动选择板DR_1、DR_2、DR_3、DR_4，每块驱动选择电路板又包括一二选一模拟开关、一一分为二的功分器以及两个单端信号转差分信号的高速差分放大器；
其中，高速信号CH1_S1以及高速信号CH2_S1分别送入驱动选择电路板DR_1中二选一模拟开关的两个输入端，二选一模拟开关的选择信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_1_1以及差分信号DR_1_2；高速信号CH3_S1以及高速信号CH4_S1分别送入驱动选择电路板DR_2中二选一模拟开关的两个输入端，二选一模拟开关的选择信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_2_1以及差分信号DR_2_2；高速信号CH1_S2以及高速信号CH2_S2分别送入驱动选择电路板DR_3中二选一模拟开关的两个输入端，二选一模拟开关的选择信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_3_1以及差分信号DR_3_2；高速信号CH3_S2以及高速信号CH4_S2分别送入驱动选择电路板DR_4中二选一模拟开关的两个输入端，二选一模拟开关的选择信号送入到一分为二的功分器的输入端，一分为二的功分器的两个输出分别送入两个单端信号转差分信号的高速差分放大器，分别得到差分信号DR_4_1以及差分信号DR_4_2；
四块10GSPS驱动板10G_1#、10G_2#、10G_3#、10G_4#，每块10GSPS驱动板包括两个高速差分放大器，每个高速差分放大器输出两路差分驱动信号，每路差分驱动信号驱动一个5GSPS的ADC；
其中，差分信号DR_1_1输入到10GSPS驱动板10G_1#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC1_CHA、ADC2_CHA，差分信号DR_2_1输入到10GSPS驱动板10G_1#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC1_CHB、ADC2_CHB；差分信号DR_1_2输入到10GSPS驱动板10G_2#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC3_CHA、ADC4_CHA，差分信号DR_2_2输入到10GSPS驱动板10G_2#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC3_CHB、ADC4_CHB；
差分信号DR_3_1输入到10GSPS驱动板10G_3#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC5_CHA、ADC6_CHA，差分信号DR_4_1输入到10GSPS驱动板10G_3#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC5_CHB、ADC6_CHB；差分信号DR_3_2输入到10GSPS驱动板10G_4#中的一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC7_CHA、ADC8_CHA，差分信号DR_4_2输入到10GSPS驱动板10G_4#中的另一个高速差分放大器的输入端，然后输出两路差分驱动信号ADC7_CHB、ADC8_CHB。
2.根据权利要求1所述的四通道输入的40GSPS采集系统信号驱动电路，其特征在于，所述八路差分驱动信号ADC1_CHA～ADC8_CHA分别送入8个5GSPS ADC的A输入端口，所述八路差分驱动信号ADC1_CHB～ADC8_CHB分别送入所述8个5GSPS ADC的B输入端口，5GSPS ADC的A输入端口、B输入端口只有一个输入端口可以进行信号采样。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101259013A (zh) * 2007-05-28 2008-09-10 廉姜芳 采用内置右腿驱动的心电检测系统
US20140105339A1 (en) * 2011-06-03 2014-04-17 Maxlinear, Inc. Signal receiver with multi-level sampling
CN105116413A (zh) * 2015-09-07 2015-12-02 中国科学院电子学研究所 高速并行采集系统时钟同步装置
US9312878B1 (en) * 2008-08-15 2016-04-12 Hypres, Inc. Superconductor analog to digital converter
CN206759425U (zh) * 2017-04-19 2017-12-15 北华航天工业学院 并行采样前通道放大电路
CN207396719U (zh) * 2017-10-27 2018-05-22 西安深瞳智控技术有限公司 一种提高agc动态范围和精度的激光回波信号调理装置
CN108233928A (zh) * 2016-12-14 2018-06-29 中国航空工业集团公司西安航空计算技术研究所 一种航空多通道高精度模拟量采集系统bit方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101259013A (zh) * 2007-05-28 2008-09-10 廉姜芳 采用内置右腿驱动的心电检测系统
US9312878B1 (en) * 2008-08-15 2016-04-12 Hypres, Inc. Superconductor analog to digital converter
US20140105339A1 (en) * 2011-06-03 2014-04-17 Maxlinear, Inc. Signal receiver with multi-level sampling
CN105116413A (zh) * 2015-09-07 2015-12-02 中国科学院电子学研究所 高速并行采集系统时钟同步装置
CN108233928A (zh) * 2016-12-14 2018-06-29 中国航空工业集团公司西安航空计算技术研究所 一种航空多通道高精度模拟量采集系统bit方法
CN206759425U (zh) * 2017-04-19 2017-12-15 北华航天工业学院 并行采样前通道放大电路
CN207396719U (zh) * 2017-10-27 2018-05-22 西安深瞳智控技术有限公司 一种提高agc动态范围和精度的激光回波信号调理装置

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
QIU DUYU: "Study on Signal Conditioning Technology in 2GHz Broadband Digital Oscilloscope", 《2013 IEEE 11TH INTERNATIONAL CONFERENCE ON ELECTRONIC MEASUREMENT & INSTRUMENTS》 *
纪大伟: "基于FPGA的多通道高速数据采集系统", 《仪表技术与传感器》 *

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