CN109189623A - 一种cpu的测试方法、装置及电子设备 - Google Patents

一种cpu的测试方法、装置及电子设备 Download PDF

Info

Publication number
CN109189623A
CN109189623A CN201810971482.3A CN201810971482A CN109189623A CN 109189623 A CN109189623 A CN 109189623A CN 201810971482 A CN201810971482 A CN 201810971482A CN 109189623 A CN109189623 A CN 109189623A
Authority
CN
China
Prior art keywords
order
time
test
setwp
decay
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810971482.3A
Other languages
English (en)
Other versions
CN109189623B (zh
Inventor
石德礼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Inspur Intelligent Technology Co Ltd
Original Assignee
Zhengzhou Yunhai Information Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhengzhou Yunhai Information Technology Co Ltd filed Critical Zhengzhou Yunhai Information Technology Co Ltd
Priority to CN201810971482.3A priority Critical patent/CN109189623B/zh
Publication of CN109189623A publication Critical patent/CN109189623A/zh
Priority to PCT/CN2019/089276 priority patent/WO2020038039A1/zh
Priority to US17/270,874 priority patent/US11354211B2/en
Application granted granted Critical
Publication of CN109189623B publication Critical patent/CN109189623B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/26—Functional testing
    • G06F11/263—Generation of test inputs, e.g. test vectors, patterns or sequences ; with adaptation of the tested hardware for testability with external testers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/24—Marginal checking or other specified testing methods not covered by G06F11/26, e.g. race tests
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
    • G06F11/2236—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test CPU or processors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2273—Test methods

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Debugging And Monitoring (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明提供了一种CPU的测试方法、装置及电子设备，本发明中能够自动配置SETWP测试中的decay命令、以及decay命令之后的每一命令对应的命令执行时间，进而实现对CPU的正确的SETWP测试，获取测试结果。通过本发明实施例，不需要依赖人工调整各条命令对应的delay的参数值。

Description

一种CPU的测试方法、装置及电子设备
技术领域
本发明涉及服务器领域，更具体的说，涉及一种CPU的测试方法、装置及电子设备。
背景技术
服务器主板在研发过程中需要做详细严格的测试，来验证主板各项功能是否正常，各项参数是否符合设计标准。中央处理器CPU作为主板上的核心部件，其测试工作也是重点关注的部分。
在对CPU执行SETWP测试时，当将SVID Dn命令由fast改为decay，并将SETWP date由22改为32后，开始执行decay测试。当decay命令以及后续命令执行出错时，需要人工调整各条命令对应的delay的参数值，才能使得decay命令以及后续命令正确执行。
但是人工调整各条命令对应的delay的参数值，费时费力。
发明内容
有鉴于此，本发明提供一种CPU的测试方法、装置及电子设备，以解决人工调整各条命令对应的delay的参数值，费时费力的问题。
为解决上述技术问题，本发明采用了如下技术方案：
一种CPU的测试方法，包括：
执行对CPU的SETWP测试，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间；
重新执行所述SETWP测试，并调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间；
重新执行所述SETWP测试，并获取测试数据，以根据所述测试数据确定所述CPU是否合格；
其中，所述测试数据包括最终生成的cso信号中出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差。
优选地，确定所述SETWP测试中decay命令对应的第一命令执行时间，包括：
获取生成的cso信号中的出现第一个上升沿的第一时间以及生成的alert信号中出现第一个下降沿的第二时间；
计算所述第一时间与所述第二时间的第一时间差；
根据所述第一时间差，计算所述第一命令执行时间。
优选地，调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间，包括：
获取生成的alert信号中第i个下降沿以及确定所述第i个下降沿对应的命令；其中，i≥2、且i为正整数；
判断所述命令是否是位于所述decay命令之后的第i-1个命令；
若是，则确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间；
若不是，则将所述命令以及所述第i-1个命令的顺序对调，并执行所述确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间这一步骤；
判断所述第i-1个命令是否是所述SETWP测试中需执行的最后一个命令；
若不是，则返回执行所述获取生成的alert信号中第i个下降沿以及所述第i个预设下降沿对应的命令这一步骤，直到为decay命令之后每一命令配置第二命令执行时间后停止。
优选地，确定位于所述decay命令之后的第i-1个命令对应的第二命令执行时间，包括：
获取生成的cso信号中的出现第一个上升沿的第三时间以及生成的alert信号中出现第i个下降沿的第四时间；
计算所述第三时间与所述第四时间的第二时间差；
根据所述第二时间差，计算并配置所述第二命令执行时间。
优选地，根据所述第一时间差，计算所述第一命令执行时间，包括：
计算所述第一时间差与预设数值的比值，并将所述比值作为所述第一命令执行时间。
一种CPU的测试装置，包括：
第一配置模块，用于执行对CPU的SETWP测试，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间；
第二配置模块，用于重新执行所述SETWP测试，并调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间；
数据获取模块，用于重新执行所述SETWP测试，并获取测试数据，以根据所述测试数据确定所述CPU是否合格；
其中，所述测试数据包括最终生成的cso信号中出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差。
优选地，所述第一配置模块包括：
第一获取子模块，用于获取生成的cso信号中的出现第一个上升沿的第一时间以及生成的alert信号中出现第一个下降沿的第二时间；
第一计算子模块，用于计算所述第一时间与所述第二时间的第一时间差；
第二计算子模块，用于根据所述第一时间差，计算所述第一命令执行时间。
优选地，所述第二配置模块包括：
第二获取子模块，用于获取生成的alert信号中第i个下降沿以及确定所述第i个下降沿对应的命令；其中，i≥2、且i为正整数；
第一判断子模块，用于判断所述命令是否是位于所述decay命令之后的第i-1个命令；
配置子模块，用于若第一判断模块判断出所述命令是位于所述decay命令之后的第i-1个命令，确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间；
顺序调整子模块，用于若第一判断模块判断出所述命令不是位于所述decay命令之后的第i-1个命令，将所述命令以及所述第i-1个命令的顺序对调；
所述配置子模块，还用于所述顺序调整子模块将所述命令以及所述第i-1个命令的顺序对调后，确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间；
第二判断子模块，用于判断所述第i-1个命令是否是所述SETWP测试中需执行的最后一个命令；
所述第二获取子模块，还用于第二判断子模块判断出所述第i-1个命令不所述SETWP测试中需执行的最后一个命令后，获取生成的alert信号中第i个下降沿以及所述第i个预设下降沿对应的命令，直到为decay命令之后每一命令配置第二命令执行时间后停止。
优选地，所述配置子模块包括：
获取单元，用于获取生成的cso信号中的出现第一个上升沿的第三时间以及生成的alert信号中出现第i个下降沿的第四时间；
第一计算单元，用于计算所述第三时间与所述第四时间的第二时间差；
第二计算单元，用于根据所述第二时间差，计算并配置所述第二命令执行时间。
一种电子设备，包括：存储器和处理器；
其中，所述存储器用于存储程序；
处理器调用程序并用于：
执行对CPU的SETWP测试，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间；
重新执行所述SETWP测试，并调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间；
重新执行所述SETWP测试，并获取测试数据，以根据所述测试数据确定所述CPU是否合格；
其中，所述测试数据包括最终生成的cso信号中出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差。
相较于现有技术，本发明具有以下有益效果：
本发明提供了一种CPU的测试方法、装置及电子设备，本发明中能够自动配置SETWP测试中的decay命令、以及decay命令之后的每一命令对应的命令执行时间，进而实现对CPU的正确的SETWP测试，获取测试结果。通过本发明实施例，不需要依赖人工调整各条命令对应的delay的参数值。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种CPU的测试方法的方法流程图；
图2为本发明实施例提供的一种对CPU测试的场景示意图；
图3为本发明实施例提供的另一种对CPU测试的场景示意图；
图4为本发明实施例提供的再一种对CPU测试的场景示意图；
图5为本发明实施例提供的另一种CPU的测试方法的方法流程图；
图6为本发明实施例提供的又一种对CPU测试的场景示意图；
图7为本发明实施例提供的第五种对CPU测试的场景示意图；
图8为本发明实施例提供的第六种对CPU测试的场景示意图；
图9为本发明实施例提供的另一种CPU的测试方法的方法流程图；
图10为本发明实施例提供的一种CPU的测试装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种CPU的测试方法，参照图1，可以包括：
S11、执行对CPU的SETWP测试，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间；
具体的，参照图2，测试前半部分中，SVID Dn和SVID Up的命令都是fast，这时只需要直接执行官方给出的脚本即可得到对应的波形，然后测量出对应的数据即可。
后半部分测试中，SVID Dn的命令发生了变化，由fast变为了decay，如图3所示。
参照图4，序号1、3、4、5、6、8、9和10是需要测试的命令，1、3、4和5为前半部分测试，6、8、9和10为后半部分测试，本发明实施例主要侧重于后半部分测试。
在执行后半部分测试时，除了需要将SVID Dn命令由fast改为decay，参照图4，还需要将SETWP date由22改为32。此后，就开始执行6、8、9和10这几条命令。
当第一次执行完6、8、9和10这几条命令后，从图4中最后一列可以看出，第8、9和10行的执行结果为F，即错误Fail。此时，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间。第一命令执行时间即为图4中的第6行中的delay的参数值。
可选的，在本实施例的基础上，参照图5以及图6，确定所述SETWP测试中decay命令对应的第一命令执行时间，可以包括：
S21、获取生成的cso信号中的出现第一个上升沿的第一时间以及生成的alert信号中出现第一个下降沿的第二时间；
具体的，cso信号为图6中的最上方的曲线，alert信号为图6中中间的曲线。获取cso信号中的出现第一个上升沿的第一时间，以及获取alert信号中出现第一个下降沿的第二时间。
S22、计算所述第一时间与所述第二时间的第一时间差；
S23、根据所述第一时间差，计算所述第一命令执行时间。
其中，第一命令执行时间为技术人员设置的用来执行decay命令的时间。
可选的，在本实施例的基础上，步骤S23可以包括：
计算所述第一时间差与预设数值的比值，并将所述比值作为所述第一命令执行时间。
具体的，预设数值可以是40，即第一时间差与40的比值，即为第一命令执行时间。
S12、重新执行所述SETWP测试，并调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间；
具体的，当把decay命令对应的第一命令执行时间调整后，重新执行SETWP测试，此后依次调整SETWP测试中所述decay命令之后的每一命令对应的命令执行时间。
当所述decay命令之后的每一命令对应的命令执行时间均配置完后，该SETWP测试就能够正常执行，并且每一条命令的执行结果均为P，即通过Pass。其中，每一所述decay命令之后的每一命令对应的命令执行时间均配置完的结果可以参照图7，图7中第6、8、9和10行中每一行的delay的参数值均重新进行了调整。
S13、重新执行所述SETWP测试，并获取测试数据，以根据所述测试数据确定所述CPU是否合格；
其中，所述测试数据包括最终生成的cso信号中出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差。
具体的，参照图8，图8为最终生成的曲线图，alert信号中共有三个下降沿，每个下降沿对应8、9和10行的一个命令，出现下降沿，说明相应的命令正在执行，此时该命令对应的电压信号曲线也会出现下降沿。
计算cso信号中的出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差，进而技术人员就可以根据计算出的时间差，来分析CPU是否正确。
需要说明的是，图6以及图8中的最下方的曲线即为第8、9或10行的命令对应的电压信号曲线。
本实施例中，能够自动配置SETWP测试中的decay命令、以及decay命令之后的每一命令对应的命令执行时间，进而实现对CPU的正确的SETWP测试，获取测试结果。通过本发明实施例，不需要依赖人工调整各条命令对应的delay的参数值。
另外，本实施例能给测试人员一个清晰的调试思路和方法，解决脚本出错的问题，避免了人工盲目修改造成的时间浪费。提高了调试的成功率，简洁高效。
可选的，在上述任一实施例的基础上，参照图9，步骤S12可以包括：
S31、获取生成的alert信号中第i个下降沿以及确定所述第i个下降沿对应的命令；
其中，i≥2、且i为正整数。
具体的，从i＝2开始，每个命令对应一个电压信号，通过使用探棒可以测量得到每个电压信号的波形图，在alert信号中出现第i个下降沿时，会有一个电压信号的波形图中也出现下降沿，进而再确定该电压信号对应的命令，即为所述第i个下降沿对应的命令。
S32、判断所述命令是否是位于所述decay命令之后的第i-1个命令；
若是，则执行步骤S33；若不是，则执行步骤S34。
具体的，需要依次调整所述decay命令之后的每个命令的对应的命令执行时间，则首先需要调整decay命令之后的第i-1个命令，当i为2时，则是调整decay命令之后的第1个命令。
需要说明的是，可能会出现decay命令之后的命令没有按照先后顺序执行的情况，如先执行decay命令之后的第二个命令，后执行decay命令之后的第一个命令。所以此处设置了一个判断过程，来确定该命令是否是位于所述decay命令之后的第i-1个命令。若不是，则需要调整该命令的顺序。
S33、确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间；
可选的，在本实施例的基础上，步骤S33可以包括：
1)获取生成的cso信号中的出现第一个上升沿的第三时间以及生成的alert信号中出现第i个下降沿的第四时间；
2)计算所述第三时间与所述第四时间的第二时间差；
3)根据所述第二时间差，计算并配置所述第二命令执行时间。
需要说明的是，步骤S33的具体实现过程同步骤S21-23的过程类似，请参照上述相应说明，在此不再赘述。
S34、将所述命令以及所述第i-1个命令的顺序对调；
具体的，将该命令以及所述第i-1个命令的顺序对调，即将该命令以及所述第i-1个命令的位置对调，这样就可以优先执行该命令。
需要说明的是，执行完步骤S34后，返回执行步骤S33。
S35、判断所述第i-1个命令是否是所述SETWP测试中需执行的最后一个命令；
若是，则结束；若不是，则返回执行步骤S31，直到为decay命令之后每一命令配置第二命令执行时间后停止。
设置步骤S35的目的，就是为了确定均为decay命令之后每一命令配置了第二命令执行时间。
当均为decay命令之后每一命令配置了第二命令执行时间后，该SETWP测试就能够正常运行，并获取测试数据。
需要说明的是，在执行确定并配置所述SETWP测试中decay命令对应的第一命令执行时间的步骤之前，应该将将各个电压信号的负载load值固定，并且在整个调试过程中，load值不可以随意更改。因为load值得不同会影响脚本的执行结果。
本实施例中，通过保持各电压load值不变，排除多余影响脚本执行的变量。通过测量时间差来换算得出Delay的数值。通过探棒实测，确定脚本是否需要调整执行顺序。整体调试过程中，逐条去调试，将失败Fail脚本逐条调试为通过Pass。最终将全部脚本调试成功。
可选的，在上述CPU的测试方法的实施例的基础上，本发明的另一实施例提供了一种CPU的测试装置，参照图10，可以包括：
第一配置模块101，用于执行对CPU的SETWP测试，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间；
第二配置模块102，用于重新执行所述SETWP测试，并调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间；
数据获取模块103，用于重新执行所述SETWP测试，并获取测试数据，以根据所述测试数据确定所述CPU是否合格；
其中，所述测试数据包括最终生成的cso信号中出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差。
进一步，所述第一配置模块101可以包括：
第一获取子模块，用于获取生成的cso信号中的出现第一个上升沿的第一时间以及生成的alert信号中出现第一个下降沿的第二时间；
第一计算子模块，用于计算所述第一时间与所述第二时间的第一时间差；
第二计算子模块，用于根据所述第一时间差，计算所述第一命令执行时间。
进一步，第二计算子模块用于根据所述第一时间差，计算所述第一命令执行时间时，具体用于：
计算所述第一时间差与预设数值的比值，并将所述比值作为所述第一命令执行时间。
本实施例中，能够自动配置SETWP测试中的decay命令、以及decay命令之后的每一命令对应的命令执行时间，进而实现对CPU的正确的SETWP测试，获取测试结果。通过本发明实施例，不需要依赖人工调整各条命令对应的delay的参数值。
另外，本实施例能给测试人员一个清晰的调试思路和方法，解决脚本出错的问题，避免了人工盲目修改造成的时间浪费。提高了调试的成功率，简洁高效。
需要说明的是，本实施例中的各个模块和子模块的工作过程，请参照上述相应说明，在此不再赘述。
可选的，在上述任一CPU的测试装置的实施例的基础上，所述第二配置模块包括：
第二获取子模块，用于获取生成的alert信号中第i个下降沿以及确定所述第i个下降沿对应的命令；其中，i≥2、且i为正整数；
第一判断子模块，用于判断所述命令是否是位于所述decay命令之后的第i-1个命令；
配置子模块，用于若第一判断模块判断出所述命令是位于所述decay命令之后的第i-1个命令，确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间；
顺序调整子模块，用于若第一判断模块判断出所述命令不是位于所述decay命令之后的第i-1个命令，将所述命令以及所述第i-1个命令的顺序对调；
所述配置子模块，还用于所述顺序调整子模块将所述命令以及所述第i-1个命令的顺序对调后，确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间；
第二判断子模块，用于判断所述第i-1个命令是否是所述SETWP测试中需执行的最后一个命令；
所述第二获取子模块，还用于第二判断子模块判断出所述第i-1个命令不所述SETWP测试中需执行的最后一个命令后，获取生成的alert信号中第i个下降沿以及所述第i个预设下降沿对应的命令，直到为decay命令之后每一命令配置第二命令执行时间后停止。
进一步，所述配置子模块包括：
获取单元，用于获取生成的cso信号中的出现第一个上升沿的第三时间以及生成的alert信号中出现第i个下降沿的第四时间；
第一计算单元，用于计算所述第三时间与所述第四时间的第二时间差；
第二计算单元，用于根据所述第二时间差，计算并配置所述第二命令执行时间。
本实施例中，通过保持各电压load值不变，排除多余影响脚本执行的变量。通过测量时间差来换算得出Delay的数值。通过探棒实测，确定脚本是否需要调整执行顺序。整体调试过程中，逐条去调试，将失败Fail脚本逐条调试为通过Pass。最终将全部脚本调试成功。
需要说明的是，本实施例中的各个模块、子模块和单元的工作过程，请参照上述相应说明，在此不再赘述。
可选的，在上述任一CPU的测试方法及装置的实施例的基础上，本发明的另一实施例提供了一种电子设备，可以包括：存储器和处理器；
其中，所述存储器用于存储程序；
处理器调用程序并用于：
执行对CPU的SETWP测试，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间；
重新执行所述SETWP测试，并调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间；
重新执行所述SETWP测试，并获取测试数据，以根据所述测试数据确定所述CPU是否合格；
其中，所述测试数据包括最终生成的cso信号中出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差。
本实施例中，能够自动配置SETWP测试中的decay命令、以及decay命令之后的每一命令对应的命令执行时间，进而实现对CPU的正确的SETWP测试，获取测试结果。通过本发明实施例，不需要依赖人工调整各条命令对应的delay的参数值。
另外，本实施例能给测试人员一个清晰的调试思路和方法，解决脚本出错的问题，避免了人工盲目修改造成的时间浪费。提高了调试的成功率，简洁高效。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种CPU的测试方法，其特征在于，包括：
执行对CPU的SETWP测试，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间；
重新执行所述SETWP测试，并调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间；
重新执行所述SETWP测试，并获取测试数据，以根据所述测试数据确定所述CPU是否合格；
其中，所述测试数据包括最终生成的cso信号中出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差。
2.根据权利要求1所述的测试方法，其特征在于，确定所述SETWP测试中decay命令对应的第一命令执行时间，包括：
获取生成的cso信号中的出现第一个上升沿的第一时间以及生成的alert信号中出现第一个下降沿的第二时间；
计算所述第一时间与所述第二时间的第一时间差；
根据所述第一时间差，计算所述第一命令执行时间。
3.根据权利要求1所述的测试方法，其特征在于，调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间，包括：
获取生成的alert信号中第i个下降沿以及确定所述第i个下降沿对应的命令；其中，i≥2、且i为正整数；
判断所述命令是否是位于所述decay命令之后的第i-1个命令；
若是，则确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间；
若不是，则将所述命令以及所述第i-1个命令的顺序对调，并执行所述确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间这一步骤；
判断所述第i-1个命令是否是所述SETWP测试中需执行的最后一个命令；
若不是，则返回执行所述获取生成的alert信号中第i个下降沿以及所述第i个预设下降沿对应的命令这一步骤，直到为decay命令之后每一命令配置第二命令执行时间后停止。
4.根据权利要求3所述的测试方法，其特征在于，确定位于所述decay命令之后的第i-1个命令对应的第二命令执行时间，包括：
获取生成的cso信号中的出现第一个上升沿的第三时间以及生成的alert信号中出现第i个下降沿的第四时间；
计算所述第三时间与所述第四时间的第二时间差；
根据所述第二时间差，计算并配置所述第二命令执行时间。
5.根据权利要求2所述的测试方法，其特征在于，根据所述第一时间差，计算所述第一命令执行时间，包括：
计算所述第一时间差与预设数值的比值，并将所述比值作为所述第一命令执行时间。
6.一种CPU的测试装置，其特征在于，包括：
第一配置模块，用于执行对CPU的SETWP测试，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间；
第二配置模块，用于重新执行所述SETWP测试，并调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间；
数据获取模块，用于重新执行所述SETWP测试，并获取测试数据，以根据所述测试数据确定所述CPU是否合格；
其中，所述测试数据包括最终生成的cso信号中出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差。
7.根据权利要求6所述的测试装置，其特征在于，所述第一配置模块包括：
第一获取子模块，用于获取生成的cso信号中的出现第一个上升沿的第一时间以及生成的alert信号中出现第一个下降沿的第二时间；
第一计算子模块，用于计算所述第一时间与所述第二时间的第一时间差；
第二计算子模块，用于根据所述第一时间差，计算所述第一命令执行时间。
8.根据权利要求6所述的测试装置，其特征在于，所述第二配置模块包括：
第二获取子模块，用于获取生成的alert信号中第i个下降沿以及确定所述第i个下降沿对应的命令；其中，i≥2、且i为正整数；
第一判断子模块，用于判断所述命令是否是位于所述decay命令之后的第i-1个命令；
配置子模块，用于若第一判断模块判断出所述命令是位于所述decay命令之后的第i-1个命令，确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间；
顺序调整子模块，用于若第一判断模块判断出所述命令不是位于所述decay命令之后的第i-1个命令，将所述命令以及所述第i-1个命令的顺序对调；
所述配置子模块，还用于所述顺序调整子模块将所述命令以及所述第i-1个命令的顺序对调后，确定并配置位于所述decay命令之后的第i-1个命令对应的第二命令执行时间；
第二判断子模块，用于判断所述第i-1个命令是否是所述SETWP测试中需执行的最后一个命令；
所述第二获取子模块，还用于第二判断子模块判断出所述第i-1个命令不所述SETWP测试中需执行的最后一个命令后，获取生成的alert信号中第i个下降沿以及所述第i个预设下降沿对应的命令，直到为decay命令之后每一命令配置第二命令执行时间后停止。
9.根据权利要求8所述的测试装置，其特征在于，所述配置子模块包括：
获取单元，用于获取生成的cso信号中的出现第一个上升沿的第三时间以及生成的alert信号中出现第i个下降沿的第四时间；
第一计算单元，用于计算所述第三时间与所述第四时间的第二时间差；
第二计算单元，用于根据所述第二时间差，计算并配置所述第二命令执行时间。
10.一种电子设备，其特征在于，包括：存储器和处理器；
其中，所述存储器用于存储程序；
处理器调用程序并用于：
执行对CPU的SETWP测试，确定并配置所述SETWP测试中decay命令对应的第一命令执行时间；
重新执行所述SETWP测试，并调整所述SETWP测试中所述decay命令之后的每一命令对应的命令执行时间；
重新执行所述SETWP测试，并获取测试数据，以根据所述测试数据确定所述CPU是否合格；
其中，所述测试数据包括最终生成的cso信号中出现第一个上升沿的时间与最终生成的alert信号中的出现每个下降沿的时间的时间差。
CN201810971482.3A 2018-08-24 2018-08-24 一种cpu的测试方法、装置及电子设备 Active CN109189623B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201810971482.3A CN109189623B (zh) 2018-08-24 2018-08-24 一种cpu的测试方法、装置及电子设备
PCT/CN2019/089276 WO2020038039A1 (zh) 2018-08-24 2019-05-30 一种cpu的测试方法、装置及电子设备
US17/270,874 US11354211B2 (en) 2018-08-24 2019-05-30 Method and apparatus for performing test for CPU, and electronic device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810971482.3A CN109189623B (zh) 2018-08-24 2018-08-24 一种cpu的测试方法、装置及电子设备

Publications (2)

Publication Number Publication Date
CN109189623A true CN109189623A (zh) 2019-01-11
CN109189623B CN109189623B (zh) 2021-03-09

Family

ID=64919464

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810971482.3A Active CN109189623B (zh) 2018-08-24 2018-08-24 一种cpu的测试方法、装置及电子设备

Country Status (3)

Country Link
US (1) US11354211B2 (zh)
CN (1) CN109189623B (zh)
WO (1) WO2020038039A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020038039A1 (zh) * 2018-08-24 2020-02-27 郑州云海信息技术有限公司 一种cpu的测试方法、装置及电子设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62242256A (ja) * 1986-04-14 1987-10-22 Toshiba Corp メモリカ−ドの書込み保護方式
CN103969482A (zh) * 2013-01-30 2014-08-06 鸿富锦精密电子(天津)有限公司 Svid数据测试系统及方法
CN103969491A (zh) * 2013-01-30 2014-08-06 鸿富锦精密工业（深圳）有限公司 处理器电压的检测装置及方法
CN104081312A (zh) * 2012-04-20 2014-10-01 惠普发展公司，有限责任合伙企业 电压调节控制系统
CN104572373A (zh) * 2015-01-05 2015-04-29 浪潮电子信息产业股份有限公司 一种基于svid的内存电压拉偏测试方法
US20180088647A1 (en) * 2016-09-29 2018-03-29 Intel Corporation Techniques to enable communication between a processor and voltage regulator

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4373416A (en) * 1976-12-29 1983-02-15 Nippon Gakki Seizo Kabushiki Kaisha Wave generator for electronic musical instrument
DE10161994A1 (de) * 2000-12-28 2002-07-04 Papst Motoren Gmbh & Co Kg Verfahren zum Steuern der Kommutierung eines elektronisch kommutierten Motors, und Motor zur Durchführung eines solchen Verfahrens
US6700409B2 (en) * 2001-05-07 2004-03-02 Sun Microsystems, Inc. Source synchronous I/O using temporal delay queues
US7307896B2 (en) * 2005-03-11 2007-12-11 Micron Technology, Inc. Detection of row-to-row shorts and other row decode defects in memory devices
US7109475B1 (en) * 2005-04-28 2006-09-19 Thermo Finnigan Llc Leading edge/trailing edge TOF detection
JP4846306B2 (ja) * 2005-09-09 2011-12-28 富士通セミコンダクター株式会社 半導体記憶装置及びそれを用いた半導体集積回路システム並びに半導体記憶装置の制御方法
US7450039B2 (en) * 2006-07-05 2008-11-11 Silicon Library Inc. Transmission device and electronic apparatus with self-diagnostic function, and self-diagnostic method for use therein
US20080278223A1 (en) * 2006-11-22 2008-11-13 Kent Kernahan Apparatus and method for controlling the propagation delay of a circuit by controlling the voltage applied to the circuit
US7912817B2 (en) * 2008-01-14 2011-03-22 International Business Machines Corporation System and method for data management through decomposition and decay
US7852692B2 (en) * 2008-06-30 2010-12-14 Freescale Semiconductor, Inc. Memory operation testing
DE102010055618A1 (de) * 2010-12-22 2012-06-28 Austriamicrosystems Ag Eingangsschaltungsanordnung, Ausgangsschaltungsanordnung und System mit einer Eingangs- und einer Ausgangsschaltungsanordnung
EP2533022A1 (de) * 2011-06-10 2012-12-12 Hexagon Technology Center GmbH Hochpräzise synchronisierte Messwerterfassung
US8791676B2 (en) * 2011-09-30 2014-07-29 Monolithic Power Systems, Inc. Reference adjusting power supply for processor and control method thereof
US9190906B2 (en) * 2012-05-16 2015-11-17 Intel Deutschland Gmbh Digital event generator, comparator, switched mode energy converter and method
CN102915702B (zh) * 2012-10-19 2015-06-10 深圳市华星光电技术有限公司 一种oled显示装置及其控制方法
US9229639B2 (en) * 2013-03-11 2016-01-05 Sandisk Technologies Inc. Method and non-volatile memory device for improving latency together with write protection
US9952281B2 (en) * 2013-07-04 2018-04-24 Nvidia Corporation Clock jitter and power supply noise analysis
DE102017214421A1 (de) * 2017-08-18 2019-02-21 Robert Bosch Gmbh Verfahren und Vorrichtung zur Synchronisation von Prozessen auf wenigstens zwei Prozessoren
KR102527388B1 (ko) * 2018-04-06 2023-04-28 삼성전자주식회사 디지털-타임 컨버터 회로를 포함하는 위상 고정 루프 회로, 클럭 신호 생성기 및 이의 동작 방법
CN109189623B (zh) * 2018-08-24 2021-03-09 苏州浪潮智能科技有限公司 一种cpu的测试方法、装置及电子设备
US10972331B2 (en) * 2019-01-31 2021-04-06 Rohde & Schwarz Gmbh & Co. Kg Method for generating an output signal having predetermined jitter characteristics

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62242256A (ja) * 1986-04-14 1987-10-22 Toshiba Corp メモリカ−ドの書込み保護方式
CN104081312A (zh) * 2012-04-20 2014-10-01 惠普发展公司，有限责任合伙企业 电压调节控制系统
CN103969482A (zh) * 2013-01-30 2014-08-06 鸿富锦精密电子(天津)有限公司 Svid数据测试系统及方法
CN103969491A (zh) * 2013-01-30 2014-08-06 鸿富锦精密工业（深圳）有限公司 处理器电压的检测装置及方法
CN104572373A (zh) * 2015-01-05 2015-04-29 浪潮电子信息产业股份有限公司 一种基于svid的内存电压拉偏测试方法
US20180088647A1 (en) * 2016-09-29 2018-03-29 Intel Corporation Techniques to enable communication between a processor and voltage regulator

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
INTEL CORPORATION: "Intel Xeon processor scalable family", 《HTTPS://WWW.BECHTLE.COM/SHOP/MEDIAS/5975DBDD2F5BA92D2A6EC7D7.PDF?CONTEXT=BWFZDGVYFHJVB3R8MTEXODEWNXXHCHBSAWNHDGLVBI9WZGZ8ADM3L2G5MI8XMDC3NTM2ODEWNJAXNC5WZGZ8ZJQ5ZJFJOWMXZMY1NMZHNDC4NME4NGJJNGM3MTFMMDEWNGMXZGNKMDM1YWUYMGE5YJVKMJIYYWZHN2E4YZRIMA》 *

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020038039A1 (zh) * 2018-08-24 2020-02-27 郑州云海信息技术有限公司 一种cpu的测试方法、装置及电子设备
US11354211B2 (en) 2018-08-24 2022-06-07 Zhengzhou Yunhai Information Technology Co., Ltd. Method and apparatus for performing test for CPU, and electronic device

Also Published As

Publication number Publication date
CN109189623B (zh) 2021-03-09
WO2020038039A1 (zh) 2020-02-27
US11354211B2 (en) 2022-06-07
US20210200651A1 (en) 2021-07-01

Similar Documents

Publication Publication Date Title
US8242798B2 (en) Signal testing system and method of a printed circuit board
US9864003B1 (en) Automated waveform analysis using a parallel automated development system
CN102252820B (zh) 光模块生产中的在线自动化测试系统的工作方法
US4644487A (en) Method and apparatus for verifying the design of digital electronic components
US10598722B1 (en) Automated waveform analysis methods using a parallel automated development system
CN101957428B (zh) 监控电路板的自动测试方法与工具
TWI416141B (zh) 電路板測試系統及方法
US7047174B2 (en) Method for producing test patterns for testing an integrated circuit
US20140375346A1 (en) Test control device and method for testing signal integrities of electronic product
CN112685239A (zh) 一种针对多核dsp+fpga构架处理电路的自动测试系统及方法
CN109831348A (zh) 自动化工装测试方法、设备及系统
CN109189623A (zh) 一种cpu的测试方法、装置及电子设备
CN108664593A (zh) 数据一致性校验方法、装置、存储介质及电子设备
CN110456763A (zh) 智能驾驶控制器的测试系统及方法
US20170082687A1 (en) De-bugging environment with smart card
CN215678646U (zh) Pwm电路的测试系统
CN103165405A (zh) 一种通过gpib接口实时生成多维变量密码方法
CN109270439A (zh) 一种芯片测试方法、装置、设备及介质
CN104714168A (zh) 一种柔性线路板的针测方法
El-Kharashy et al. A novel assertions-based code coverage automatic cad tool
US7206713B2 (en) Method of adjusting strobe timing and function testing device for semiconductor device
CN109918312B (zh) 一种基于risc_v的嵌入式flash编程模块的验证方法
CN115510782B (zh) 定位验证错误的方法、电子设备和存储介质
CN105988048A (zh) 一种电网异常波形的自适应测试方法、装置及系统
US20140358514A1 (en) System and method for automatically generating offline result emulation files from a testflow

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20210205

Address after: Building 9, No.1, guanpu Road, Guoxiang street, Wuzhong Economic Development Zone, Wuzhong District, Suzhou City, Jiangsu Province

Applicant after: SUZHOU LANGCHAO INTELLIGENT TECHNOLOGY Co.,Ltd.

Address before: Room 1601, floor 16, 278 Xinyi Road, Zhengdong New District, Zhengzhou City, Henan Province

Applicant before: ZHENGZHOU YUNHAI INFORMATION TECHNOLOGY Co.,Ltd.

GR01 Patent grant
GR01 Patent grant