CN109167587B - 基于fpga的信号带通滤波处理方法及系统 - Google Patents

基于fpga的信号带通滤波处理方法及系统 Download PDF

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Abstract

本申请揭示了一种基于FPGA的信号带通滤波处理方法及系统，该方法包括：在FPGA中根据输入信号获取正交解调信号；对正交解调信号进行CIC抽取滤波，得到初始滤波信号；对初始滤波信号再次进行FIR滤波，得到目标滤波信号。本申请通过数字方法实现正交解调和滤波，并利用CIC滤波和FIR补充滤波级联，既缓解了模拟电路设计的压力，提高了正交解调的精度，又极大的节约了FPGA的资源开销。

Description

基于FPGA的信号带通滤波处理方法及系统
技术领域
本发明属于信号带通滤波处理领域，涉及一种基于FPGA的信号带通滤波处理方法及系统。
背景技术
在特定的工作环境下，需要对特定频率的工作信号进行滤波，以减少噪声的影响。而这种允许特定频段的波通过同时屏蔽其他频段的设备即为带通滤波器。由于带通滤波器设计复杂，因此人们采用信号正交解调加低通滤波的方式，来实现带通滤波效果。
在传统领域中一般采用模拟电路对数据进行正交和滤波，再配合有限冲激响应数字(Finite Impulse Response，简称：FIR)低通滤波器来实现带通的功能。
虽然这种方法一定程度上优化了数据处理流程，但还是存在以下几个问题：(1)FIR低通滤波器是由用多阶乘加和来实现，该方法对于乘法器有限的FPGA(全称：Field－Programmable Gate Array，中文：现场可编程门阵列)而言是一种极大的资源浪费；(2)在滤波效果而言，FIR在较少的系数下，很难实现窄带宽的低通滤波器。
发明内容
为了解决相关技术中的问题，本申请中提供了一种基于FPGA的信号带通滤波处理方法及系统，具体技术方案如下：
第一方面，提供了一种基于FPGA的信号带通滤波处理方法，其特征在于，所述方法应用于FPGA中，所述方法包括：
根据输入信号获取正交解调信号；
对所述正交解调信号进行级联积分梳状(英文：Cascade Integrator Comb，CIC)抽取滤波，得到初始滤波信号；
对所述初始滤波信号再次进行FIR滤波，得到目标滤波信号。
可选的，所述根据输入信号获取正交解调信号，包括：
根据预存在所述FPGA中的输入信号与正交解调信号之间的对应关系，查找出与所述输入信号对应的正交解调信号；
或者，
将所述输入信号与预定的三角函数进行同采样率相乘，得到所述正交解调信号。
可选的，所述输入信号为xn(t)＝cos(w0t+w0(n-1)τ)，所述三角函数分别为：2sin(w1t)和2cos(w1t)，所述正交解调信号的实部值和虚部值分别为：
Del＝sin[(w1+w0)t+w0(n-1)τ]+sin[(w1-w0)t-w0(n-1)τ]；
DeR＝cos[(w1+w0)t+w0(n-1)τ]+cos[(w1-w0)t-w0(n-1)τ]；
其中，w0为所述输入信号的频率，τ为采样间隔，w1为带通滤波器的通带中间频率。
可选的，所述FIR补偿滤波模块为16通道复用的三系数滤波器，所述对所述初始滤波信号再次进行FIR滤波，包括：
利用16通道同时采样，对于每次采样，将每个通道采样的三个数据分别与三个系数相乘，得到各个通道对应的乘积数据，将各个通道的乘积数据进行累加，得到所述目标滤波信号。
第二方面，提供了一种基于FPGA的信号带通滤波处理系统，其特征在于，所述系统应用于FPGA中，所述系统包括正交解调信号生成模块、CIC滤波模块以及FIR补偿滤波模块，其中：
所述正交解调信号生成模块用于根据输入信号获取正交解调信号，将所述正交解调信号输入至所述CIC滤波模块；
所述CIC滤波模块用于对所述正交解调信号进行CIC抽取滤波，得到初始滤波信号，将所述初始滤波信号输入至所述FIR补偿滤波模块；
所述FIR补偿滤波模块用于对所述初始滤波信号再次进行FIR滤波，得到目标滤波信号。
可选的，所述正交解调信号生成模块还用于：
根据预存在所述FPGA中的输入信号与正交解调信号之间的对应关系，查找出与所述输入信号对应的正交解调信号；
或者，
将所述输入信号与预定的三角函数进行同采样率相乘，得到正交解调信号。
可选的，所述输入信号为xn(t)＝cos(w0t+w0(n-1)τ)，所述三角函数分别为：2sin(w1t)和2cos(w1t)，所述正交解调信号生成模块将所述输入信号与预定的三角函数进行同采样率相乘，得到的正交解调信号的实部值和虚部值分别为：
Del＝sin[(w1+w0)t+w0(n-1)τ]+sin[(w1-w0)t-w0(n-1)τ]；
DeR＝cos[(w1+w0)t+w0(n-1)τ]+cos[(w1-w0)t-w0(n-1)τ]；
其中，w0为所述输入信号的频率，τ为采样间隔，w1为带通滤波器的通带中间频率。
可选的，所述FIR补偿滤波模块为16通道复用的三系数滤波器，所述FIR补偿滤波模块还用于：
利用16通道同时采样，对于每次采样，将每个通道采样的三个数据分别与三个系数相乘，得到各个通道对应的乘积数据，将各个通道的乘积数据进行累加，得到所述目标滤波信号。
可选的，所述系统还包括直接数字式频率合成器(英文：Direct DigitalSynthesizer，DDS)模块和显示模块，其中：
所述DDS模块用于生成标准输入信号，将所述标准输入信号输入至所述正交解调信号生成模块以获取与所述标准输入信号对应的正交解调信号，所述低CIC滤波模块用于对所述正交解调信号进行CIC抽取滤波，得到初始滤波信号，所述FIR补偿滤波模块用于对所述初始滤波信号再次进行FIR滤波，得到目标滤波信号；
所述显示模块用于显示所述初始滤波信号和所述目标滤波信号。
本申请提供的基于FPGA的信号带通滤波处理方法及系统，首先将信号的正交解调和滤波全部通过数字方法实现；其次，采用级联积分梳状(英文：Cascade IntegratorComb，CIC)滤波器和FIR补偿滤波器替代了传统的模拟滤波和FIR滤波。相对传统技术，本申请中在FPGA中将数字正交解调、CIC滤波以及FIR补偿滤波依次级联，首先，本申请的数字正交解调缓解了模拟电路设计的压力，并提高了正交解调的精度，解调频率可直接在软件中改动即可实现，省去了电路上的调整，提高了产品的灵活性和通用性；其次，本申请采用的CIC抽取滤波器和FIR补偿滤波器极大的减少了乘法器的占用，同时数据的抽取减少后续数据传输压力，解决了传输带宽不足问题；最后，在滤波器设计中采用了多通道复用设计，极大的节约了FPGA的资源开销。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性的，并不能限制本发明。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。
图1是本申请一个实施例中提供的Matlab仿真CIC滤波器频率响应的示意图；
图2是本申请一个实施例中提供的Matlab仿真补偿滤波器的效果图；
图3是本申请一个实施例中提供的Matlab仿真两种滤波器级联的效果图；
图4是本申请一个实施例中提供的基于FPGA的信号带通滤波处理系统的结构示意图；
图5是本申请一个实施例中提供的补偿滤波器FPGA设计原理的示意图；
图6是本申请一个实施例中提供的多通道复用滤波器数据存入读取格式的示意图；
图7是本申请一个实施例中提供的信号经过CIC滤波与FIR补偿滤波后幅度图；
图8是本申请另一个实施例中提供的信号经过CIC滤波与FIR补偿滤波后幅度图；
图9是本申请一个实施例中提供的不同频率下经过滤波器后信号幅度图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置和方法的例子。
本申请提供的基于FPGA的信号带通滤波处理方法及系统，在FPGA中将数字正交解调、CIC滤波以及FIR补偿滤波依次级联，也即，首先将信号的正交解调和滤波全部通过数字方法实现；其次，采用CIC滤波器和FIR补偿滤波器替代了传统的模拟滤波和FIR滤波。由此可知，本申请实现带通滤波和特定输出频率由数字正交解调、CIC滤波以及FIR补偿滤波三个环节完成。为了便于理解，下面先通过实例，分析各环节的基本原理。基本参数要求：采样率4M，信号频段400K，带通滤波器带宽40K，抽取后频率62.5K。
1.1正交解调
输入信号为：
xn(t)＝cos(w0t+w0(n-1)τ) (1)
其中w0为频率，τ为每次接收到的信号之间的时间差(采样间隔)；
将以上的输入信号分别乘以2sin(w1t)和2cos(w1t)，最后得到以下实部和虚部值：
Del＝sin[(w1+w0)t+w0(n-1)τ]+sin[(w1-w0)t-w0(n-1)τ] (2)
DeR＝cos[(w1+w0)t+w0(n-1)τ]+cos[(w1-w0)t-w0(n-1)τ] (3)
其中w1为带通滤波器的通带中间频率。将信号通过一个低通滤波器，这时高频的w1+w0信号会被衰减，而w1-w0低频信号会被保留下来。通过以上的方法，通过低通滤波器实现了在w1处带通滤波器的功能。根据设计要求这里w1，w0为400KHz。
1.2低通CIC滤波
传统的单级CIC抽取滤波器包括三个部分：积分部分，抽取器，梳状部分。与传统的FIR滤波器相比减少了乘法器的使用，而是用加法器来代替。因为CIC滤波器的特性，使得在编程过程中不占用乘法器资源，让FPGA能够在有限的资源下实现很好的滤波效果。CIC滤波器的传输方程如下：
Figure BDA0001834671250000041
式中D设计参数，称为微分延迟，通常取为1，R为CIC滤波器抽取因子，一般为2的幂次方。将上面的公式转换为频率的方程，并且实现多级滤波器，则得到如下传递函数：
Figure BDA0001834671250000042
根据多级CIC传递函数方程，可得到如下结论：
1)旁瓣的大小与N存在直接的关系，每多一阶则多13db的衰减。
2)主瓣零值点频率为
Figure BDA0001834671250000051
此值大小主要取决于带宽要求。
已知fs计算出半带为20K为了保障带宽和滤波效果选取这R为64。
为了进一步减小旁瓣的值，本申请中可以选取5阶的CIC滤波器。
根据以上的参数选择在Matlab中仿真得出频率响应曲线如图1所示。
1.3FIR补偿滤波
由于CIC滤波器呈衰减趋势，为了提高带宽内信号频响，需在后级级联一个ISOP(一种特殊的FIR)补偿滤波器(本申请中也称为FIR补偿滤波器)，以减少带宽内信号的衰减。ISOP的频率响应曲线如下：
Figure BDA0001834671250000052
在C<-2时，在
Figure BDA0001834671250000053
区间内为上升曲线.正好可以弥补在CIC滤波器低频端的快速衰减。以上便是补偿滤波器的原理所在。为了达到补偿的功能，
Figure BDA0001834671250000054
得到k的范围为1≤k≤1.56因此，取k＝1。
将CIC滤波器和FIR补偿滤波器级联：
Figure BDA0001834671250000055
Figure BDA0001834671250000056
级联后截止频率为20K，选择参数C为-5。得到的补偿滤波器的频率响应曲线如图2所示。
将CIC滤波器与ISOP补偿滤波器组合，得到整个滤波器的响应曲线，如下图3所示。由图3可直观的看出，在低频段，信号几乎无衰减。在20KHz处，CIC滤波器与级联了ISOP的滤波器的信号频响分别为-7.5dB，-1.8dB，可见ISOP补偿明显提高了带宽内信号的频响。
根据仿真结果可看出，仅用数字处理即可有效快捷的实现带通滤波功能。下面将介绍本申请中基于FPGA的信号带通滤波处理系统以及方法的基本步骤和实验结果。
请参见图4所示，其是基于FPGA的信号带通滤波处理系统的结构示意图，该系统包括正交解调信号生成模块41、低通CIC滤波模块42以及FIR补偿滤波模块43。
本申请使用了FPGA，实现以上正交解调信号生成模块41、低通CIC滤波模块42以及FIR补偿滤波模块43的设计。
一般来讲，正交解调信号生成模块41是基于Xilinx的FPGA编写的代码程序或者与FPGA硬件的结合，开发环境为Vivado2017.1。
正交解调信号生成模块41用于根据输入信号获取正交解调信号。在实际应用中，可以根据如下两种方式实现：
第一种方式中，正交解调信号生成模块41根据预存在FPGA中的输入信号与正交解调信号之间的对应关系，查找出与输入信号对应的正交解调信号。
第二种方式中，正交解调信号生成模块41将输入信号与预定的三角函数进行同采样率相乘，得到正交解调信号。
也就是说，正交解调信号生成模块41在获得正交解调信号时，可以在FPGA中可采用查表的方式实现，也可采用FPGA内部CORDIC核来实现三角函数的产生，将三角函数与信号进行同采样率相乘，这里的三角函数分别为2sin(w1t)和2cos(w1t)，可得到如公式(2)(3)的解调信号。
Xlinx为了方便用户开发，在Vivado中集成了CIC滤波器的IP核，用户可通过参数设置和对其外部接口进行数据编程，实现CIC滤波器功能。正交解调信号生成模块41将获得的正交解调后的信号(或称为数据)输入至CIC滤波模块42，这里的CIC滤波模块42也是基于Xilinx的FPGA编写的代码程序或者与FPGA硬件的结合，以用于实现CIC抽取滤波功能。
类似的，FIR补偿滤波模块43也是基于Xilinx的FPGA编写的代码程序或者与FPGA硬件的结合，以用于实现FIR滤波功能。利用FPGA实现FIR滤波已经是一种较为广泛的应用。由于通道数量多，而FPGA的资源有限，采用多通道复用的方式来节约资源的占用。首先介绍一下多通道复用设计的基本原理。本申请采用了16通道复用，FIR系数为3，设计框图如图5所示。
FIR补偿滤波模块43模拟出的FIR补偿滤波器利用16通道同时采样，需要采样的数据一次存入双口RAM中，因此数据写入时钟为采样时钟的16倍。4M采样率在经过了CIC的64倍抽取，最后得出采样时钟为62.5KHz，因此数据写入时钟为1MHz。将数据存入双端口RAM，存入地址采用递增的方式，当达到最大值时，循环至0地址重新递增。
FIR补偿滤波器为三系数滤波器，因此需要将存入RAM中的每个通道三个数据点分别与三个系数相乘。FIR补偿滤波模块43利用16通道同时采样，对于每次采样，将每个通道采样的三个数据分别与三个预定系数相乘，得到各个通道对应的乘积数据，将各个通道的乘积数据进行累加，得到所述目标滤波信号。
也就是说，数据存储RAM需要开辟48个数据空间，如图6所示，其是本申请一个实施例中提供的多通道复用滤波器数据存入读取格式的示意图。每一次采样完成后，三组数据都需要与系数相乘，因此数据输出时钟频率为3M，系数读取时钟同理为3M。数据读取地址第一次：第一通道为0，16，32，第二通道为1，17，33，以此类推，通道16地址为15，31，47。第二次：第一通道16，32，0，第二通道17，33，1，以此类推，通道16地址为31，47，15；以此类推。
将每个通道的三个数据分别与三个系数0.25，1.5，1相乘，并进行累加，最后获得的数据即为经过滤波后的数据。
为了验证设计的正确性，本申请提供的系统还可以包括DDS模块44和显示模块45，其中：
DDS模块44用于生成标准输入信号。利用该标准输入信号来检测滤波效率。该DDS模块可以是基于FPGA模拟的程序或者与硬件的结合，也可以是独立于FPGA的硬件。
DDS模块44将标准输入信号输入至正交解调信号生成模块41以获取与标准输入信号对应的正交解调信号，CIC滤波模块42用于对正交解调信号进行CIC抽取滤波，得到初始滤波信号，FIR补偿滤波模块43用于对初始滤波信号再次进行FIR滤波，得到目标滤波信号；显示模块45用于显示初始滤波信号和目标滤波信号。分别对比经过CIC滤波和FIR补偿滤波的数据幅度变化，以及不同频率下经过两级滤波后幅值的变化。
图7所示，是本申请一个实施例中提供的信号经过CIC滤波与FIR补偿滤波后幅度图，为信号输入频率为420K时，经过解调和滤波，在CIC滤波输出端和FIR补偿滤波输出端的信号幅度值。原始信号输入幅值为2^16，经过滤波器后幅值分别衰减为26512，52110，与仿真结果一致。由于降采样，数据峰值读取会存在一定误差。
同理，信号输入频率450K时输出的信号幅度，如图8所示，信号基本都被滤去。
图9为不同频率下，CIC+ISOP滤波后FPGA数据输出幅值。由图9中的曲线可知结果与理论仿真数据高度一致。FPGA程序能够满足设计需求。在占用较少资源的条件下，实现了高频率下窄带宽的带通滤波器。
综上所述，本申请提供的基于FPGA的信号带通滤波处理系统，首先将信号的正交解调和滤波全部通过数字方法实现；其次，采用CIC滤波器和FIR补偿滤波器替代了传统的模拟滤波和FIR滤波。相对传统技术，首先，本申请的数字正交解调缓解了模拟电路设计的压力，并提高了正交解调的精度，解调频率可直接在软件中改动即可实现，省去了电路上的调整，提高了产品的灵活性和通用性；其次，本申请采用的CIC抽取滤波器和FIR补偿滤波器极大的减少了乘法器的占用，同时数据的抽取减少后续数据传输压力，解决了传输带宽不足问题；最后，在滤波器设计中采用了多通道复用设计，极大的节约了FPGA的资源开销。
另外，本申请还提供了一种基于FPGA的信号带通滤波处理方法，该方法应用于图4的系统中，可以通过该系统中的软件、硬件或软硬件结合的方式实现。该方法包括如下步骤：
步骤S1，根据输入信号获取正交解调信号；
进一步的，在根据输入信号获取正交解调信号时，可以包括如下两种方式实现：
第一种方式：根据预存在FPGA中的输入信号与正交解调信号之间的对应关系，查找出与输入信号对应的正交解调信号。
第二种方式：将输入信号与预定的三角函数进行同采样率相乘，得到正交解调信号。
这里的输入信号为xn(t)＝cos(w0t+w0(n-1)τ)，三角函数分别为：2sin(w1t)和2cos(w1t)，正交解调信号的实部值和虚部值分别为：
Del＝sin[(w1+w0)t+w0(n-1)τ]+sin[(w1-w0)t-w0(n-1)τ]；
DeR＝cos[(w1+w0)t+w0(n-1)τ]+cos[(w1-w0)t-w0(n-1)τ]；
其中，w0为输入信号的频率，τ为采样间隔，w1为带通滤波器的通带中间频率。
步骤S2，对正交解调信号进行CIC抽取滤波，得到初始滤波信号；
本步骤具体的可以参见系统中对CIC滤波的描述，这里就不再赘述。
步骤S3，对初始滤波信号再次进行FIR滤波，得到目标滤波信号。
在对初始滤波信号再次进行FIR滤波时，采用模拟的16通道复用的三系数滤波器，利用16通道同时采样，对于每次采样，将每个通道采样的三个数据分别与三个系数相乘，得到各个通道对应的乘积数据，将各个通道的乘积数据进行累加，得到所述目标滤波信号。
对于本公开方法实施例中未披露的细节，请参照本公开系统实施例。
综上所述，本申请提供的基于FPGA的信号带通滤波处理方法，首先将信号的正交解调和滤波全部通过数字方法实现；其次，采用CIC滤波器和FIR补偿滤波器替代了传统的模拟滤波和FIR滤波。相对传统技术，首先，本申请的数字正交解调缓解了模拟电路设计的压力，并提高了正交解调的精度，解调频率可直接在软件中改动即可实现，省去了电路上的调整，提高了产品的灵活性和通用性；其次，本申请采用的CIC抽取滤波器和FIR补偿滤波器极大的减少了乘法器的占用，同时数据的抽取减少后续数据传输压力，解决了传输带宽不足问题；最后，在滤波器设计中采用了多通道复用设计，极大的节约了FPGA的资源开销。
本领域技术人员在考虑说明书及实践这里发明的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未发明的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。
应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (5)

1.一种FPGA的信号带通滤波处理方法，其特征在于，所述方法应用于FPGA中，所述方法包括：
根据输入信号获取正交解调信号；
对所述正交解调信号进行CIC抽取滤波，得到初始滤波信号；
对所述初始滤波信号再次进行FIR滤波，得到目标滤波信号；
根据预存在所述FPGA中的输入信号与正交解调信号之间的对应关系，查找出与所述输入信号对应的正交解调信号；
或者，
将所述输入信号与预定的三角函数进行同采样率相乘，得到所述正交解调信号；
所述输入信号为xn(t)＝cos(w0t+w0(n-1)τ)，所述三角函数分别为：2sin(w1t)和2cos(w1t)，所述正交解调信号的实部值和虚部值分别为：Del＝sin[(w1+w0)t+w0(n-1)τ]+sin[(w1-w0)t-w0(n-1)τ]；
DeR＝cos[(w1+w0)t+w0(n-1)τ]+cos[(w1-w0)t-w0(n-1)τ]；
其中，w0为所述输入信号的频率，τ为采样间隔，w1为带通滤波器的通带中间频率。
2.根据权利要求1所述的方法，其特征在于，所述对所述初始滤波信号再次进行FIR滤波，包括：
利用16通道同时采样，对于每次采样，将每个通道采样的三个数据分别与三个预定系数相乘，得到各个通道对应的乘积数据，将各个通道的乘积数据进行累加，得到所述目标滤波信号。
3.一种基于FPGA的信号带通滤波处理系统，其特征在于，所述系统应用于FPGA中，所述系统包括正交解调信号生成模块、CIC滤波模块以及FIR补偿滤波模块，其中：
所述正交解调信号生成模块用于根据输入信号获取正交解调信号，将所述正交解调信号输入至所述CIC滤波模块；
所述CIC滤波模块用于对所述正交解调信号进行CIC抽取滤波，得到初始滤波信号，将所述初始滤波信号输入至所述FIR补偿滤波模块；
所述FIR补偿滤波模块用于对所述初始滤波信号再次进行FIR滤波，得到目标滤波信号；
根据预存在所述FPGA中的输入信号与正交解调信号之间的对应关系，查找出与所述输入信号对应的正交解调信号；
或者，
将所述输入信号与预定的三角函数进行同采样率相乘，得到正交解调信号；
所述输入信号为xn(t)＝cos(w0t+w0(n-1)τ)，所述三角函数分别为：2sin(w1t)和2cos(w1t)，所述正交解调信号生成模块将所述输入信号与预定的三角函数进行同采样率相乘，得到的正交解调信号的实部值和虚部值分别为：
Del＝sin[(w1+w0)t+w0(n-1)τ]+sin[(w1-w0)t-w0(n-1)τ]；
DeR＝cos[(w1+w0)t+w0(n-1)τ]+cos[(w1-w0)t-w0(n-1)τ]；
其中，w0为所述输入信号的频率，τ为采样间隔，w1为带通滤波器的通带中间频率。
4.根据权利要求3所述的系统，其特征在于，所述FIR补偿滤波模块为16通道复用的三系数滤波器，所述FIR补偿滤波模块还用于：
利用16通道同时采样，对于每次采样，将每个通道采样的三个数据分别与三个预定系数相乘，得到各个通道对应的乘积数据，将各个通道的乘积数据进行累加，得到所述目标滤波信号。
5.根据权利要求3所述的系统，其特征在于，所述系统还包括DDS模块和显示模块，其中：
所述DDS模块用于生成标准输入信号，将所述标准输入信号输入至所述正交解调信号生成模块以获取与所述标准输入信号对应的正交解调信号，所述CIC滤波模块用于对所述正交解调信号进行CIC抽取滤波，得到初始滤波信号，所述FIR补偿滤波模块用于对所述初始滤波信号再次进行FIR滤波，得到目标滤波信号；
所述显示模块用于显示所述初始滤波信号和所述目标滤波信号。
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