CN109166861A - 一种三维存储器及其制作方法 - Google Patents

Abstract

本发明提供一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层；在所述伪栅极层和所述介质层中形成穿通所述伪栅极层和所述介质层的多个沟道孔；在所述沟道孔的表面上直接覆盖阻挡层材料以形成阻挡层，以及在所述阻挡层上覆盖电荷存储层，所述阻挡层材料为氧化物；去除所述伪栅极层而在所述介质层之间形成间隙；以及在所述间隙中形成栅极层。

Description

一种三维存储器及其制作方法

技术领域

本发明主要涉及半导体制造领域，尤其涉及一种三维存储器及其制作方法。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。

在3D NAND闪存的制作过程中，在核心区的堆叠结构上刻蚀形成沟道孔，然后填充沟道孔。在填充沟道孔的过程中，首先需要形成阻挡层。通常采用现场蒸汽生成法(InSituSteam Generated，ISSG)氧化沉积的虚拟阻挡层(例如氮化硅材料)以形成阻挡层。ISSG工艺一般对虚拟阻挡层进行过氧化以使氧化过程充分，然而虚拟阻挡层下方的虚拟栅极层也会被氧化，导致沟道孔的关键尺寸(Critical Dimension，CD)增加。沟道孔关键尺寸的增加将会使得沟道孔之间的虚拟栅极层的宽度变窄，导致后续工艺中替代虚拟栅极层的栅极层的尺寸相应减小，不仅会增加的工艺难度而且会影响三维存储器的电气性能。

发明内容

本发明要解决的技术问题是一种制作三维存储器的方法及三维存储器，可以增加沟道孔的关键尺寸，降低工艺难度，提升三维存储器的电气性能。

为解决上述技术问题，本发明提供了一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层；在所述伪栅极层和所述介质层中形成穿通所述伪栅极层和所述介质层的多个沟道孔；在所述沟道孔的表面上直接覆盖阻挡层材料以形成阻挡层，以及在所述阻挡层上覆盖电荷存储层，所述阻挡层材料为氧化物；去除所述伪栅极层而在所述介质层之间形成间隙；以及在所述间隙中形成栅极层。

在本发明的一实施例中，在所述沟道孔的表面上直接覆盖阻挡层材料以形成阻挡层的方法为原子层沉积法。

在本发明的一实施例中，所述原子层沉积法的反应周期数为1-2。

在本发明的一实施例中，所述阻挡层的厚度为1-2nm。

在本发明的一实施例中，在所述阻挡层上覆盖电荷存储层的方法为原子层沉积法。

在本发明的一实施例中，所述原子层沉积法的反应周期数为10-11。

在本发明的一实施例中，所述电荷存储层的厚度为10-11nm。

在本发明的一实施例中，在所述阻挡层上覆盖电荷存储层之后还包括：在所述电荷存储层上依次形成隧穿层和沟道层。

在本发明的一实施例中，在所述阻挡层上覆盖电荷存储层之后还包括：氧化所述电荷存储层的与所述阻挡层相邻的部分厚度，使之成为所述阻挡层的一部分。

本发明还提供一种三维存储器，包括：半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的栅极层和介质层；所述栅极层和所述介质层中形成有穿通所述栅极层和所述介质层的多个沟道孔；所述沟道孔的表面上覆盖有阻挡层以及所述阻挡层上覆盖有电荷存储层，所述阻挡层的材料为氧化物；所述电荷存储层和所述阻挡层间形成有过渡层，所述过渡层由构成所述电荷存储层的材料氧化得到。

在本发明的一实施例中，所述阻挡层的厚度为1-2nm。

在本发明的一实施例中，所述电荷存储层的厚度为10-11nm。

与现有技术相比，本发明具有以下优点：本发明提供了一种三维存储器及其制作方法，采用了原子层沉积法直接在沟道孔上形成阻挡层，阻挡层的材料为氧化物，无需在沟道孔上进行氧化过程，阻挡层下方的虚拟栅极层不会被氧化到，沟道孔的关键尺寸可以维持在一个相对稳定的水平，可以简化后续工艺，提升三维存储器的电气性能。此外，可以通过原子层沉积法形成厚度较薄的阻挡层和厚度较厚的电荷存储层，电荷存储层的厚度留有余量。在后续BSG氧化工艺中，电荷存储层与阻挡层相邻的部分厚度也会被氧化，电荷存储层的余量厚度发挥作用，使电荷存储层的厚度维持在相对稳定的水平，提高了三维存储器电气性能的稳定性。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1A-1D是一种三维存储器的制作方法的示例性过程的剖面示意图。

图2A-2D是一种三维存储器的制作方法的示例性过程的俯视图。

图3是本发明一实施例的一种三维存储器的制作方法的流程图。

图4A-4G是本发明一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。

图5A-5D是本发明一实施例的一种三维存储器的制作方法的示例性过程的俯视图。

图6A-6B是本发明的一实施例的一种三维存储器的结构示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

如背景技术所介绍，在例如3D NAND闪存的三维存储器件中，存储阵列可包括核心(core)区和阶梯区。阶梯区用来供存储阵列各层中的栅极层引出接触部。这些栅极层作为存储阵列的字线，执行编程、擦写、读取等操作。

在3D NAND闪存的制作过程中，在核心区的堆叠结构上刻蚀形成沟道孔，然后填充沟道孔。在填充沟道孔的过程中，首先需要形成阻挡层。通常采用现场蒸汽生成法(InSituSteam Generated，ISSG)氧化沉积的虚拟阻挡层(例如氮化硅材料)以形成阻挡层。ISSG工艺一般对虚拟阻挡层进行过氧化以使氧化过程充分，然而虚拟阻挡层下方的虚拟栅极层也会被氧化，导致沟道孔的关键尺寸(Critical Dimension，CD)增加。沟道孔的关键尺寸指的是沟道孔的直径，在3D NAND闪存的制作过程是一个非常重要的参数。沟道孔关键尺寸的增加将会使得沟道孔之间的虚拟栅极层的宽度变窄，导致后续工艺中替代虚拟栅极层的栅极层的尺寸相应减小，不仅会增加的工艺难度而且会影响三维存储器的电气性能。

图1A-1D是一种三维存储器的制作方法的示例性过程的剖面示意图。图2A-2D是对应的三维存储器的堆叠结构的俯视图。堆叠结构100包括交替堆叠的伪栅极层101和介质层102。伪栅极层101和介质层102中形成有穿通伪栅极层101和介质层102的多个沟道孔103。该制作方法主要是填充沟道孔103。填充沟道孔103的过程包括如图1A和2A所示的在堆叠结构的沟道孔103上覆盖虚拟阻挡层104，如图1B和2B所示的使用氧化虚拟阻挡层104形成阻挡层105，如图1C和2C所示的在阻挡层105上覆盖电荷存储层106，最后如图1D和2D所示的在电荷存储层106上覆盖隧穿层107和沟道层108等以实现对沟道孔103的填充。

如图1B所示，采用ISSG工艺对虚拟阻挡层104进行过氧化时，虚拟阻挡层104下方的虚拟栅极层101也会被氧化，导致沟道孔103的关键尺寸增加。沟道孔103关键尺寸的增加将会使得沟道孔103之间的虚拟栅极层101的宽度变窄，导致后续工艺中替代虚拟栅极层101的栅极层的尺寸相应减小，不仅会增加的工艺难度而且会影响三维存储器的电气性能。

图3是本发明一实施例的一种三维存储器的制作方法的流程图。图4A-4G是本发明一实施例的一种三维存储器的制作方法的示例性过程的剖面示意图。图5A-5D是本发明一实施例的一种三维存储器的制作方法的示例性过程的俯视图。下面参考图3-5D所示描述本实施例的一种三维存储器的制作方法。

在步骤302，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的结构的至少一部分。半导体结构可包括阵列区(array)，阵列区可包括核心区(core)和阶梯区(stair step,SS)。核心区是包括存储单元的区域，阶梯区是包括字线连接电路的区域。阶梯区可位于核心区的至少一侧。从垂直方向看，阵列区可具有衬底和堆叠结构，在核心区的堆叠结构上形成有沟道孔阵列，在阶梯区的堆叠结构上可形成有虚拟沟道孔阵列，堆叠结构包括交替堆叠的伪栅极层和介质层，并在边缘形成有阶梯结构。阶梯结构具有若干层台阶，至少部分伪栅极层的边缘构成台阶的顶表面。

在图4A所示例的半导体结构400a的剖面图中，半导体结构400a可包括堆叠结构410，堆叠结构410可包括交替堆叠的伪栅极层410a和介质层410b。为简化起见，未示出半导体结构在水平方向上的其他区域，例如阶梯区。堆叠结构410中伪栅极层410a和介质层410b的数目取决于所制作的三维存储器件的层数(如32层或64层)。

在本发明的实施例中，伪栅极层410a的材料可以是氮化硅。介质层410b的材料例如是氧化硅。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。此外，所举例的各层的材料仅仅是示例性的，例如伪栅极层410a和介质层410b还可以选用电荷存储型(CTF)三维NAND存储器中可用的其他材料。例如伪栅极层410a和介质层410b还可以是氧化硅与(未掺杂)保护或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。

在步骤304，在伪栅极层和介质层中形成穿通伪栅极层和介质层的多个沟道孔。

在此，可使用一道光刻制程在半导体结构的核心区形成沟道孔。例如，可使用针对核心区的光掩模对核心区进行曝光，配合相应的刻蚀，形成沟道孔。在此步骤中，光刻的过程可以是各种已知的合适步骤。例如，覆盖光阻层后进行曝光，然后进行刻蚀。

在图4B所示例的半导体结构400b的剖面图中，半导体结构400b的核心区中具有多个沟道孔420。每个沟道孔420贯穿伪栅极层410a和介质层410b。理论上沟道孔420在垂直方向上的直径应该是相同的，但是随着刻蚀深度的增加，刻蚀的难度逐渐提高，导致底部沟道孔420的直径减小，因此实际上沟道孔420的形状是在垂直方向上直径逐渐减小的倒锥形。在此，沟道孔420的关键尺寸指的是沟道孔420的平均直径。

在步骤306，在沟道孔的表面上直接覆盖阻挡层材料以形成阻挡层以及在阻挡层上覆盖电荷存储层。

在此，在沟道孔的表面上直接覆盖阻挡层材料以形成阻挡层以及在阻挡层上覆盖电荷存储层的方法为原子层沉积法(Atomic Layer Deposition，ALD)。通过原子层沉积法可以将阻挡层以单原子膜的形式一层一层镀在沟道孔的表面以及将电荷存储层以单原子膜的形式一层一层镀在阻挡层的表面。原子层沉积法包括多个反应周期，通过控制原子层沉积法的反应周期数可以实现对阻挡层和电荷存储层厚度的调整。以一个反应周期覆盖1nm厚度左右的原子膜为例，进行2个反应周期覆盖的原子膜的厚度可以达到2nm左右，进行10个反应周期覆盖的原子膜的厚度可以达到10nm左右。阻挡层的材料可以例如是氧化硅，电荷存储层的材料可以例如是氮化硅。

在此步骤中，可以通过原子层沉积法形成厚度较薄的阻挡层和厚度较厚的电荷存储层，电荷存储层的厚度留有余量。在后续BSG氧化工艺中，电荷存储层与阻挡层相邻的部分厚度也会被氧化，电荷存储层的余量厚度发挥作用，使电荷存储层的厚度维持在相对稳定的水平，提高了三维存储器电气性能的稳定性。

在图4C和图5A所示例的半导体结构400c的剖面图和顶视图中，沟道孔420的表面覆盖有阻挡层430。在沟道孔420的表面上直接覆盖阻挡层430的方法为原子层沉积法。通过原子层沉积法可以将阻挡层430以单原子膜的形式一层一层镀在沟道孔420的表面。原子层沉积法包括多个反应周期，通过控制原子层沉积法的反应周期数可以实现对阻挡层430厚度的调整。在本发明的实施例中，采用原子层沉积法在沟道孔420的表面覆盖阻挡层430的反应周期数为1-2，将每次反应周期沉积的厚度控制在1nm左右，可以实现将阻挡层430的厚度控制在1-2nm左右。阻挡层430的材料可以例如是氧化硅、氧化铝、氧化铪等。在本发明的实施例中，采用了原子层沉积法直接在沟道孔420上形成阻挡层430，阻挡层430的材料为氧化物，无需在沟道孔420上进行氧化过程，阻挡层430下方的虚拟栅极层410a不会被氧化到，沟道孔420的关键尺寸可以维持在一个相对稳定的水平，可以简化后续工艺，提升三维存储器的电气性能。

在图4D和图5B所示例的半导体结构400d的剖面图和顶视图中，阻挡层430的表面覆盖有电荷存储层440。在阻挡层430的表面上覆盖电荷存储层440的方法为原子层沉积法。通过原子层沉积法可以将电荷存储层440以单原子膜的形式一层一层镀在阻挡层430的表面。原子层沉积法包括多个反应周期，通过控制原子层沉积法的反应周期数可以实现对电荷存储层440厚度的调整。在本发明的实施例中，采用原子层沉积法在阻挡层430的表面覆盖电荷存储层440的反应周期数为10-11，将每次反应周期沉积的厚度控制在1nm左右，可以实现将电荷存储层440的厚度控制在10-11nm左右。电荷存储层440的材料可以是具有电荷俘获能力的介质材料，例如氮化硅、氮氧化硅等。

可以通过原子层沉积法形成厚度较薄的阻挡层430和厚度较厚的电荷存储层440，电荷存储层440的厚度留有余量。在后续BSG氧化工艺中，电荷存储层440与阻挡层430相邻的部分厚度也会被氧化，电荷存储层440的余量厚度发挥作用，使电荷存储层440的厚度维持在相对稳定的水平，提高了三维存储器电气性能的稳定性。

在步骤308，在电荷存储层上依次形成隧穿层和沟道层。

在此，在电荷存储层上依次形成隧穿层和沟道层的方法可以包括沉积。可以从已知的各种沉积工艺，例如低压化学气相沉积(Low Pressure CVD，LPCVD)、等离子体增强化学气相沉积(Plasma Enhanced CVD，PECVD)、高密度等离子体化学气相沉积(High densityPlasma CVD，HDPCVD)、有机金属化学气相沉积(Metal-Organic CVD，MOCVD)MOCVD、分子束外延(Molecular Beam Epitaxial，MBE)、原子层沉积(Atomic Layer Deposition，ALD)中选中合适的工艺。优选地，可以选用原子层沉积工艺。隧穿层靠近沟道孔中心轴线并接触后续沉积的沟道层。隧穿层的材料可以是氧化硅等。沟道层的材料可以是含碳多晶硅等半导体材料，，其厚度例如为1-10nm。在本发明的实施例中，沟道层中还可以形成有支撑层，用于为沟道孔提供支撑作用。支撑层的工艺可以是原子层沉积。支撑层的材料可以是氧化硅。在形成支撑层之后，还可以包括对堆叠结构进行平坦化。对堆叠结构进行平坦化的工艺可以是化学机械磨平(Chemical Mechanical Polishing，CMP)。

在图4E和5C所示例的半导体结构400e的剖面图和顶视图中，电荷存储层440上形成有隧穿层450，隧穿层450上形成有沟道层460，沟道层460中形成有支撑层470。在电荷存储层440上依次形成隧穿层450和沟道层460的方法可以包括沉积。可以从已知的各种沉积工艺，例如低压化学气相沉积(Low Pressure CVD，LPCVD)、等离子体增强化学气相沉积(Plasma Enhanced CVD，PECVD)、高密度等离子体化学气相沉积(High density PlasmaCVD，HDPCVD)、有机金属化学气相沉积(Metal-Organic CVD，MOCVD)MOCVD、分子束外延(Molecular Beam Epitaxial，MBE)、原子层沉积(Atomic Layer Deposition，ALD)中选中合适的工艺。优选地，可以选用原子层沉积工艺。隧穿层450靠近沟道孔420中心轴线并接触后续沉积的沟道层460。隧穿层450的材料可以是氧化硅等。沟道层460的材料可以是含碳多晶硅等半导体材料，其厚度例如为1-10nm。在本发明的实施例中，沟道层460中还可以形成有支撑层470，用于为整个沟道孔420提供支撑作用。支撑层470的工艺可以是原子层沉积。支撑层470的材料可以是氧化硅。在形成支撑层470之后，还可以包括对堆叠结构410进行平坦化。对堆叠结构410进行平坦化的工艺可以是化学机械磨平(Chemical MechanicalPolishing，CMP)。

在步骤310，去除伪栅极层而在介质层之间形成间隙，在间隙中形成栅极层。

在此步骤中，去除伪栅极层而在介质层之间形成间隙，在间隙中形成栅极层。去除伪栅极层的方法包括湿法刻蚀。湿法刻蚀的刻蚀液可以是磷酸。伪栅极去除之后，介质层之间形成了间隙。向间隙填充栅极层材料从而在间隙中形成栅极层。栅极层的材料包括但不限于钨。

在图4F所示的半导体结构400f的剖面中，伪栅极层410a被去除，栅极层410c形成在伪栅极层410a原有的位置。去除伪栅极层410a的方法包括湿法刻蚀。湿法刻蚀的刻蚀液可以是磷酸。栅极层410c的材料可以是钨。

在步骤312，氧化电荷存储层的与阻挡层相邻的部分厚度，使之成为阻挡层的一部分。

在此步骤中，在对底部选择栅(Bottom Select Gate，BSG)进行氧化的过程中，电荷存储层的与阻挡层相邻的部分厚度会被氧化，会成为阻挡层的一部分。经过BSG氧化之后，阻挡层的厚度可以是6-7nm，电荷存储层的厚度可以是6-7nm。经过BSG氧化工艺，电荷存储层与阻挡层相邻的部分厚度也会被氧化，电荷存储层的余量厚度发挥作用，使电荷存储层的厚度维持在相对稳定的水平，提高了三维存储器电气性能的稳定性。

在图4G和5D所示例的半导体结构400g的剖面图和顶视图中，经过BSG氧化之后，电荷存储层440与阻挡层430相邻的部分厚度被氧化，成为阻挡层430的一部分。阻挡层的厚度为6-7nm，电荷存储层的厚度为6-7nm。经过BSG氧化工艺，电荷存储层440与阻挡层430相邻的部分厚度也会被氧化，电荷存储层440的余量厚度发挥作用，使电荷存储层440的厚度维持在相对稳定的水平，提高了三维存储器电气性能的稳定性。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。例如，步骤312可以在三维存储器的制备步骤中被移除。

上述实施例所形成的半导体结构，再经过后续的常规步骤，即可得到三维存储器件。在此参考本实施例所形成的半导体结构描述根据本发明一实施例的三维存储器。

图6A-6B是本发明的一实施例的一种三维存储器600的结构示意图。其中，图6A是三维存储器的剖面图，图6B是三维存储器的顶视图。三维存储器包括半导体结构600。半导体结构600包括堆叠结构610。堆叠结构610包括交替堆叠的栅极层610a和介质层610b。栅极层610a和介质层610b中形成有穿通栅极层610a和介质层610b的多个沟道孔620。沟道孔620的表面上覆盖有阻挡层630以及阻挡层630上覆盖有电荷存储层640。阻挡层630的材料为氧化物。电荷存储层640和阻挡层630间形成有过渡层640a。过渡层640a由构成电荷存储层640的材料氧化得到。过渡层640a可以作为缓冲，使电荷存储层640的厚度维持在相对稳定的水平，以提高三维存储器电气性能的稳定性。

在本发明的一实施例中，可以采用原子层沉积法在沟道孔620的表面覆盖阻挡层630。在本发明的一实施例中，采用原子层沉积法在沟道孔620的表面覆盖阻挡层630的反应周期数可以为1-2。在本发明的一实施例中，阻挡层630的厚度可以为1-2nm。在本发明的一实施例中，采用原子层沉积法在阻挡层630上覆盖电荷存储层640。在本发明的一实施例中，可以采用原子层沉积法在阻挡层630上覆盖电荷存储层640的反应周期数可以为10-11。在本发明的一实施例中，电荷存储层640的厚度可以为10-11nm。在本发明的一实施例中，电荷存储层640上还可以包括隧穿层650和沟道层660。

本实施例的其他细节可参考前文的制作方法，在此不再展开。

本发明的该实施例提供了一种半导体结构，采用了原子层沉积法直接在沟道孔上形成阻挡层，阻挡层的材料为氧化物，无需在沟道孔上进行氧化过程，阻挡层下方的虚拟栅极层不会被氧化到，沟道孔的关键尺寸可以维持在一个相对稳定的水平，可以简化后续工艺，提升三维存储器的电气性能。

此外，可以通过原子层沉积法形成厚度较薄的阻挡层和厚度较厚的电荷存储层，电荷存储层的厚度留有余量。在后续BSG氧化工艺中，电荷存储层与阻挡层相邻的部分厚度也会被氧化，电荷存储层的余量厚度发挥作用，使电荷存储层的厚度维持在相对稳定的水平，提高了三维存储器电气性能的稳定性。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (12)

1.一种三维存储器的制作方法，包括以下步骤：

提供半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的伪栅极层和介质层；

在所述伪栅极层和所述介质层中形成穿通所述伪栅极层和所述介质层的多个沟道孔；

在所述沟道孔的表面上直接覆盖阻挡层材料以形成阻挡层，以及在所述阻挡层上覆盖电荷存储层，所述阻挡层材料为氧化物；

去除所述伪栅极层而在所述介质层之间形成间隙；以及

在所述间隙中形成栅极层。

2.如权利要求1所述的三维存储器的制作方法，其特征在于，在所述沟道孔的表面上直接覆盖阻挡层材料以形成阻挡层的方法为原子层沉积法。

3.如权利要求2所述的三维存储器的制作方法，其特征在于，所述原子层沉积法的反应周期数为1-2。

4.如权利要求1或3所述的三维存储器的制作方法，其特征在于，所述阻挡层的厚度为1-2nm。

5.如权利要求1所述的三维存储器的制作方法，其特征在于，在所述阻挡层上覆盖电荷存储层的方法为原子层沉积法。

6.如权利要求5所述的三维存储器的制作方法，其特征在于，所述原子层沉积法的反应周期数为10-11。

7.如权利要求1或6所述的三维存储器的制作方法，其特征在于，所述电荷存储层的厚度为10-11nm。

8.如权利要求1所述的三维存储器的制作方法，其特征在于，在所述阻挡层上覆盖电荷存储层之后还包括：在所述电荷存储层上依次形成隧穿层和沟道层。

9.如权利要求1所述的三维存储器的制作方法，其特征在于，在所述阻挡层上覆盖电荷存储层之后还包括：氧化所述电荷存储层的与所述阻挡层相邻的部分厚度，使之成为所述阻挡层的一部分。

10.一种三维存储器，包括：

半导体结构，所述半导体结构包括堆叠结构，所述堆叠结构包括交替堆叠的栅极层和介质层；

所述栅极层和所述介质层中形成有穿通所述栅极层和所述介质层的多个沟道孔；

所述沟道孔的表面上覆盖有阻挡层以及所述阻挡层上覆盖有电荷存储层，所述阻挡层的材料为氧化物；

所述电荷存储层和所述阻挡层间形成有过渡层，所述过渡层由构成所述电荷存储层的材料氧化得到。

11.如权利要求10所述的三维存储器，其特征在于，所述阻挡层的厚度为1-2nm。

12.如权利要求10或11所述的三维存储器，其特征在于，所述电荷存储层的厚度为10-11nm。