CN109155279B - 通路阻断层 - Google Patents

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Abstract

实施例包括一种设备，它包括：包括位于多个通路上的多个互连线的金属层；包括位于第一、第二和第三通路上的第一、第二和第三互连线的额外金属层；第一和第三通路将第一和第三互连线耦合到所述多个互连线中的两个互连线；完全包含在额外金属层内的横向互连，其被直接连接到第一、第二和第三互连线中的每个互连线；以及完全包含在第二通路的两个侧壁之间的绝缘体层。本文中描述了其它实施例。

Description

通路阻断层
技术领域
本发明的实施例属于半导体器件领域，并且特别地，属于互连领域。
背景技术
在集成电路的制造中，一般利用铜双镶嵌工艺来在半导体衬底上形成互连。此类工艺通常以在电介质层中蚀刻沟槽并接着利用物理气相沉积（PVD）溅射工艺来以阻挡/粘附层和种子层填充沟槽而开始。然后，利用电镀工艺来用铜金属填充通路和沟槽以便形成互连。但是，随着器件尺寸缩减并且特征变得越来越窄，特征的纵横比变得更加激进。通常，在集成电路结构的给定层内存在多个通路。结构的一个区域中的通路能够穿过一个或多个随后电介质层布线而被连接到结构的其它区域中的通路或互连。
附图说明
根据随附权利要求、以下对一个或多个示例实施例的详细描述以及对应的附图，本发明的实施例的特征和优点将变得显而易见。在认为合适的情况下，在附图之中重复参考标记以便指示对应或类似要素。
图1示出根据本公开的实施例配置的集成电路结构。
图2a-c示出根据本公开的实施例利用选择性沉积形成通路阻断层的各种工艺细节。
图2d-f示出在图2a-c中示出的示例工艺的交替的横截面图。
图3a-d示出根据本公开的另一个实施例利用旋涂法形成通路阻断层的各种工艺细节。
图3e-h示出在图3a-d中示出的示例工艺的交替的横截面图。
图4示出根据本公开的各种实施例利用选择性沉积形成通路阻断层的进一步工艺细节。
图5示出根据本公开的各种实施例利用旋涂法形成通路阻断层的进一步工艺细节。
图6a示出根据本公开的实施例能够在用于形成通路阻断层的基于旋涂的工艺中使用的纳米粒子的化学结构。
图6b示出根据本公开的实施例配置有采用纳米粒子制成的通路阻断层的实际互连结构的扫描电子显微镜（SEM）图像。
图7示出用包括根据本公开的实施例配置的互连结构的一个或多个集成电路实现的计算系统。
图8(a)-(f)包括iVCT工艺的实施例。
图9包括iVCT的实施例。
图10包括iVCT工艺的实施例。
具体实施方式
现在将参考附图，其中可以为类似结构提供类似的后缀参考指示。为了更清楚地示出各种实施例的结构，本文中所包含的附图是半导体/电路结构的图形表示。因此，制造的集成电路结构在例如显微照片中的实际外观可能看起来不同，然而仍然并入所示实施例的要求权利的结构。此外，附图可能只示出对于理解所示实施例有用的结构。可能并未包含本领域中已知的额外结构，以便使附图保持清楚。例如，并不一定示出半导体器件的每个层（例如，阻挡层、种子层、蚀刻终止层）。“一实施例”、“各种实施例”等指示如此描述的（一个或多个）实施例可包括特定特征、结构或特性，但不是每个实施例都一定包括所述特定特征、结构或特性。一些实施例可具有针对其它实施例描述的特征中的一些或所有特征，或者可不包括针对其它实施例描述的特征中的任何一个特征。“第一”、“第二”、“第三”等描述共同对象，并且指示类似对象的不同实例在被提及。此类形容词不一定暗示如此描述的对象必须在时间上、在空间上、在排序上或以任何其它方式处于给定序列中。“连接”可指示元件彼此直接物理或电接触，并且“耦合”可指示元件彼此协作或交互，但它们可以是或者可以不是直接物理或电接触。
公开了用于在给定互连层内绝缘或电隔离选择通路的技术，因此导电布线能够在那些选择被隔离通路上跳过而到达该相同层中的其它通路或互连。根据需要，可在给定互连内的任意数量的位置中选择性地实现此类通路阻断层。用于形成通路阻断层的实施例包括：选择性地钝化沟槽侧壁，紧跟着选择性地沉积绝缘体材料，以便覆盖沟槽底部的金属。钝化层本质上是牺牲性的，因为在沉积绝缘体材料之后会将它去除，并且它能够采用将阻止或以其它方式抑制绝缘体材料的随后沉积粘附到沟槽侧壁的任何材料来被实现。用于形成通路阻断层的实施例包括利用可湿式开槽的绝缘体材料，其将那些材料的存在有效地局限于沟槽底部的金属。在一个此类情形中，通过能够在固化后转变成光滑电介质膜的聚合物材料的无蚀刻的湿式开槽来形成所述绝缘体材料，从而提供通路阻断层。在另一个此类情形中，通过在有机溶剂中悬浮电介质纳米粒子溶液来形成用于通路阻断层的绝缘体材料。这些粒子能够可控地被旋涂并以期望的厚度被局限于沟槽底部，并在固化后最终转换成光滑绝缘电介质膜，从而提供通路阻断层。
如之前所解释的，在典型的互连结构中，在每个电介质层或所谓的层间电介质（ILD）层内存在多个通路。传统上，给定层的一个区域中的通路能够通过穿过一个或多个随后的电介质层布线而电连接到该相同层的其它区域中的通路或互连。此类多层布线往往会增加集成电路结构的厚度，并且进一步涉及额外的复杂处理步骤。为此，存在对于互连布线选项的需要。
因此，并且根据本公开的实施例，提供用于在给定ILD层内绝缘或电隔离选择通路的技术，因此导电布线能够在那些选择被隔离通路上跳过而到达该相同ILD层中的其它通路或互连。通常，此类横向导电相互连接是不可能的，因为将会发生非隔离通路之间的意想不到的短路。因此，并且正如根据本公开将被明白的是，本文中提供的技术允许在给定互连结构的每个ILD层内具有更多布线选项。选择性地施加的绝缘体层能够作为例如相对薄的图案化电绝缘电介质膜而被实现。选择性地施加的绝缘层一般能够视为是反向通路连接或抵抗通路或通路阻断层。为简单起见，从目前开始，本文中将此类绝缘层称为通路阻断层。
根据需要，可在给定互连内的任意数量的位置中实现通路阻断层。例如，能够在给定的源极/漏极（S/D）接点和本地互连之间提供通路阻断层。在更一般的意义上，一个或多个居间通路能够与此类通路阻断层电隔离，以使得能够通过贯穿居间但被电隔离的通路的横向导电互连来电连接该相同层内的两个外部通路。因此，尽管居间通路金属可与横向导电互连接触，但是居间通路本身经由通路阻断层的操作而是电开路的。根据本公开，众多其它使用和配置将显而易见。正如根据本公开还将明白的是，通过允许绕过或跳过或以其它方式电隔离给定ILD层中的通路，该ILD层内的布线能够与栅极方向更加正交（OGD），以及与栅极方向更加平行（PGD）。取决于器件架构，此类正交性在本地互连（有时称为M0和M1）上的诸如层M2、M3等的层中特别有帮助。这进而允许更多的单元间（PGD）和单元内（OGD）布线资源和灵活性，并且大大地增加块密度。
正如根据本公开还将明白的是，利用诸如共形沉积紧跟光刻和蚀刻步骤的传统技术，将很难在互连内的特定位置中图案化或沉积通路阻断层。例如，此类传统工艺的蚀刻要求相对苛刻，并且能够损坏其它部件。此外，沟槽壁上的共形沉积会因为增加的纵横比而增加随后间隙填充的难度。为此，并且根据实施例，本文中提供这样一种技术方法，它允许用绝缘体材料层（或抵抗通路或反向通路）选择性地加盖于或以其它方式覆盖给定沟槽底部的金属，而且绝缘体材料不会使得沟槽侧壁变坏。因此，随后在通路和上沟槽中提供的金属与底层金属电隔离。因此，选择性提供的绝缘体材料称为通路阻断层。
用于在期望有通路阻断层的位置中沉积绝缘体材料的实施例包括：选择性地钝化沟槽侧壁，紧跟着将绝缘体材料选择性地原子层沉积（ALD）到沟槽底部中。在一些此类实施例中，只对沟槽侧壁选择性地运用选择性钝化。在其它实施例中，对沟槽侧壁和底部均运用选择性钝化，但是接着从沟槽底部选择性地去除钝化。在任何此类情形中，钝化层本质上是牺牲性的，因为其在沉积绝缘体材料之后被去除，并且它能够用将阻止绝缘体材料的随后沉积粘附到沟槽侧壁的任何材料实现。根据示例实施例，通过利用自组装单层（SAM）只选择性地钝化电介质来实现牺牲钝化层。正如根据本公开将明白的是，此类方法阻止在电介质（沟槽侧壁）上进行ALD沉积，但保留在金属（沟槽底部）上沉积光滑绝缘膜。在一些实施例中，绝缘体材料能够是例如高-k电介质材料。其它实施例可利用任何合适的绝缘体材料，诸如二氧化硅。尽管以此方式（例如，利用牺牲钝化来保护侧壁并且对于通路阻断层使用高-k电介质）形成的通路阻断层的厚度能够从一个实施例到下一个实施例而变化，并且将取决于诸如所使用的绝缘体材料的介电常数以及与在被制造的互连或集成电路的特定节点相关联的电流/电压分布的因素，但是在一些此类示例实施例中，通路阻断层的厚度在2-3 nm范围中。
用于在期望有通路阻断层的位置中沉积绝缘体材料的实施例包括：在要被绝缘或以其它方式电隔离的金属上使用可湿式开槽的电介质，其将该电介质材料的存在局限于沟槽底部。在一个此类情形中，通过聚合物材料（其在固化后最终能够转变成光滑的电介质膜）的无蚀刻的湿式开槽来形成绝缘体材料，以提供通路阻断层。在另一个此类情形中，通过在有机溶剂中悬浮金属氧化物纳米粒子溶液来形成通路阻断层的绝缘体材料。这些粒子能够可控地被旋涂并以期望的厚度被局限于沟槽底部，并在固化后最终转换成光滑的绝缘电介质膜，从而提供通路阻断层。尽管以此方式（例如，对于通路阻断层利用聚合或纳米粒子制剂的旋涂）形成的通路阻断层的厚度能够从一个实施例到下一个实施例而变化，并且将取决于诸如所使用的绝缘体材料以及与该特定电路节点相关联的电流/电压分布的因素，但是在一些此类示例实施例中，通路阻断层的厚度在5-10 nm范围中。
因此，根据实施例，提供了用于在期望位置中构造通路阻断层而无需共形沉积，从而消除激进蚀刻工艺的技术。所述技术还防止导致更高纵横比的在沟槽侧壁上的沉积，而更高纵横比又会使得金属填充更困难（诸如其中填充金属沉积在沟槽顶部上造成夹断的情形，从而在沟槽底部留下未填充空隙）。根据本公开，众多配置和实施例将显而易见。
图1示出根据本公开的实施例配置的集成电路结构。正如能够看到的，该结构包括器件层和多个ILD层，每个ILD层在其中具有金属特征。该结构可能是例如诸如动态随机存取存储器（DRAM）的存储器。正如能够看到的，衬底的器件层配置有集成在其中的各种存储器单元部件，诸如存取晶体管T和字线WL。此类存储器器件通常包括多个位单元，其中每个单元一般包括通过由字线选通的存取晶体管在通信上耦合到位线的存储电容器。还能够包含未示出的其它典型的存储器部件和特征（例如，行和列选择电路、感测电路、功率选择电路等）。
每个ILD层包括形成在电介质材料内的对应通路（V0、V0’、V0’’、V1、V1’和V1’’）以及各种金属线（M1、M1’和M1’、M2、M2’和M2’’）。注意，示出的布局不是要暗指任何特定特征间距或密度。而是，该布局仅仅是任意示例，并且任何数量的布局设计都能够得益于本公开的实施例，其中如本文中所描述地那样来形成通路阻断层。该示例结构中的每个ILD层一般通过蚀刻终止层(有时会这么做)与相邻层隔离或以其它方式分界。另外，该示例实施例的每个金属线和通路配置有阻挡层以便防止金属迁移到ILD中。其它实施例可包括更少或更多这样的层（例如，阻挡层、粘附层和/或衬垫）。
在该特定示例实施例中，通路V1’通过通路阻断层101与底层金属线M1’电隔离。因此，将通路V1’进一步标记为隔离/跳过的通路105。如本文中所解释，阻断层101是破坏通路和它的相邻导体之间的电接触以便允许跳过该特定通路的绝缘体层。因此，在图1中示出的该示例配置中，横向互连103通过越过（或穿过，根据具体情况而定）金属线M2’而将金属线M2电连接到金属线M2’’，金属线M2’借助于隔离/跳过的通路105的操作而被电隔离。注意，仍然能够用金属来填充金属线M2’，并且能够像所有其它金属线那样处理金属线M2’，即使它将与底层电路电隔离。同样地，注意，横向互连103可有效地直接穿过金属线M2’或以其它方式与金属线M2’处于导电接触中。
将明白的是，能够在给定互连结构的任何部分中提供此类通路阻断层101，并且本公开不旨在被局限于任何特定位置。正如还将明白的是，本文中所提供的通路阻断层101可具有任意数量的形状和轮廓，并且无需是平面的。而是，在其它实施例中，通路阻断层101可以是非平面的，并且包括垂直截面、水平截面、对角截面和/或圆形或弯曲截面。通路阻断层101也无需穿过它的整个长度具有均匀厚度。为此，通路阻断层101能够用任意数量的轮廓、形状和几何形成，只要它们提供电绝缘/隔离效应，以使得能够跳过对应导体，而不会造成集成电路的短路或故障操作。因此，众多布线方案是可能的。
图2a-f示出根据本公开的实施例利用选择性沉积形成通路阻断层的各种工艺细节以及示例所得结构。正如根据本公开将明白的是，能够利用本文中所提供的技术来制造包括任何类型的晶体管拓扑的集成电路，晶体管拓扑包括平面拓扑和非平面拓扑（诸如基于鳍的晶体管、基于纳米线的晶体管和基于纳米带的晶体管）。在该示例实施例中，假设为基于鳍的拓扑，其中图2a-c示出鳍区域的横截面侧视图，并且图2d-f示出源极/漏极区域的交替的横截面侧视图（相对于图2a-c的视图旋转90度的视图）。一般来说，除非另有指示，否则向下走的（从左到右）斜交叉阴影线部分是电介质材料（例如，诸如二氧化硅、氮化硅、高-k电介质和低-k电介质）和蚀刻终止物（例如，氮化硅），并且素色或无阴影部分是导电材料（例如，诸如银、金、钨、钛及其合金的金属）。正如还能够看到的，向上走的（从左到右）斜交叉阴影线部分是半导体鳍（如图2d-f最佳示出），它们能够是例如硅、锗、SiGe、III-V材料或某种其它合适的衬底/鳍材料，并且水平交叉阴影表示通路阻断层（例如，绝缘体材料，诸如二氧化硅、氧化铪、铪硅氧化物或其它合适的电介质材料）。正如根据本公开还将明白的是，示出的示例结构的特定细节不是要以任何方式进行限制，而是提供它们只是为了示出能够在其中提供阻断层的不同上下文。实际上，能够在任何互连结构中使用本文中所提供的通路阻断层，并且周围的集成电路结构本身并不特别相关。因此，对该周围结构的描述有限。
正如在图2a和2d中能够看到的，示例工艺流程包括利用掩模材料（例如，光刻剂、碳硬掩模或某种其它合适的制作材料）来图案化通路阻断区域。图2b和2e示出在暴露的通路区域中的金属上选择性沉积绝缘体材料（通路阻断物），这能够利用下文将参考图4更详细论述的选择性钝化层来实现。根据一些此类实施例，该方法将阻止沟槽侧壁上的ALD沉积，但维持在金属上沉积光滑的绝缘高-k膜。图2c和2f示出在去除掩模之后的结构，这能够通过例如干灰化或其它合适的蚀刻工艺来进行。该工艺可继续金属填充工艺，其有效地创建横穿该结构的顶部的横向导电互连，从而连接示出的第一和第三通路，其中通路阻断层使得跳过中间通路。还可在沟槽中提供诸如阻挡层和衬垫的其它特征。
注意，在该实施例中，通路阻断物层是平面的。在其它实施例中，通路阻断层可以是非平面。在一个这样的情形中，不仅如图所示配置通路阻断层，而且还在两个位于中间的居间ILD柱上沉积通路阻断层，如图2e和2f中所示。如之前所解释的，能够以在互连结构的该相同层中将一个或多个通路与其它通路电隔离所需的任何形式实现通路阻断层。
图3a-d示出根据本公开的另一个实施例利用旋涂法形成通路阻断层的各种工艺细节。将明白的是，之前关于图2a-f的有关通路阻断层的结构和材料以及性质的相关论述同样适用于这里。图3a和3e示出在结构上旋涂通路阻断物材料（例如，高-k聚合物材料或纳米粒子充满的制剂或其它合适的旋涂绝缘体涂层）之后所得的示例结构。图3b和3f示出在进行湿式开槽以便去除过量通路阻断物材料之后的示例所得结构。注意，在该示例情况下，除了被电隔离的金属通路之外，通路阻断物层还越过居间电介质材料（图3f）。
图3c和3g示出根据实施例在图案化用于本地互连（或半导体的其它特征）的掩模之后的示例所得结构，并且图3d和3h示出在进行湿式剥离工艺以便去除过量通路阻断物材料之后的所得结构。在该示例情况下，注意，掩模包括进一步帮助形成工艺的蚀刻终止层。特别地，相对于湿式剥离化学性质，蚀刻终止材料的剥离速率比通路阻断材料的剥离速率缓慢。接着将关于图5提供用于制作通路阻断层的示例旋涂形成工艺的进一步细节。
图4示出根据本公开的各种实施例利用选择性沉积形成通路阻断层的进一步工艺细节。如能够看到的，提供了两个示例工艺流程（A和B）。一般来说，每个工艺流程涉及牺牲钝化层的使用，牺牲钝化层防止或以其它方式抑制用于通路阻断层的随后沉积的绝缘体材料粘附到沟槽侧壁。以此方式，牺牲钝化层允许选择性沉积通路阻断绝缘体材料。如将明白的是，图4简化成只示出在ILD层中形成的沟槽，其中金属被位于沟槽下方的通路阻断层覆盖。众多其它配置将显而易见。例如，沟槽可具有下部通路部分和较宽的上部线路部分。并且，尽管金属示为位于沟槽下方，但是在其它实施例中，金属实际上可位于沟槽内。还注意，沟槽配置可改变。例如，在另一个实施例中，沟槽是具有包含下部金属的下部通路部分和包含填充金属（例如，金属线或其它导电特征）的上部沟槽部分的双镶嵌沟槽。在此类实施例中，注意，下部金属可位于双镶嵌沟槽的下部部分内或位于该沟槽的下部部分下方。并且，沟槽还可包括一个或多个阻挡层或衬垫。本文中提供的技术能够与任何此类配置一起使用。
工艺流程A：工艺流程A包括在401进行选择性钝化，其中只在沟槽侧壁上而不在沟槽底部上提供牺牲钝化层。因此，留下沟槽底部的金属未被牺牲钝化层覆盖。该工艺流程在403继续，它包括选择性沉积将形成通路阻断层101的绝缘体材料。在一些示例实施例中，选择性沉积的绝缘体材料能够是例如诸如SiO2的任何合适的氧化物或高-k栅极电介质材料。工艺流程A在405继续，其中去除钝化。
工艺流程B：工艺流程B包括在402非选择性地钝化沟槽，其中在沟槽侧壁和沟槽底部上均提供牺牲钝化层。该工艺流程在404继续，它包括从沟槽底部选择性地去除钝化层，这能够通过例如定向（各向异性）蚀刻来实现。该工艺流程在406继续，它包括选择性地沉积将形成通路阻断层101的绝缘体材料。在一些示例实施例中，选择性沉积的绝缘体材料能够是例如诸如SiO2的任何合适的氧化物或高-k栅极电介质材料。工艺流程A在408继续，其中去除钝化。
能够用于在403和406处沉积的绝缘体材料的高-k电介质材料的示例包括例如氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。在一些实施例中，可在通路阻断层101上进行退火工艺以便改善在使用高-k材料时其的质量。一般来说，通路阻断层101的厚度应当足够大以便将目标通路与它的相邻金属互连特征进行电隔离。
如根据本公开将明白的，能够通过首先在401或402处沉积牺牲阻断层来设计在403和406处的选择性沉积。在一个实施例中，在不期望高-k或其它绝缘体膜（通路阻断物）的沟槽表面上用自组装单层（SAM）来实现牺牲钝化层。择优地粘附到电介质表面（诸如沟槽侧壁）的SAM能够例如由诸如具有长链烷（十八烷基三氯硅烷、三甲氧基(十八烷基)硅烷等）或氟碳（三乙氧基(3, 3, 4, 4, 5, 5, 6, 6, 7, 7, 8, 8, 9, 9, 10, 10, 10-十七氟癸基)、1-(3, 3, 4, 4, 5, 5, 6, 6, 7, 7, 8, 8, 9, 9, 10, 10, 10-十七氟癸基）- N,N, N', N', N'', N''-六甲基硅烷三胺等）硅烷链的氯-、烷氧基-和氨基硅烷的硅烷化合物制成。如将明白的是，根据实施例，碳链长度能够从10-20个碳进行变化。根据本公开，允许在沟槽底部选择性沉积通路阻断材料的其它合适的牺牲钝化材料将显而易见。
在一个特定示例实施例中，钝化剂分子形成阻止所有但除了要被阻止/隔离的金属表面的毯式单层。取决于用于钝化层的材料，也可使用其它厚度。如果由于例如金属和电介质二者表面上的钝化剂的可能的反应性导致钝化层的选择性不够，那么能够利用热退火（例如，450℃历时30分钟）和湿式蚀刻（例如，50:1的HF:H2O历时1分钟）中的至少一种来完全去除在金属表面上反应的任何钝化剂，同时在电介质部分（沟槽侧壁）上保留钝化。
在沉积了用于通路阻断层101的绝缘体材料之后，能够通过例如在高于450℃的温度进行热处理以及通过其它湿式蚀刻条件中的至少一个来进行405和408处的钝化层的去除。例如，在一个示例实施例中，用自组装单层实现牺牲钝化层，并且能够通过任何湿式方法(诸如用氧化剂或还原剂破坏衬底和单层之间的共价键)通过蚀刻掉衬底的非常薄的层从而释放分子来去除牺牲钝化层。根据几个示例实施例，所得通路阻断层101能够具有在例如0.5-10 nm或1-5 nm或2-3 nm范围中的厚度。
存在多种适合沉积与基于SAM的钝化层阻断兼容的诸如HfO2或ZrO2的高-k材料的低温ALD工艺。例如，四(二甲胺基)铪将在ALD工艺中在250℃与水反应，从而产生具有良好电/泄漏特性的HfO2膜，如下式1进一步指示。
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（式1）
一旦提供通路阻断层101，便能够执行随后的金属填充沉积工艺，以便在互连层中填充，其中通路阻断层101允许电隔离和跳过该沟槽(如之前所解释)。根据本公开，用于该层的其它工艺将显而易见，诸如基于CMP的平面化和蚀刻终止层的沉积。
图5示出根据本公开的各种实施例利用旋涂法形成通路阻断层的进一步工艺细节。如能够看到的，提供两个示例工艺流程（A和B）。一般来说，每个工艺流程涉及使用旋涂工艺来沉积用于通路阻断层的绝缘体材料。如将明白的是，图5被简化成只示出在ILD层中形成的沟槽，其中金属被位于沟槽下方的通路阻断层覆盖。众多其它配置将显而易见。例如，沟槽可具有下部通路部分和较宽的上部线路部分。并且，尽管金属示为位于沟槽下方，但是在其它实施例中，金属实际上可位于沟槽内。并且，沟槽还可包括一个或多个阻挡层或衬垫。本文中所提供的技术能够与任何此类配置一起使用。
工艺流程A：工艺流程A包括在501旋涂纳米粒子制剂，从而提供将形成通路阻断层101的纳米粒子充满的绝缘体材料的沉积。在一些示例实施例中，旋涂纳米粒子制剂包括例如HfOx、ZrOx、TiOx、WOx、TaOx和CeOx，这里只举几个例子。在一个特定示例情形中，采用甲基丙烯酸酯和苯甲酸酯配体的混合物涂覆氧化铪纳米粒子，以提升在一般的有机纺丝溶剂中的溶解度。图6a示出此类Hf-BZA纳米粒子的化学结构。如将明白的是，粒子尺寸能够从一个实施例到下一个实施例而变化（例如，1-10 nm），但是在一个示例情形中，纳米粒子的直径在1-2 nm范围中，以使得能够实现对窄沟槽的良好的间隙填充。在一个特定示例的此类工艺流程中，将丙二醇单甲基乙酸酯或所谓的PGMEA中的稀释纳米粒子溶液（例如，PGMEA中的1.6 wt%粒子）分配到晶圆上并搅拌历时～5秒，然后甩掉，以便允许纳米粒子沉淀到沟槽底部中。示例工艺流程A还在503继续进行低温软烘焙，以便驱除掉纳米粒子溶液的过量溶剂（例如，110℃历时60秒），紧接着在505进行高温硬烘焙以便去除有机配体并使氧化铪核芯热交联（例如，400-450℃历时1-2个小时）以形成通路阻断层101。
工艺流程B：工艺流程B包括在502旋涂可湿式开槽的聚合物制剂，从而提供将形成通路阻断层101的聚合物充满的绝缘体材料的沉积。在一些示例实施例中，旋涂型聚合物制剂包括例如HfOx、ZrOx、TiOx、WOx、TaOx和CeOx。如还能够看到的，通过旋涂法沉积到现有沟槽中的聚合物充满的绝缘体材料可形成超负担。该工艺流程继续在504进行软烘焙以便去除过量溶剂（例如，80-250℃，历时1-30分钟），并且还可包括平面化以便提供期望程度的厚度均匀性。该工艺流程继续在506进行湿式开槽，以便将聚合物充满的绝缘体材料开槽至期望厚度。例如，在一个示例实施例中，利用材料在有机溶剂（例如，PGMEA、氢氧化四甲铵或所谓的TMAH、乳酸乙酯、甲苯、甲基乙基酮、乙酸丁酯、丙酮、甲氧基苯或其它非极性溶剂）中的可控溶解来将聚合物充满的绝缘体材料开槽至期望厚度。最后，使晶圆经受高温固化（例如，400-450℃，历时1-2个小时）以便使剩余材料致密化和交联。
根据几个示例实施例，源自此类基于旋涂的工艺流程的所得通路阻断层101能够具有在例如2-15 nm或4-12 nm或5-10 nm范围中的厚度。图6b示出根据实施例配置有根据图5的工艺流程A用旋涂纳米粒子制成的通路阻断层101的实际互连结构的扫描电子显微（SEM）图像。用具有纳米粒子的HfO2膜实现该示例阻断层101。
正如参考图4所解释的，一旦提供了图5中示出的通路阻断层101，便能够执行随后的金属填充沉积工艺以便在互连层中填充，其中通路阻断层101允许电隔离并跳过该沟槽（如之前所解释的）。根据本公开，用于该层的其它工艺将显而易见，诸如阻挡层的沉积、基于CMP的平面化和蚀刻终止层的沉积。
图7示出用包括根据本公开的示例实施例配置和/或以其它方式制造的互连结构的一个或多个集成电路实现的计算系统700。如能够看到的，计算系统700容纳母板702。母板702可包括多个部件，包括但不限于处理器704和至少一个通信芯片706，每个通信芯片能够物理和电耦合到母板702或以其它方式集成在其中。如将明白的是，母板702可以是例如任何印刷电路板，而不管是主板还是安装在主板上的子板或系统700的唯一板等。取决于它的应用，计算系统700可包括一个或多个其它部件，这些其它部件可以物理和电耦合到母板702或者可以不物理和电耦合到母板702。这些其它部件可包括但不限于易失性存储器（例如，DRAM）、非易失性存储器（例如，ROM）、图形处理器、数字信号处理器、加密处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统（GPS）装置、指南针、加速计、陀螺仪、扬声器、摄像机和大容量存储装置（诸如硬盘驱动器、致密盘（CD）、数字通用盘（DVD）等）。包含在计算系统700中的任何部件可包括配置有本文中以各种方式描述的一个或多个导电互连特征的一个或多个集成电路结构，诸如具有借助于对应通路阻断层101的一个或多个隔离/跳过的通路105的互连。这些集成电路结构能够用于例如实现板上处理器高速缓存或存储器阵列或其它包括互连的电路特征。在一些实施例中，能够将多个功能集成到一个或多个芯片中（例如，举例来说，注意，通信芯片706能够是处理器704的部分或以其它方式集成到处理器704中）。
通信芯片706使得能够进行无线通信以便向以及从计算系统700传递数据。术语“无线”和它的衍生词可用于描述可通过利用穿过非固态介质的调制的电磁辐射来传递数据的电路、装置、系统、方法、技术、通信信道等。该术语并不意味着相关联的装置不包含任何导线，尽管在一些实施例中它们可能不包含导线。通信芯片706可实现多个无线标准或协议中的任何无线标准或协议，包括但不限于Wi-Fi（IEEE 802.11系列）、WiMAX（IEEE 802.16系列）、IEEE 802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生以及称为3G、4G、5G及更高的任何其它无线协议。计算系统700可包括多个通信芯片706。例如，第一通信芯片706可专用于诸如Wi-Fi和蓝牙的较短程无线通信，并且第二通信芯片706可专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO及其它的较长程无线通信。
计算系统700的处理器704包括封装在处理器704内的集成电路管芯。在本公开的一些实施例中，处理器的集成电路管芯包括用配置有如本文中以各种方式描述的一个或多个导电互连特征的一个或多个集成电路结构实现的板上存储器电路。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以便将该电子数据变换为可存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的一部分。
通信芯片706还可包括封装在通信芯片706内的集成电路管芯。根据一些此类示例实施例，通信芯片的集成电路管芯包括用如本文中以各种方式所描述形成的一个或多个集成电路结构（例如，具有一个或多个通路阻断层的互连）实现的一个或多个装置。如根据本公开将明白的是，注意，可将多标准无线能力直接集成到处理器704中（例如，其中将任何芯片706的功能性集成到处理器704中，而不是具有独立通信芯片）。还注意，处理器704可以是具有此类无线能力的芯片组。简而言之，能够使用任何数量的处理器704和/或通信芯片706。同样地，任何一个芯片或芯片组能够具有在其中集成的多个功能。
在各种实现中，计算系统700可以是膝上型计算机、上网本、笔记本型计算机、智能电话、平板计算机、个人数字助理（PDA）、超级移动PC、移动电话、桌面型计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码摄像机、便携式音乐播放器或数字视频记录器。在进一步实现中，系统700可以是处理数据或采用配置有如本文中以各种方式描述的一个或多个导电互连特征的集成电路特征的任何其它电子装置。
图8(a)-(f)包括iVCT工艺800的实施例。该实施例是除了上文已经关于例如图4和图5描述的流程之外的流程。该实施例包括借以在电介质802内以及在来自底层金属层的金属填充物803上形成沟槽801的流程（图8(a)）。然后，工艺800包括在沟槽801的整个表面上沉积薄共形ALD金属氧化物（例如，HfO2、ZrOx、TiOx、WOx、TaOx和/或CeOx）804（图8(b)）。接着，沉积（图8(c)）可开槽的碳硬掩模（CHM）805（或在其它实施例中为其它掩模），并将它开槽至沟槽底部的最低高度（图8(d)）。然后，对共形氧化物运用选择性蚀刻工艺以便从沟槽的侧壁而不从CHM下方来去除暴露的氧化物（图8(e)）。接着，能够去除CHM，并且未蚀刻的金属氧化物膜将作为绝缘层保留（图8(f)）。
图9包括iVCT的实施例。设备900包括具有分别位于通路V0、V0’、V0’’上的金属互连线M1、M1’、M1’’的金属层（M1层）。另外的金属层（M2层）包括分别位于通路V1、V1’、V1’’上的金属互连线M2、M2’、M2’’。通路V1和V1’’分别将金属互连线M2、M2’’耦合到互连线M1、M1’’。完全包含在M2层内的横向金属互连903耦合到金属互连线M2、M2’、M2’’中的每一个。金属氧化物901完全包含在V1’通路的侧壁906、907之间以及V1’通路和金属互连线M1’之间。通过位于V1’通路和金属互连线M1’之间，通路V1’通过金属氧化物901是开路的。
金属氧化物901（通路阻断层）具有位于两个横向部分908、910之间的中间部分909。中间部分908具有最大高度911，并且两个横向部分各自具有大于最大高度911的最大高度912。
水平轴913与通路V1’、中间部分909和两个横向部分908、910相交；并且位于水平轴913上方的水平轴914与V1’通路和两个横向部分908、910相交，但是不与中间部分909相交。
垂直轴915、916分别与横向部分908、910、V1’通路、M2’金属互连线、M1’金属互连线和V0’通路相交。
两个横向部分908、910分别包括沿水平轴914取的第一和第二厚度917、918，并且中间部分909包括垂直于水平轴914取的厚度911，它一般等于第一和第二厚度917、918。这些厚度917、918、911的相等示出金属氧化物层的共形沉积（例如，ALD）。换句话说，金属氧化物包含在与V1’通路的底部和V1’通路的两个侧壁906、907共形的层中。
在图9的实施例中，金属氧化物901不在通路V1’上方延伸并且不延伸到金属互连线M2’中。因此，对于横向互连903，电阻和其它电特性可最大化。但是，电路设计可通过调整蚀刻（图8(d)）以使掩模在沟槽M2’内部分地向下、一直穿过M2’和邻接V1’、刚好到V1’中、到V1’的下半部分内来基于对电特性（例如，电阻、电容、电阻-电容（R-C））的偏好改变高度911和/或912。在图9的实施例中，通路V1’从金属互连线M2’的底部延伸到金属互连线M1’的顶部；并且金属氧化物901没有延伸到V1’通路的上半部中。
关于横向金属互连903，互连包括金属填充物，并且金属互连线M2、M2’、M2’’分别包括与互连903的金属填充物一体的金属填充物。在一实施例中，这些金属不是独立沉积物，而是作为单个层有效地形成在M2金属层中。进一步关于互连903，水平轴920与横向金属互连903相交，并且垂直轴921、922、923分别与M2、M2’、M2’’互连线和水平轴920相交。这示出现在在单个层内沿例如与栅极平行或垂直等的线路布线而不必围绕潜在短路（例如，如果不存在层901，则围绕M2’和V1’）水平和/或垂直地移动（到上面或下面M层中）的能力。
在一实施例中，可在金属氧化物901和通路V1’的侧壁906、907之一之间存在空隙，其中水平轴（例如，轴914或913）与通路V1’、空隙和金属氧化物901相交。如果例如图8的工艺与钝化层（例如，图4）一起使用，那么可能会出现该空隙。当去除此类钝化层（见图4的阶段405、408）时，可形成空隙。此类空隙可具有不有助于实际影响的短路（例如，低电流）的尺寸。空隙不限于图9和/或图8的实施例，并且可存在于源自例如图4的流程A或B的实施例中。
在一实施例中，图10包括工艺1000。工艺1000包括方框1001，它提供形成具有在其中形成的多个沟槽的ILD层，每个沟槽具有侧壁和由下层金属限定的底部。方框1002包括在包含在所述多个沟槽中的中间沟槽的两个侧壁和底部上形成绝缘体层，绝缘体层覆盖用于限定中间沟槽的底部的下部金属。方框1003包括形成接触绝缘体层的第一和第二侧壁的掩模，以使得水平轴与中间沟槽、掩模以及绝缘体层的第一和第二侧壁相交。方框1004包括去除绝缘体层的第一和第二侧壁的上段，以使得绝缘体层的第一和第二侧壁部分不在掩模上方延伸。方框1005包括去除掩模。方框1006包括在每个沟槽中沉积填充金属，填充金属与限定每个沟槽的底部的下部金属接触，除非限定中间沟槽的底部的下部金属通过绝缘体层与填充金属隔离。
以下示例涉及进一步实施例，根据这些实施例众多置换和配置将会是显而易见的。
示例1是集成电路装置。该装置包括其中形成有多个沟槽的层间电介质（ILD）层，每个沟槽具有侧壁和由下部金属限定的底部。该装置还包括位于包含在所述多个沟槽中的中间沟槽的底部上的绝缘体层，绝缘体层覆盖限定中间沟槽的底部的下部金属。该装置还包括位于每个沟槽中的填充金属，填充金属与限定每个沟槽的底部的下部金属电接触，除非限定中间沟槽的底部的下部金属通过绝缘体层与填充金属隔离。
示例2包括示例1的主题，其中所述多个沟槽包括三个沟槽，包括左沟槽、中间沟槽和右沟槽，该装置还包括电连接左、中间和右沟槽的填充金属的横向互连。
示例3包括示例1或2的主题，其中绝缘体层包括高-k电介质。
示例4包括示例3的主题，其中绝缘体层包括氧化铪、铪硅氧化物、氧化镧、镧铝氧化物、氧化锆、锆硅氧化物、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅中的至少一种。
示例5包括之前示例中的任何一个示例的主题，并且还包括以下至少其中之一：位于填充金属上的另一个ILD层；位于填充金属上的钝化层；位于ILD层下方的电子装置层；位于填充金属上的电子装置层；以及位于填充金属上的接触层。
示例6包括之前示例中的任何一个示例的主题，其中绝缘体层具有在0.5 nm到10nm范围中的厚度。
示例7包括之前示例中的任何一个示例的主题，其中绝缘体层的厚度均匀，以使得绝缘体层的最薄部分在该层的最厚部分的10%内，或在该层的最厚部分的5%内，或在该层的最厚部分的2%内。
示例8包括之前示例中的任何一个示例的主题，并且还包括位于沟槽侧壁和填充金属之间的阻挡层。还可提供其它沟槽层，诸如衬垫、粘附层和种子层。
示例9包括之前示例中的任何一个示例的主题，其中沟槽是具有包含下部金属的下部通路部分和包含填充金属的上部沟槽部分的双镶嵌沟槽。注意，下部金属可位于沟槽中或位于沟槽下方。
示例10是包括之前示例中的任何一个示例的装置的移动计算系统。
示例11包括示例10的主题，其中系统是智能电话或平板计算机。其它移动计算装置将显而易见，诸如可穿戴计算系统（例如，眼镜、手环、手表、织物）。在仍有的其它实施例中，计算系统无需是移动的，并且可以是例如工作站或机顶盒或桌面型计算机或游戏控制台。在更一般意义上，本文中所提供的互连结构能够在任何种类的任何电子装置中使用。
示例12是包括示例1-9中任一示例的装置的存储器。存储器可以是易失性或非易失性存储器（例如，RAM、DRAM、SRAM、Flash、ROM、PROM、EPROM，这里只举几个示例），并且可以是独立存储器装置或集成式存储器装置（诸如板上高速缓存或嵌入式存储器）。
示例13是包括示例1-9中任一示例的装置的处理器。处理器可以是例如中央处理单元、图形处理器、协处理器、视频处理器或微控制器。任何此类处理环境都能够采用本文中所提供的各种互连结构。
示例14是包括示例1-9中任一示例的装置的通信芯片。通信芯片可以是例如Wi-Fi芯片或芯片组、或用于有线或无线通信链路的网络接口芯片。任何此类有线或无线通信装置都能够采用本文中所提供的各种互连结构。
示例15是用于形成互连结构的方法。该方法包括形成在其中形成有多个沟槽的层间电介质（ILD）层，每个沟槽具有侧壁和由下部金属限定的底部。该方法还包括在包含在所述多个沟槽中的中间沟槽底部上形成绝缘体层，绝缘体层覆盖限定中间沟槽的底部的下部金属。该方法还包括在每个沟槽中沉积填充金属，填充金属与限定每个沟槽的底部的下部金属电接触，除非限定中间沟槽的底部的下部金属通过绝缘体层与填充金属隔离。
示例16包括示例15的主题，其中形成绝缘体层包括：沉积抑制随后沉积的绝缘体材料粘附到沟槽侧壁的牺牲钝化层；以及将绝缘体材料沉积到沟槽中以便覆盖限定中间沟槽的底部的下部金属。
示例17包括示例16的主题，其中沉积绝缘体材料包括原子层沉积。
示例18包括示例16或17的主题，其中将牺牲钝化层大体上沉积在沟槽侧壁上而不沉积在限定中间沟槽的底部的下部金属上，从而留下下部金属大体上未被牺牲钝化层覆盖。
示例19包括示例16或17的主题，其中将牺牲钝化层沉积在沟槽侧壁和限定中间沟槽的底部的下部金属这二者上。在一个此类情形中，该工艺还包括：从限定中间沟槽的底部的下部金属选择性地去除钝化层。
示例20包括示例16-19中任一示例的主题，其中沉积牺牲钝化层还包括执行热退火和湿式蚀刻中的至少一种以便去除在下部金属上反应的任何钝化剂。
示例21包括示例16-20中任一示例的主题，其中用自组装单层（SAM）实现牺牲钝化层。
示例22包括示例16-21中任一示例的主题，并且还包括去除牺牲钝化层。
示例23包括示例22的主题，其中去除牺牲钝化层包括热处理和湿式蚀刻中的至少一种。
示例24包括示例15的主题，其中形成绝缘体层包括旋涂纳米粒子制剂。
示例25包括示例24的主题，其中纳米粒子制剂包括采用甲基丙烯酸酯和苯甲酸酯配体的混合物涂覆的氧化铪纳米粒子。
示例26包括示例24或25的主题，其中纳米粒子制剂包括具有在1-2 nm范围中的直径的纳米粒子。
示例27包括示例24-26中任一示例的主题，并且还包括软烘焙以便驱除掉过量溶剂。
示例28包括示例27的主题，并且还包括硬烘焙以便实现以下至少一项：去除有机配体和热交联绝缘体层。
示例29包括示例15的主题，其中形成绝缘体层包括旋涂可湿式开槽的聚合物制剂。
示例30包括示例29的主题，并且还包括软烘焙以便驱除掉过量溶剂。
示例31包括示例30的主题，并且还包括平面化可湿式开槽的聚合物制剂。
示例32包括示例30或31的主题，并且还包括湿式开槽以便将可湿式开槽的聚合物制剂开槽至期望厚度。
示例33包括示例30-32中任一示例的主题，并且还包括硬烘焙以便实现以下至少一项：致密化和交联绝缘体层。
示例34包括示例15-33中任一示例的主题，其中所述多个沟槽包括三个沟槽，包括左沟槽、中间沟槽和右沟槽，该方法还包括形成电连接左沟槽、中间沟槽和右沟槽的填充金属的横向互连。
示例35是集成电路装置。该装置包括其中形成有多个沟槽的层间电介质（ILD）层，每个沟槽具有侧壁和由下部金属限定的底部，并且其中所述多个沟槽包括三个沟槽，包括左沟槽、中间沟槽和右沟槽。该装置还包括位于包含在所述多个沟槽中的中间沟槽的底部上的绝缘体层，绝缘体层覆盖限定中间沟槽的底部的下部金属，其中绝缘体层包括高-k电介质，并且具有在0.5 nm到10 nm范围中的厚度。该装置还包括位于每个沟槽中的填充金属，填充金属与限定每个沟槽的底部的下部金属电接触，除非限定中间沟槽的底部的下部金属通过绝缘体层与填充金属隔离。该装置还包括电连接左、中间和右沟槽的填充金属的横向互连。
示例36包括示例35的主题，并且还包括以下至少其中之一：位于填充金属上的另一个ILD层；位于填充金属上的钝化层；位于ILD层下方的电子装置层；位于填充金属上的电子装置层；以及位于填充金属上的接触层。
示例37包括示例35或36的主题，其中绝缘体层具有在1 nm到5 nm范围中的厚度。
示例38包括示例35-37中任一示例的主题，其中绝缘体层的厚度均匀，以使得绝缘体层的最薄部分在该层的最厚部分的5%内。
示例39包括示例35-38中任一示例的主题，并且还包括位于沟槽侧壁和填充金属之间的阻挡层。
示例40包括示例35-39中任一示例的主题，其中沟槽是具有包含下部金属的下部通路部分和包含填充金属的上部沟槽部分的双镶嵌沟槽。注意，下部金属可位于沟槽中或位于沟槽下方。
示例41是包括示例35-40中的任一示例的装置的移动计算系统。
示例42包括示例41的主题，其中该系统是智能电话或平板计算机。其它移动计算装置将显而易见，诸如可穿戴计算系统（例如，眼镜、手环、手表、织物）。在仍有的其它实施例中，计算系统无需是移动的，并且可以是例如工作站或机顶盒或桌面型计算机或游戏控制台。在更一般意义上，本文中所提供的互连结构能够在任何种类的任何电子装置中使用。
示例43是包括示例35-40中任一示例的装置的存储器。存储器可以是易失性或非易失性存储器（例如，RAM、DRAM、SRAM、Flash、ROM、PROM、EPROM，这里只举几个示例），并且可以是独立存储器装置或集成式存储器装置（诸如板上高速缓存或嵌入式存储器）。
示例44是包括示例35-40中任一示例的装置的处理器。该处理器可以是例如中央处理单元、图形处理器、协处理器、视频处理器或微控制器。任何此类处理环境都能够采用本文中所提供的各种互连结构。
示例45是包括示例35-40中任一示例的装置的通信芯片。通信芯片可以是例如Wi-Fi芯片或芯片组、或用于有线或无线通信链路的网络接口芯片。任何此类有线或无线通信装置都能够采用本文中所提供的各种互连结构。
示例1a包括一种设备，它包括：包括位于多个通路上的多个互连线的金属层；包括位于第一、第二和第三通路上的第一、第二和第三互连线的额外金属层；第一和第三通路将第一和第三互连线耦合到所述多个互连线中的两个互连线；完全包含在额外金属层内的横向互连，其被直接连接到第一、第二和第三互连线中的每个互连线；以及完全包含在第二通路的两个侧壁之间的绝缘体层。
示例1A的另一个版本包括一种设备，它包括：包括位于多个通路上的多个互连线的金属层；包括位于第一、第二和第三通路上的第一、第二和第三互连线的额外金属层；第一和第三通路将第一和第三互连线耦合到所述多个互连线中的两个互连线；完全包含在额外金属层内的横向互连，其被直接连接到第一、第二和第三互连线中的每个互连线；以及包含在第二通路的两个侧壁之间的绝缘体层。
示例1A的另一个版本包括一种设备，它包括：包括位于多个通路上的多个互连线的金属层；包括位于第一、第二和第三通路上的第一、第二和第三互连线的额外金属层；第一和第三通路将第一和第三互连线耦合到所述多个互连线中的两个互连线；包含在额外金属层内的横向互连，其被直接连接到第一、第二和第三互连线中的每个互连线；以及包含在第二通路的两个侧壁之间的绝缘体层。
值得注意的是，本文中所使用的“包含在额外金属层内的横向互连”意味着，在互连没有在两个金属层之间延伸而是位于单个金属层内的意义上，互连是横向的，而不是垂直的。如果互连将位延伸到蚀刻终止层920中，那么这不意味着横向互连不再横向或不被包含在单个金属层内。在诸如图9的实施例的一实施例中，横向互连位于两个沟槽之间，并且并未包含在沟槽或通路中。例如，轴919与沟槽M2和M2’之间的横向互连相交，并且并未包含在沟槽或通路中。
示例2a包括示例1a的设备，其中绝缘体层包括金属以及氧化物和氮化物中的至少一种。
示例3a包括示例2a的设备，其中：绝缘体层具有位于绝缘体层的两个横向部分之间的绝缘体层的中间部分；并且中间部分具有最大高度，并且两个横向部分各自具有大于中间部分的最大高度的最大高度。
示例4a包括示例3a的设备，其中横向互连包括金属填充物，并且第一、第二和第三互连线分别包括全都与金属填充物一体的第一、第二和第三金属填充物。
示例5a包括一种设备，它包括：包括分别位于多个通路上的多个金属互连线的金属层；包括分别位于第一、第二和第三通路上的第一、第二和第三金属互连线的额外金属层；第一和第三通路分别将第一和第三金属互连线耦合到所述多个金属互连线中的两个金属互连线；完全包含在额外金属层内的横向金属互连，其被耦合到第一、第二和第三金属互连线中的每个金属互连线；以及完全包含在第二通路的两个侧壁之间和第二通路与所述多个金属互连线之一之间的金属氧化物。
示例5a的另一个版本包括一种设备，它包括：包括分别位于多个通路上的多个金属互连线的金属层；包括分别位于第一、第二和第三通路上的第一、第二和第三金属互连线的额外金属层；第一和第三通路分别将第一和第三金属互连线耦合到所述多个金属互连线中的两个金属互连线；完全包含在额外金属层内的横向金属互连，它耦合到第一、第二和第三金属互连线中的每个金属互连线；以及包含在第二通路的两个侧壁之间和第二通路与所述多个金属互连线之一之间的金属氧化物。
示例5a的另一个版本包括一种设备，它包括：包括分别位于多个通路上的多个金属互连线的金属层；包括分别位于第一、第二和第三通路上的第一、第二和第三金属互连线的额外金属层；第一和第三通路分别将第一和第三金属互连线耦合到所述多个金属互连线中的两个金属互连线；完全包含在额外金属层内的横向金属互连，其被耦合到第一、第二和第三金属互连线中的每个金属互连线；以及包含在第二通路的两个侧壁之间和第二通路与所述多个金属互连线之一之间的绝缘体。
绝缘体可包括例如金属氧化物和/或金属氮化物。
示例5a的另一个版本包括一种设备，它包括：包括分别位于多个通路上的多个金属互连线的金属层；包括分别位于第一、第二和第三通路上的第一、第二和第三金属互连线的额外金属层；第一和第三通路分别将第一和第三金属互连线耦合到所述多个金属互连线中的两个金属互连线；包含在额外金属层内的横向金属互连，其被耦合到第一、第二和第三金属互连线中的每个金属互连线；以及完全包含在第二通路的两个侧壁之间和第二通路与所述多个金属互连线之一之间的金属氧化物。
示例6a包括示例5a的设备，其中：所述金属氧化物具有位于两个横向部分之间的中间部分；所述中间部分具有最大高度，并且所述两个横向部分各自具有大于所述中间部分的所述最大高度的最大高度。
示例7a包括示例6a的设备，其中：第一水平轴与所述第二通路、所述中间部分以及所述两个横向部分相交；并且位于所述第一水平轴上方的第二水平轴与所述第二通路和所述两个横向部分相交，但不与所述中间部分相交。
示例8a包括示例7a的设备，其中第一和第二垂直轴分别与所述两个横向部分、所述第二通路、所述第二金属互连线、所述多个金属互连线中的所述一个金属互连线和所述多个通路之一相交。
示例9a包括示例7a的设备，其中所述两个横向部分分别包括沿所述第二水平轴取的第一和第二厚度，并且所述中间部分包括垂直于所述第二水平轴取的厚度，该厚度一般等于所述第一和第二厚度。
示例10a包括示例6a的设备，其中所述金属氧化物没有在所述第二通路上方延伸且没有延伸到所述第二金属互连线中。
示例11a包括示例6a的设备，其中所述金属氧化物被包含在与所述第二通路的底部和所述第二通路的所述两个侧壁共形的层中。
示例12a包括示例6a的设备，其中所述第二通路因所述金属氧化物而是开路的，并且所述横向金属互连的一部分位于所述第一和第二金属互连线之间，并未被包含在沟槽中，并且并未被包含在通路中。
示例13a包括示例6a的设备，其中：所述横向金属互连包括金属填充物，并且所述第一、第二和第三金属互连线分别包括第一、第二和第三金属填充物；所述金属填充物以及所述第一、第二和第三金属填充物全都彼此一体。
示例14a包括示例6a的设备，其中：所述第二通路从所述第二金属互连线的底部延伸到所述多个金属互连线中的所述一个金属互连线的顶部；并且所述金属氧化物没有延伸到所述第二通路的上半部中。
示例15a包括示例6a的设备，其中：水平轴与所述横向金属互连相交；并且第一、第二和第三垂直轴分别与所述第一、第二和第三金属互连线相交，并且各自还与所述水平轴相交。
示例16a包括示例6a的设备，包括位于所述金属氧化物和所述第二通路的所述两个侧壁之一之间的空隙，其中水平轴与所述第二通路、所述空隙和所述金属氧化物相交。
示例17a包括一种处理器，其包括示例1a至16a中任一示例所述的设备。
示例18a包括一种方法，其包括：形成在其中形成有多个沟槽的层间电介质（ILD）层，每个沟槽具有侧壁和由下部金属限定的底部；在被包含在所述多个沟槽中的中间沟槽的两个侧壁和底部上形成绝缘体层，所述绝缘体层覆盖限定所述中间沟槽的所述底部的所述下部金属；形成接触所述绝缘体层的第一和第二侧壁的掩模，以使得水平轴与所述中间沟槽、所述掩模以及所述绝缘体层的所述第一和第二侧壁相交；去除所述绝缘体层的所述第一和第二侧壁的上段，以使得所述绝缘体层的第一和第二侧壁部分不在所述掩模上方延伸；去除所述掩模；以及在所述沟槽中的每个沟槽中沉积填充金属，所述填充金属与限定每个沟槽的所述底部的所述下部金属接触，除非限定所述中间沟槽的所述底部的所述下部金属通过所述绝缘体层与所述填充金属隔离。
示例19a包括示例18a的方法，其包括形成包含在所述ILD层中的横向金属互连，所述横向金属互连被耦合到所述沟槽中的每个沟槽中的所述金属填充物。
示例20a包括示例18a的方法，其中：所述绝缘体层具有位于所述绝缘体层的所述第一和第二侧壁部分之间的中间部分；所述中间部分具有最大高度，并且所述绝缘体层的第一和第二侧壁部分各自具有大于所述中间部分的所述最大高度的最大高度。
为了说明和描述的目的介绍了以上对示例实施例的描述。它不是旨在是详尽的或将本公开局限于公开的准确形式。根据本公开，许多修改和改变都是可能的。本公开的范围不旨在被本详细描述所限制，而是由随附于此的权利要求所限制。对本申请主张优先权的未来提交的申请可以用不同的方式主张公开的主题，并且一般可包括本文中以各种方式公开或以其它方式论证的一个或多个限制的任何集合。

Claims (19)

1.一种微电子设备，包括：
第一金属层，所述第一金属层包括位于多个通路上的多个互连线；
第二金属层，所述第二金属层包括位于第一、第二和第三通路上的第一、第二和第三互连线；所述第一和第三通路将所述第一和第三互连线耦合到所述多个互连线中的两个互连线；
横向互连，所述横向互连被包含在所述第二金属层内，所述横向互连被直接连接到所述第一、第二和第三互连线中的每个互连线；以及
绝缘体层，所述绝缘体层被包含在所述第二通路与所述第一金属层之间，
其中：
所述绝缘体层具有位于所述绝缘体层的两个横向部分之间的所述绝缘体层的中间部分；并且
所述中间部分具有最大高度，并且所述两个横向部分各自具有大于所述中间部分的所述最大高度的最大高度。
2.如权利要求1所述的设备，其中所述绝缘体层包括氧化物和氮化物中的至少一种以及金属。
3.如权利要求1所述的设备，其中所述横向互连包括金属填充物，并且所述第一、第二和第三互连线分别包括全都与所述金属填充物一体的第一、第二和第三金属填充物。
4.一种微电子设备，包括：
金属层，所述金属层包括分别位于多个通路上的多个金属互连线；
额外金属层，所述额外金属层包括分别位于第一、第二和第三通路上的第一、第二和第三金属互连线；所述第一和第三通路分别将所述第一和第三金属互连线耦合到所述多个金属互连线中的两个金属互连线；
横向金属互连，所述横向金属互连被包含在所述额外金属层内，所述横向金属互连耦合到所述第一、第二和第三金属互连线中的每个金属互连线；以及
金属氧化物，所述金属氧化物被包含在所述第二通路的两个侧壁之间和所述第二通路与所述多个金属互连线之一之间。
5.如权利要求4所述的设备，其中：
所述金属氧化物具有位于两个横向部分之间的中间部分；并且
所述中间部分具有最大高度，并且所述两个横向部分各自具有大于所述中间部分的所述最大高度的最大高度。
6.如权利要求5所述的设备，其中：
第一水平轴与所述第二通路、所述中间部分以及所述两个横向部分相交；并且
位于所述第一水平轴上方的第二水平轴与所述第二通路和所述两个横向部分相交，但不与所述中间部分相交。
7.如权利要求6所述的设备，其中第一垂直轴和第二垂直轴分别与所述两个横向部分、所述第二通路、所述第二金属互连线、所述多个金属互连线中的所述一个金属互连线和所述多个通路之一相交。
8.如权利要求6所述的设备，其中所述两个横向部分分别包括沿所述第二水平轴取的第一厚度和第二厚度，并且所述中间部分包括垂直于所述第二水平轴取的厚度，该厚度一般等于所述第一厚度和第二厚度。
9.如权利要求5所述的设备，其中所述金属氧化物没有在所述第二通路上方延伸且没有延伸到所述第二金属互连线中。
10.如权利要求5所述的设备，其中所述金属氧化物被包含在与所述第二通路的底部和所述第二通路的所述两个侧壁共形的层中。
11.如权利要求5所述的设备，其中所述第二通路因所述金属氧化物而是开路的，并且所述横向金属互连的一部分位于所述第一和第二金属互连线之间，并未被包含在沟槽中，并且并未被包含在通路中。
12.如权利要求5所述的设备，其中：
所述横向金属互连包括金属填充物，并且所述第一、第二和第三金属互连线分别包括第一、第二和第三金属填充物；并且
所述金属填充物以及所述第一、第二和第三金属填充物全都彼此一体。
13.如权利要求5所述的设备，其中：
所述第二通路从所述第二金属互连线的底部延伸到所述多个金属互连线中的所述一个金属互连线的顶部；并且
所述金属氧化物没有延伸到所述第二通路的上半部中。
14.如权利要求5所述的设备，其中：
水平轴与所述横向金属互连相交；并且
第一、第二和第三垂直轴分别与所述第一、第二和第三金属互连线相交，并且各自还与所述水平轴相交。
15.如权利要求5所述的设备，包括位于所述金属氧化物和所述第二通路的所述两个侧壁之一之间的空隙，其中水平轴与所述第二通路、所述空隙和所述金属氧化物相交。
16.一种处理器，包括如权利要求1至15中任一权利要求所述的设备。
17.一种微电子设备的制作方法，包括：
形成在其中形成有多个沟槽的层间电介质(ILD)层，每个沟槽具有侧壁和由下部金属限定的底部；
在被包含在所述多个沟槽中的中间沟槽的两个侧壁和底部上形成绝缘体层，所述绝缘体层覆盖限定所述中间沟槽的所述底部的所述下部金属；
形成接触所述绝缘体层的第一侧壁和第二侧壁的掩模，以使得水平轴与所述中间沟槽、所述掩模以及所述绝缘体层的所述第一侧壁和第二侧壁相交；
去除所述绝缘体层的所述第一侧壁和第二侧壁的上段，以使得所述绝缘体层的第一侧壁部分和第二侧壁部分不在所述掩模上方延伸；
去除所述掩模；以及
在所述沟槽中的每个沟槽中沉积金属填充物，所述金属填充物与限定每个沟槽的所述底部的所述下部金属接触，除非限定所述中间沟槽的所述底部的所述下部金属通过所述绝缘体层与所述金属填充物隔离。
18.如权利要求17所述的方法，包括形成包含在所述ILD层中的横向金属互连，所述横向金属互连被耦合到所述沟槽中的每个沟槽中的所述金属填充物。
19.如权利要求17所述的方法，其中：
所述绝缘体层具有位于所述绝缘体层的所述第一侧壁部分和第二侧壁部分之间的中间部分；并且
所述中间部分具有最大高度，并且所述绝缘体层的第一侧壁部分和第二侧壁部分各自具有大于所述中间部分的所述最大高度的最大高度。
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