CN109067382A - Fpga芯片及其多重化整流电路的驱动控制方法、系统 - Google Patents
Fpga芯片及其多重化整流电路的驱动控制方法、系统 Download PDFInfo
- Publication number
- CN109067382A CN109067382A CN201811068005.2A CN201811068005A CN109067382A CN 109067382 A CN109067382 A CN 109067382A CN 201811068005 A CN201811068005 A CN 201811068005A CN 109067382 A CN109067382 A CN 109067382A
- Authority
- CN
- China
- Prior art keywords
- output
- road
- pulse
- counter
- tunnels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/35—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar semiconductor devices with more than two PN junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region
- H03K3/352—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar semiconductor devices with more than two PN junctions, or more than three electrodes, or more than one electrode connected to the same conductivity region the devices being thyristors
Landscapes
- Power Conversion In General (AREA)
- Electronic Switches (AREA)
Abstract
本发明公开了一种多重化整流电路的驱动控制方法，应用于FPGA芯片中，包括：接收6路输入脉冲；根据6路输入脉冲，确定出12路或24路输出脉冲，以通过确定出的输出脉冲对多重化整流电路进行驱动控制；其中，在一个周期内，每一路输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。应用本发明所提供的方法，可以更为有效地触发多重化整流电路中的晶闸管。本发明还公开了一种FPGA芯片及其多重化整流电路的驱动控制系统，具有相应技术效果。
Description
技术领域
本发明涉及电力电子技术领域，特别是涉及一种FPGA芯片及其多重化整流电路的驱动控制方法、系统。
背景技术
多重化整流电路是指将几个整流电路多重联结。一方面可以使得装置总体的功率容量增大，另一方面可以减少整流装置所产生的谐波和无功功率对电网的干扰。现有的多重化整流电路，通常需要多达12路或24路晶闸管触发脉冲。
现有技术中，将触发脉冲输入至某一路晶闸管时，采用的是单脉冲触发的方式，即在一个周期内，该路晶闸管会接收到一个脉冲信号，使得晶闸管的导通状态发生改变，但由于干扰等因素，有时会出现晶闸管导通不成功的情况，进而使得多重化整流电路工作异常，并且由于多重化整流电路需要多达12路或24路晶闸管触发脉冲，就使得该种异常情况发生的概率更高。
综上所述，如何更为有效地触发多重化整流电路中的晶闸管，是目前本领域技术人员急需解决的技术问题。
发明内容
本发明的目的是提供一种FPGA芯片及其多重化整流电路的驱动控制方法、系统，以更为有效地触发多重化整流电路中的晶闸管。
为解决上述技术问题，本发明提供如下技术方案：
一种多重化整流电路的驱动控制方法，应用于现场可编程门阵列FPGA芯片中，包括：
接收6路输入脉冲；
根据6路所述输入脉冲，确定出12路或24路输出脉冲，以通过确定出的输出脉冲对多重化整流电路进行驱动控制；
其中，在一个周期内，每一路所述输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。
优选的，所述根据6路所述输入脉冲，确定出12路输出脉冲，包括：
目标路的第一计数器与目标路的第二计数器交替归零，并均在归零后进行计数；
在所述第一计数器归零时，控制对应于所述目标路的第一输出路开始进行k个短脉冲的输出，作为确定出的所述第一输出路的输出脉冲；
在所述第二计数器中的计数值达到预设的第一阈值时，控制对应于所述目标路的第二输出路开始进行k个短脉冲的输出，作为确定出的所述第二输出路的输出脉冲；
其中，所述目标路为6路所述输入脉冲中的任意一路，当检测到所述目标路的脉冲的上升沿时，所述第一计数器或第二计数器归零。
优选的，所述根据6路所述输入脉冲，确定出24路输出脉冲，包括：
目标路的四个计数器均在归零后进行计数；
在所述目标路的第三计数器归零时，控制对应于所述目标路的第三输出路开始进行k个短脉冲的输出，作为确定出的所述第三输出路的输出脉冲；
在所述目标路的第四计数器中的计数值达到预设的第二阈值时，控制对应于所述目标路的第四输出路开始进行k个短脉冲的输出，作为确定出的所述第四输出路的输出脉冲；
在所述目标路的第五计数器中的计数值达到预设的第三阈值时，控制对应于所述目标路的第五输出路开始进行k个短脉冲的输出，作为确定出的所述第五输出路的输出脉冲；
在所述目标路的第六计数器中的计数值达到预设的第四阈值时，控制对应于所述目标路的第六输出路开始进行k个短脉冲的输出，作为确定出的所述第六输出路的输出脉冲；
其中，所述目标路为6路所述输入脉冲中的任意一路，所述第三计数器与所述第四计数器构成一组，与所述第五组计数器以及所述第六计数器构成的一组交替归零，并且当检测到所述目标路的脉冲的上升沿时，所述第三计数器与所述第四计数器归零，或者所述第五计数器与所述第六计数器归零。
优选的，所述控制对应于所述目标路的第一输出路开始进行k个短脉冲的输出，包括：
当所述第一计数器的计数值达到ma时，控制对应于所述目标路的第一输出路输出高电平；所述a为预设值，m为整数且m∈{0，2...,2(k-1)}；
当所述第一计数器的计数值达到na时，控制对应于所述目标路的所述第一输出路输出低电平，n为整数且n∈{1，3...,2k-1}。
优选的，任一计数器的计数值的累加速度为根据晶振频率确定出的速度。
一种多重化整流电路的驱动控制系统，应用于现场可编程门阵列FPGA芯片中，包括：
脉冲接收模块，用于接收6路输入脉冲；
脉冲输出模块，用于根据6路所述输入脉冲，确定出12路或24路输出脉冲，以通过确定出的输出脉冲对多重化整流电路进行驱动控制；其中，在一个周期内，每一路所述输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。
优选的，当所述脉冲输出模块用于根据6路所述输入脉冲，确定出12路输出脉冲时，所述脉冲输出模块包括：
第一计数器，用于与第二计数器交替归零，并在归零后进行计数；
所述第二计数器，用于与所述第一计数器交替归零，并在归零后进行计数；
第一输出模块，用于在所述第一计数器归零时，控制对应于所述目标路的第一输出路开始进行k个短脉冲的输出，作为确定出的所述第一输出路的输出脉冲；
第二输出模块，用于在所述第二计数器中的计数值达到预设的第一阈值时，控制对应于所述目标路的第二输出路开始进行k个短脉冲的输出，作为确定出的所述第二输出路的输出脉冲；其中，所述目标路为6路所述输入脉冲中的任意一路，当检测到所述目标路的脉冲的上升沿时，所述第一计数器或第二计数器归零。
优选的，当所述脉冲输出模块用于根据6路所述输入脉冲，确定出24路输出脉冲时，所述脉冲输出模块包括：
第三计数器，用于在归零后进行计数；
第四计数器，用于在归零后进行计数；
第五计数器，用于在归零后进行计数；
第六计数器，用于在归零后进行计数；
第三输出模块，用于在目标路的所述第三计数器归零时，控制所述目标路的第三输出路开始进行k个短脉冲的输出，作为所述第三输出路的输出脉冲；
第四输出模块，用于在所述目标路的第四计数器中的计数值达到预设的第二阈值时，控制所述目标路的第四输出路开始进行k个短脉冲的输出，作为所述第四输出路的输出脉冲；
第五输出模块，用于在所述目标路的第五计数器中的计数值达到预设的第三阈值时，控制所述目标路的第五输出路开始进行k个短脉冲的输出，作为所述第五输出路的输出脉冲；
第六输出模块，用于在所述目标路的第六计数器中的计数值达到预设的第四阈值时，控制对应于所述目标路的第六输出路开始进行k个短脉冲的输出，作为确定出的所述第六输出路的输出脉冲；
其中，所述目标路为6路所述输入脉冲中的任意一路，所述第三计数器与所述第四计数器构成一组，与所述第五组计数器以及所述第六计数器构成的一组交替归零，并且当检测到所述目标路的脉冲的上升沿时，所述第三计数器与所述第四计数器归零，或者所述第五计数器与所述第六计数器归零。
优选的，所述第一输出模块，具体用于：
当所述第一计数器的计数值达到ma时，控制对应于所述目标路的第一输出路输出高电平；所述a为预设值，m为整数且m∈{0，2...,2(k-1)}；
当所述第一计数器的计数值达到na时，控制对应于所述目标路的所述第一输出路输出低电平，n为整数且n∈{1，3...,2k-1}。
一种FPGA芯片，该FPGA芯片用于实现上述任一项所述的多重化整流电路的驱动控制方法的步骤。
应用本发明实施例所提供的技术方案，应用于FPGA芯片中，包括：接收6路输入脉冲；根据6路输入脉冲，确定出12路或24路输出脉冲，以通过确定出的输出脉冲对多重化整流电路进行驱动控制；其中，在一个周期内，每一路输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。
本申请的方案中，由于每一路输出脉冲包含了连续的k个短脉冲，使得某一个短脉冲未正常触发该路的晶闸管时，还有其他短脉冲可以触发该路的晶闸管，提高了成功触发多重化整流电路中的晶闸管的概率。并且本申请的方案，并不是直接调制出12路或24路输出脉冲，而是基于6路输入脉冲确定出12路或24路输出脉冲，相较于直接进行12路或24路输出脉冲的调制，本申请的该方案成本更低。因此，本申请的方案能够更为有效地触发多重化整流电路中的晶闸管。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明中一种多重化整流电路的驱动控制方法的实施流程图；
图2为一种具体实施方式中接收的6路输入脉冲的波形示意图；
图3为本发明中一种多重化整流电路的驱动控制系统的结构示意图。
具体实施方式
本发明的核心是提供一种多重化整流电路的驱动控制方法，能够更为有效地触发多重化整流电路中的晶闸管。
为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参考图1，图1为本发明中一种多重化整流电路的驱动控制方法的实施流程图，该方法应用于FPGA(Field Programmable Gate Array，现场可编程门阵列)芯片中，可以包括以下步骤：
步骤S101：接收6路输入脉冲。
FPGA芯片可以通过6个输入端进行6路输入脉冲的接收，接收的该6路输入脉冲，也即相当于用来施加在具有6路晶闸管的整流电路上的触发脉冲。
便于理解可参阅图2，为一种具体实施方式中接收的6路输入脉冲的波形示意图。方框内即表示一个周期，对于每一路输入脉冲而言，在一个周期内，该路输入脉冲具有两个脉冲，并且需要指出的是，在通常情况下，这两个脉冲的相位相距60°，但在具体实施时，部分场合中，同一路的这两个脉冲也可能是超前、滞后或者重合的关系，并不影响本发明的实施。在图2的实施方式中，在同一周期内，不妨认为第1路输入脉冲的第一个脉冲的相位为60°，则其第二个脉冲的相位为120°；相应的，第2路输入脉冲的两个脉冲的相位分别为120°以及180°，第3路输入脉冲的两个脉冲的相位分别为180°以及240°，第4路输入脉冲的两个脉冲的相位分别为240°以及300°，第5路输入脉冲的两个脉冲的相位分别为300°以及0°，第6路输入脉冲的两个脉冲的相位分别为0°以及60°。
步骤S102：根据6路输入脉冲，确定出12路或24路输出脉冲，以通过确定出的输出脉冲对多重化整流电路进行驱动控制；其中，在一个周期内，每一路输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。
由于本申请的方案需要对多重化整流电路进行驱动控制，因此，FPGA便需要将接收到的6路输入脉冲进行扩展，得到12路的输出脉冲或者24路输出脉冲，而具体是扩展为12路的输出脉冲还是24路输出脉冲，取决于具体实施场景中的多重化整流电路的实际结构。
FPGA芯片可以通过12个输出端进行12路输出脉冲的输出，或者是通过24个输出端进行24路输出脉冲的输出，每一路输出脉冲施加在相应的晶闸管上，用于对该晶闸管进行驱动控制。对于任意一路输出脉冲而言，在一个周期内，该路输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。k的具体取值以及每一个短脉冲具体的持续时长均可以根据实际需要进行设定和调整。
在本发明的一种具体实施方式中，当FGPA芯片确定出的为12路输出脉冲时，步骤S102可以包括：
目标路的第一计数器与目标路的第二计数器交替归零，并均在归零后进行计数；
在第一计数器归零时，控制对应于目标路的第一输出路开始进行k个短脉冲的输出，作为确定出的第一输出路的输出脉冲；
在第二计数器中的计数值达到预设的第一阈值时，控制对应于目标路的第二输出路开始进行k个短脉冲的输出，作为确定出的第二输出路的输出脉冲；其中，目标路为6路输入脉冲中的任意一路，当检测到目标路的脉冲的上升沿时，第一计数器或第二计数器归零。
由于该种实施方式中，FGPA芯片确定出的为12路输出脉冲，因此需要将每一路输入脉冲均扩展为两路输出脉冲，即对于任意一路输入脉冲而言，会有两个输出路与其对应。目标路即为6路输入脉冲中的任意一路，例如是第1路输入脉冲。
当检测到目标路的脉冲的上升沿时，会使第一计数器归零或者第二计数器归零，具体是哪一个计数器归零，需要满足预设的第一计数器与第二计数器交替归零的原则，此外，对于首次检测到输入脉冲的上升沿时，通常可以设置为第一计数器归零。每一路输入脉冲需要两个计数器，因此，6路输入脉冲共需要12个计数器。
该种实施方式中描述的第一计数器以及第二计数器，指的是对应于同一路输入脉冲的计数器。第一计数器归零之后便会开始计数，并且归零之后便立即控制对应于目标路的第一输出路开始进行k个短脉冲的输出，输出的k个短脉冲所占据的脉冲宽度可以根据实际需要进行设定，k的取值也可以进行设定和调整，例如一个周期为20ms，第一输出路输出k个短脉冲的耗时为3.3ms。
第二计数器归零之后也会开始计数，直到计数值达到预设的第一阈值时，控制对应于目标路的第二输出路开始进行k个短脉冲的输出，作为确定出的第二输出路的输出脉冲。第一阈值可以根据实际情况进行设定和调整，在第二计数器的计数值的累加速度被确定的前提下，调整第一阈值的大小，也就可以调整第一输出路与第二输出路之间的相位差，即通过第一阈值的设定，可以对多重化整流电路的各路晶闸管的驱动脉冲进行精确的相位控制。对于12路多重化整流电路而言，通常第一阈值的设置，会使得各路晶闸管的驱动脉冲的相位相差30°。
仍以目标路为第1路输入脉冲，且该路输入的第一个脉冲的相位为60°，第二个脉冲的相位为120°为例。由于第一计数器是检测到第一脉冲便立即进行k个短脉冲的输出，因此第1路输入脉冲对应的第一输出路的相位为60°，而第二计数器是检测到第二脉冲之后，等待计数值达到第一阈值再进行k个短脉冲的输出，因此第1路输入脉冲对应的第二输出路的相位为150°。相应的，第2路输入脉冲对应的第一输出路的相位为120°，对应的第二输出路的相位为210°；第3路输入脉冲对应的第一输出路的相位为180°，对应的第二输出路的相位为270°，第4路输入脉冲对应的第一输出路的相位为240°，对应的第二输出路的相位为330°，第5路输入脉冲对应的第一输出路的相位为300°，对应的第二输出路的相位为30°，第6路输入脉冲对应的第一输出路的相位为0°，对应的第二输出路的相位为90°。确定出了12路输出路之后，根据各自的相位，用来对相应的那一路的晶闸管进行驱动控制。
并且需要说明的是，对于同一路输入脉冲而言，一个周期内的两个脉冲可以是正常状态下的60°相位差，也可能发生超前、滞后或重叠的情况，导致相位差不确定。而本申请的该种实施方式中，第一计数器以及第二计数器均是在检测到输入脉冲的上升沿之后进行归零，因此，无论一个周期内的两个脉冲相位差如何，由于第一计数器以及第二计数器的归零间隔相应地被改变，也就保证了对应于该路输入的第一输出路以及第二输出路均能输出符合相位要求的输出脉冲。
应用本发明实施例所提供的方法，应用于FPGA芯片中，包括：接收6路输入脉冲；根据6路输入脉冲，确定出12路或24路输出脉冲，以通过确定出的输出脉冲对多重化整流电路进行驱动控制；其中，在一个周期内，每一路输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。
本申请的方案中，由于每一路输出脉冲包含了连续的k个短脉冲，使得某一个短脉冲未正常触发该路的晶闸管时，还有其他短脉冲可以触发该路的晶闸管，提高了成功触发多重化整流电路中的晶闸管的概率。并且本申请的方案，并不是直接调制出12路或24路输出脉冲，而是基于6路输入脉冲确定出12路或24路输出脉冲，相较于直接进行12路或24路输出脉冲的调制，本申请的该方案成本更低。因此，本申请的方案能够更为有效地触发多重化整流电路中的晶闸管。
在本发明的一种具体实施方式中，当FGPA芯片确定出的为24路输出脉冲时，步骤S102可以包括：
目标路的四个计数器均在归零后进行计数；
在目标路的第三计数器归零时，控制对应于目标路的第三输出路开始进行k个短脉冲的输出，作为确定出的第三输出路的输出脉冲；
在目标路的第四计数器中的计数值达到预设的第二阈值时，控制对应于目标路的第四输出路开始进行k个短脉冲的输出，作为确定出的第四输出路的输出脉冲；
在目标路的第五计数器中的计数值达到预设的第三阈值时，控制对应于目标路的第五输出路开始进行k个短脉冲的输出，作为确定出的第五输出路的输出脉冲；
在目标路的第六计数器中的计数值达到预设的第四阈值时，控制对应于目标路的第六输出路开始进行k个短脉冲的输出，作为确定出的第六输出路的输出脉冲；
其中，目标路为6路输入脉冲中的任意一路，第三计数器与第四计数器构成一组，与第五组计数器以及第六计数器构成的一组交替归零，并且当检测到目标路的脉冲的上升沿时，第三计数器与第四计数器归零，或者第五计数器与第六计数器归零。
输出24路脉冲的原理与输出12路脉冲的原理类似，可与前文进行参照。由于需要输出24路脉冲，因此对于任意一路输入脉冲而言，需要将其扩展为四路输出脉冲，即目标路会与四路输出路对应。
需要说明的是，本申请中诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
目标路需要四个计数器，因此当需要输出24路脉冲时，共需要24个计数器。当检测到目标路的脉冲上升沿时，第三计数器与第四计数器归零，或者是第五计数器与第六计数器归零。
仍以目标路为第1路输入脉冲，且该路输入的第一个脉冲的相位为60°，第二个脉冲的相位为120°为例进行说明。例如检测到该目标路的某个脉冲的上升沿时，第三计数器归零以及第四计数器归零，并且由于第三计数器是归零后便立即进行k个短脉冲的输出，因此第1路输入脉冲对应的第三输出路的相位为60°。而第四计数器是归零之后，等待计数值达到第二阈值再进行k个短脉冲的输出，并且需要说明的是，第二阈值、第三阈值以及第四阈值的设定，实现了各路输出脉冲的相位差的调节，通常会设定为使得各路晶闸管的驱动脉冲的相位相差15°。因此，第二阈值的设定，可以设定为使得第1路输入脉冲对应的第四输出路的相位为75°。当检测到下一个脉冲的上升沿时，第五计数器归零以及第六计数器归零，第三阈值的设定，会使得第1路输入脉冲对应的第五输出路的相位为150°，而第四阈值的设定，会使得第1路输入脉冲对应的第六输出路的相位为165°。
相应的，第2路输入脉冲对应的第三输出路的相位为120°，对应的第四输出路的相位为135°，对应的第五输出路的相位为210°，对应的第四输出路的相位为225°；第3路输入脉冲对应的第三输出路的相位为180°，对应的第四输出路的相位为195°，对应的第五输出路的相位为270°，对应的第四输出路的相位为285°；第4路输入脉冲对应的第三输出路的相位为240°，对应的第四输出路的相位为255°，对应的第五输出路的相位为330°，对应的第四输出路的相位为345°；第5路输入脉冲对应的第三输出路的相位为300°，对应的第四输出路的相位为315°，对应的第五输出路的相位为30°，对应的第四输出路的相位为45°；第6路输入脉冲对应的第三输出路的相位为0°，对应的第四输出路的相位为15°，对应的第五输出路的相位为90°，对应的第四输出路的相位为105°。
在本发明的一种具体实施方式中，控制对应于目标路的第一输出路开始进行k个短脉冲的输出，可以包括：
当第一计数器的计数值达到ma时，控制对应于目标路的第一输出路输出高电平；a为预设值，m为整数且m∈{0，2...,2(k-1)}；
当第一计数器的计数值达到na时，控制对应于目标路的第一输出路输出低电平，n为整数且n∈{1，3...,2k-1}。
该种实施方式中，通过调节a的大小，实现了对k个短脉冲中的单个短脉冲的脉宽调节，进而也就实现了k个短脉冲的脉宽调节。具体的，当第一计数器的计数值为0时，目标路的第一输出路输出高电平，当计数值达到a时，目标路的第一输出路输出低电平。此后，计数值达到2a时，目标路的第一输出路的输出变回高电平，以此类推。计数值的大小不同，实现了对输出路的相应的置位。当计数值为2(k-1)a至(2k-1)a时，也就对应着k个短脉冲中的最后一个短脉冲。
需要指出的是，前文以第一计数器为例，进行了k个短脉冲的脉宽与计数值之间的关系的描述，其他计数器也可以以此为参照，本申请不重复说明。并且，除了a的大小设定之外，计数值的累加速度也会影响脉宽，在具体实施时，考虑到便于设计，可以将任一计数器的计数值的累加速度设置为根据晶振频率确定出的速度。当然，在其他实施方式中，也可以是以其他时间基准确定计数值的累加速度，并不影响本发明的实施。并且可以根据计数值的累加速度，输入脉冲的周期，计数器的最大计数值等因素，选择合适的计数寄存器的位数。
相应于上面的方法实施例，本发明实施例还提供了一种多重化整流电路的驱动控制系统，应用于现场可编程门阵列FPGA芯片中，可参阅图3，可以包括以下模块：
脉冲接收模块401，用于接收6路输入脉冲；
脉冲输出模块402，用于根据6路输入脉冲，确定出12路或24路输出脉冲，以通过确定出的输出脉冲对多重化整流电路进行驱动控制；其中，在一个周期内，每一路输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。
在本发明的一种具体实施方式中，当脉冲输出模块402用于根据6路输入脉冲，确定出12路输出脉冲时，脉冲输出模块402可以包括：
第一计数器，用于与第二计数器交替归零，并在归零后进行计数；
第二计数器，用于与第一计数器交替归零，并在归零后进行计数；
第一输出模块，用于在第一计数器归零时，控制对应于目标路的第一输出路开始进行k个短脉冲的输出，作为确定出的第一输出路的输出脉冲；
第二输出模块，用于在第二计数器中的计数值达到预设的第一阈值时，控制对应于目标路的第二输出路开始进行k个短脉冲的输出，作为确定出的第二输出路的输出脉冲；其中，目标路为6路输入脉冲中的任意一路，当检测到目标路的脉冲的上升沿时，第一计数器或第二计数器归零。
在本发明的一种具体实施方式中，当脉冲输出模块402用于根据6路输入脉冲，确定出24路输出脉冲时，脉冲输出模块402可以包括：
第三计数器，用于在归零后进行计数；
第四计数器，用于在归零后进行计数；
第五计数器，用于在归零后进行计数；
第六计数器，用于在归零后进行计数；
第三输出模块，用于在目标路的第三计数器归零时，控制目标路的第三输出路开始进行k个短脉冲的输出，作为第三输出路的输出脉冲；
第四输出模块，用于在目标路的第四计数器中的计数值达到预设的第二阈值时，控制目标路的第四输出路开始进行k个短脉冲的输出，作为第四输出路的输出脉冲；
第五输出模块，用于在目标路的第五计数器中的计数值达到预设的第三阈值时，控制目标路的第五输出路开始进行k个短脉冲的输出，作为第五输出路的输出脉冲；
第六输出模块，用于在目标路的第六计数器中的计数值达到预设的第四阈值时，控制对应于目标路的第六输出路开始进行k个短脉冲的输出，作为确定出的第六输出路的输出脉冲；
其中，目标路为6路输入脉冲中的任意一路，第三计数器与第四计数器构成一组，与第五组计数器以及第六计数器构成的一组交替归零，并且当检测到目标路的脉冲的上升沿时，第三计数器与第四计数器归零，或者第五计数器与第六计数器归零。
在本发明的一种具体实施方式中，第一输出模块，具体用于：
当第一计数器的计数值达到ma时，控制对应于目标路的第一输出路输出高电平；a为预设值，m为整数且m∈{0，2...,2(k-1)}；
当第一计数器的计数值达到na时，控制对应于目标路的第一输出路输出低电平，n为整数且n∈{1，3...,2k-1}。
本发明还公开了一种FPGA芯片，该FPGA芯片用于实现上述任一实施例中的多重化整流电路的驱动控制方法的步骤，此处不重复说明。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的系统而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。
Claims (10)
1.一种多重化整流电路的驱动控制方法，其特征在于，应用于现场可编程门阵列FPGA芯片中，包括：
接收6路输入脉冲；
根据6路所述输入脉冲，确定出12路或24路输出脉冲，以通过确定出的输出脉冲对多重化整流电路进行驱动控制；
其中，在一个周期内，每一路所述输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。
2.根据权利要求1所述的多重化整流电路的驱动控制方法，其特征在于，所述根据6路所述输入脉冲，确定出12路输出脉冲，包括：
目标路的第一计数器与目标路的第二计数器交替归零，并均在归零后进行计数；
在所述第一计数器归零时，控制对应于所述目标路的第一输出路开始进行k个短脉冲的输出，作为确定出的所述第一输出路的输出脉冲；
在所述第二计数器中的计数值达到预设的第一阈值时，控制对应于所述目标路的第二输出路开始进行k个短脉冲的输出，作为确定出的所述第二输出路的输出脉冲；
其中，所述目标路为6路所述输入脉冲中的任意一路，当检测到所述目标路的脉冲的上升沿时，所述第一计数器或第二计数器归零。
3.根据权利要求1所述的多重化整流电路的驱动控制方法，其特征在于，所述根据6路所述输入脉冲，确定出24路输出脉冲，包括：
目标路的四个计数器均在归零后进行计数；
在所述目标路的第三计数器归零时，控制对应于所述目标路的第三输出路开始进行k个短脉冲的输出，作为确定出的所述第三输出路的输出脉冲；
在所述目标路的第四计数器中的计数值达到预设的第二阈值时，控制对应于所述目标路的第四输出路开始进行k个短脉冲的输出，作为确定出的所述第四输出路的输出脉冲；
在所述目标路的第五计数器中的计数值达到预设的第三阈值时，控制对应于所述目标路的第五输出路开始进行k个短脉冲的输出，作为确定出的所述第五输出路的输出脉冲；
在所述目标路的第六计数器中的计数值达到预设的第四阈值时，控制对应于所述目标路的第六输出路开始进行k个短脉冲的输出，作为确定出的所述第六输出路的输出脉冲；
其中，所述目标路为6路所述输入脉冲中的任意一路，所述第三计数器与所述第四计数器构成一组，与所述第五组计数器以及所述第六计数器构成的一组交替归零，并且当检测到所述目标路的脉冲的上升沿时，所述第三计数器与所述第四计数器归零，或者所述第五计数器与所述第六计数器归零。
4.根据权利要求2所述的多重化整流电路的驱动控制方法，其特征在于，所述控制对应于所述目标路的第一输出路开始进行k个短脉冲的输出，包括：
当所述第一计数器的计数值达到ma时，控制对应于所述目标路的第一输出路输出高电平；所述a为预设值，m为整数且m∈{0，2...，2(k-1)}；
当所述第一计数器的计数值达到na时，控制对应于所述目标路的所述第一输出路输出低电平；n为整数且n∈{1，3...，2k-1}。
5.根据权利要求2至4任一项所述的多重化整流电路的驱动控制方法，其特征在于，任一计数器的计数值的累加速度为根据晶振频率确定出的速度。
6.一种多重化整流电路的驱动控制系统，其特征在于，应用于现场可编程门阵列FPGA芯片中，包括：
脉冲接收模块，用于接收6路输入脉冲；
脉冲输出模块，用于根据6路所述输入脉冲，确定出12路或24路输出脉冲，以通过确定出的输出脉冲对多重化整流电路进行驱动控制；其中，在一个周期内，每一路所述输出脉冲包括连续的k个短脉冲，k为正整数且至少为2。
7.根据权利要求6所述的多重化整流电路的驱动控制系统，其特征在于，当所述脉冲输出模块用于根据6路所述输入脉冲，确定出12路输出脉冲时，所述脉冲输出模块包括：
第一计数器，用于与第二计数器交替归零，并在归零后进行计数；
所述第二计数器，用于与所述第一计数器交替归零，并在归零后进行计数；
第一输出模块，用于在所述第一计数器归零时，控制对应于所述目标路的第一输出路开始进行k个短脉冲的输出，作为确定出的所述第一输出路的输出脉冲；
第二输出模块，用于在所述第二计数器中的计数值达到预设的第一阈值时，控制对应于所述目标路的第二输出路开始进行k个短脉冲的输出，作为确定出的所述第二输出路的输出脉冲；其中，所述目标路为6路所述输入脉冲中的任意一路，当检测到所述目标路的脉冲的上升沿时，所述第一计数器或第二计数器归零。
8.根据权利要求6所述的多重化整流电路的驱动控制系统，其特征在于，当所述脉冲输出模块用于根据6路所述输入脉冲，确定出24路输出脉冲时，所述脉冲输出模块包括：
第三计数器，用于在归零后进行计数；
第四计数器，用于在归零后进行计数；
第五计数器，用于在归零后进行计数；
第六计数器，用于在归零后进行计数；
第三输出模块，用于在目标路的所述第三计数器归零时，控制所述目标路的第三输出路开始进行k个短脉冲的输出，作为所述第三输出路的输出脉冲；
第四输出模块，用于在所述目标路的第四计数器中的计数值达到预设的第二阈值时，控制所述目标路的第四输出路开始进行k个短脉冲的输出，作为所述第四输出路的输出脉冲；
第五输出模块，用于在所述目标路的第五计数器中的计数值达到预设的第三阈值时，控制所述目标路的第五输出路开始进行k个短脉冲的输出，作为所述第五输出路的输出脉冲；
第六输出模块，用于在所述目标路的第六计数器中的计数值达到预设的第四阈值时，控制对应于所述目标路的第六输出路开始进行k个短脉冲的输出，作为确定出的所述第六输出路的输出脉冲；
其中，所述目标路为6路所述输入脉冲中的任意一路，所述第三计数器与所述第四计数器构成一组，与所述第五组计数器以及所述第六计数器构成的一组交替归零，并且当检测到所述目标路的脉冲的上升沿时，所述第三计数器与所述第四计数器归零，或者所述第五计数器与所述第六计数器归零。
9.根据权利要求7所述的多重化整流电路的驱动控制系统，其特征在于，所述第一输出模块，具体用于：
当所述第一计数器的计数值达到ma时，控制对应于所述目标路的第一输出路输出高电平；所述a为预设值，m为整数且m∈{0，2...，2(k-1)}；
当所述第一计数器的计数值达到na时，控制对应于所述目标路的所述第一输出路输出低电平，n为整数且n∈{1，3...，2k-1}。
10.一种FPGA芯片，其特征在于，该FPGA芯片用于实现如权利要求1至5任一项所述的多重化整流电路的驱动控制方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811068005.2A CN109067382B (zh) | 2018-09-13 | 2018-09-13 | Fpga芯片及其多重化整流电路的驱动控制方法、系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811068005.2A CN109067382B (zh) | 2018-09-13 | 2018-09-13 | Fpga芯片及其多重化整流电路的驱动控制方法、系统 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109067382A true CN109067382A (zh) | 2018-12-21 |
| CN109067382B CN109067382B (zh) | 2022-03-15 |
Family
ID=64761623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811068005.2A Active CN109067382B (zh) | 2018-09-13 | 2018-09-13 | Fpga芯片及其多重化整流电路的驱动控制方法、系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109067382B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1363993A (zh) * | 2000-10-13 | 2002-08-14 | 布鲁克哈文科学协会 | 用于扫频和固定频率系统中的宽跟踪范围、自动测距和低抖动锁相环路 |
| CN105915205A (zh) * | 2016-04-14 | 2016-08-31 | 深圳市赛元微电子有限公司 | 一种高灵敏度电容触控按键及其实现方法 |
-
2018
- 2018-09-13 CN CN201811068005.2A patent/CN109067382B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1363993A (zh) * | 2000-10-13 | 2002-08-14 | 布鲁克哈文科学协会 | 用于扫频和固定频率系统中的宽跟踪范围、自动测距和低抖动锁相环路 |
| CN105915205A (zh) * | 2016-04-14 | 2016-08-31 | 深圳市赛元微电子有限公司 | 一种高灵敏度电容触控按键及其实现方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109067382B (zh) | 2022-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN102522996B (zh) | 一种fm0编码数据的解码方法和装置 | |
| CN109361381A (zh) | 一种pwm生成电路、处理电路及芯片 | |
| CN109412582A (zh) | 一种pwm信号采样检测电路、处理电路及芯片 | |
| CN87107172A (zh) | 电力变换器的控制装置 | |
| CN107276469B (zh) | 步进电机的驱动方法和驱动装置 | |
| CN102324927B (zh) | 波特率发生器 | |
| CN107045849A (zh) | 时序控制装置、方法及显示装置 | |
| CN110221729A (zh) | 一种驱动方法、装置及显示装置 | |
| CN107526007A (zh) | 故障类型的识别方法及装置 | |
| CN106645780A (zh) | 一种基于dsp的转速检测方法及系统 | |
| CN102253281A (zh) | 一种基于软件抗谐波干扰并自动换相测量电网频率的方法 | |
| CN103684698A (zh) | 数据信号的处理方法和装置 | |
| CN104201948B (zh) | 一种开关磁阻电机无位置传感器控制装置及控制方法 | |
| CN209170340U (zh) | Pwm信号采样检测电路、处理电路及芯片 | |
| CN109067382A (zh) | Fpga芯片及其多重化整流电路的驱动控制方法、系统 | |
| CN103634003B (zh) | Osc频率自动校准电路及自动校准方法 | |
| CN209231361U (zh) | 基于pwm信号的速度检测器、处理电路及芯片 | |
| CN109580975A (zh) | 一种基于pwm信号的速度检测器、处理电路及芯片 | |
| CN107703819A (zh) | 一种单片机 | |
| CN104753497B (zh) | 一种oscpps修正方法与装置 | |
| CN1767390A (zh) | 一种多路时钟检测装置 | |
| CN209170328U (zh) | Pwm生成电路、处理电路及芯片 | |
| CN103684362B (zh) | 多相位时钟除频器 | |
| CN109814835A (zh) | 一种基于fpga的间隔均分装置及ip核 | |
| CN108539785A (zh) | 逆变器同步方法和装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |