CN109037234B - 一种阵列基板及其制备方法 - Google Patents
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Abstract
本发明提供了一种阵列基板及其制备方法。通过这种阵列基板，本发明相比于现有技术中，先通过形成与有源层的另一端接触的漏极图案层，再形成与漏极图案层接触的像素电极层，以实现像素电极层与有源层的另一端导通的情况，本实施例中直接形成与有源层的另一端接触的像素电极层，也即相当于将现有技术中的漏极图案层及像素电极层一次制备而成，避免了现有技术中漏极图案层与像素电极层之间接触而产生的接触电阻，提高导电性，且省去了为了增加漏极图案层与像素电极层的接触良好性而实行的退火工艺，简化了工艺步骤。
Description
技术领域
本发明涉及显示技术领域，特别是涉及一种阵列基板及其制备方法。
背景技术
在OLED显示面板中，像素电极层与漏极接触，漏极再与有源层接触，从而实现像素电极层与有源层的导通，但是像素电极层与漏极接触会存在接触电阻，从而降低像素电极层与漏极之间的导通性，且为了增加像素电极层与漏极之间的接触良好性，需要对像素电极层及漏极进行退火处理，工艺复杂。
发明内容
本发明主要是提供一种阵列基板及其制备方法，旨在解决像素电极层与漏极之间的接触电阻降低导通性的问题。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种阵列基板，所述阵列基板包括：衬底基板及形成于所述衬底基板上的缓冲层；形成于所述缓冲层上的有源层；覆盖所述有源层的介电层，所述介电层设有分别连通所述有源层的一端与另一端的第一过孔及第二过孔；形成于所述介电层上的源极图案层，所述源极图案层通过所述第一过孔与所述有源层的一端接触；覆盖所述源极图案层的平坦层，所述平坦层设有连通所述第二过孔的第三过孔；形成于所述平坦层上的像素电极层，所述像素电极层通过所述第二过孔及第三过孔与所述有源层的另一端接触。
为解决上述技术问题，本发明采用的另一个技术方案是：提供一种阵列基板的制备方法，所述方法包括：提供一衬底基板并在所述衬底基板上形成缓冲层；在所述缓冲层上形成有源层；形成覆盖所述有源层的介电层，所述介电层设有分别连通所述有源层的一端与另一端的第一过孔及第二过孔；在所述介电层上形成源极图案层，所述源极图案层通过所述第一过孔与所述有源层的一端接触；形成覆盖所述源极图案层的平坦层，所述平坦层设有连通所述第二过孔的第三过孔；在所述平坦层上形成像素电极层，所述像素电极层通过所述第二过孔及第三过孔与所述有源层的另一端接触。
本发明的有益效果是：区别于现有技术的情况，本发明提供的阵列基板，使得形成在平坦层上的像素电极层通过第二过孔与第三过孔与有源层的另一端接触，相比于现有技术中，先通过形成与有源层的另一端接触的漏极图案层，再形成与漏极图案层接触的像素电极层，以实现像素电极层与有源层的另一端导通的情况，本实施例中直接形成与有源层的另一端接触的像素电极层，也即相当于将现有技术中的漏极图案层及像素电极层一次制备而成，避免了现有技术中漏极图案层与像素电极层之间接触而产生的接触电阻，提高导电性，且省去了为了增加漏极图案层与像素电极层的接触良好性而实行的退火工艺，简化了工艺步骤。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，其中：
图1是本发明提供的阵列基板第一实施例的结构示意图；
图2是图1中缓冲层与衬底基板的另一层叠结构示意图；
图3是图1中第一栅极图案层及第一栅极绝缘层的另一位置示意图；
图4是图1中介电层的结构示意图；
图5是图1中介电层的另一结构示意图；
图6是图1中源极图案层的结构示意图；
图7是图1中平坦层的结构示意图；
图8是图1中像素电极层的结构示意图；
图9是分子束外延的原理示意图；
图10是本申请提供的阵列基板第二实施例的结构示意图；
图11是本申请提供的阵列基板的制备方法实施例的流程示意图；
图12是图11中步骤S16的具体流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
参阅图1，图1是本发明提供的阵列基板10第一实施例的结构示意图，本实施例的阵列基板10包括衬底基板101、缓冲层102、有源层103、介电层104、源极图案层105、平坦层106及像素电极层107。
其中，衬底基板101为柔性衬底基板，可选用聚酰亚胺材料制备而成。
缓冲层102形成于衬底基板101上。
具体的，可使用物理气相沉积法或等离子体气相沉积法在衬底基板101上沉积氧化硅或氮化硅以形成缓冲层102，也可以先在衬底基板101上沉积一层氮化硅和氧化硅中的一种，再沉积一层氮化硅和氧化硅中的另一种，以共同形成缓冲层102。
参阅图2，图2是图1中缓冲层102与衬底基板101的另一层叠结构示意图，在该另一结构中，缓冲层102的数量可以为两层，两层缓冲层12依次层叠的形成于衬底基板101上。
进一步参阅图1，有源层103形成于缓冲层102上。
具体的，在缓冲层102上沉积半导体材料，以形成半导体材料层，并经过光阻涂布、曝光、显影及剥离的光刻工艺对半导体材料层进行图案化处理，然后对图案化的半导体材料层进行退火处理，可使用氢气等离子或氩气等离子的退火方式对半导体材料层进行退火处理，以使得图案化的半导体材料层的两端具有导体特性，而图案化的半导体材料层两端之间的部分依然保留半导体特性，退火处理完成后即形成有源层103，也即有源层103的一端1031与另一端1032具有导体特性，有源层103的一端1031与另一端1032之间的部分1033依然保留半导体特性。
可选的，上述的半导体材料可为半导体氧化物，比如IGZO。
介电层104覆盖有源层103。
具体的，本实施例中的阵列基板10还包括第一栅极绝缘层108及第一栅极图案层109，第一栅极绝缘层108形成于缓冲层102上，且覆盖有源层103，第一栅极图案层109形成于第一栅极绝缘层108上，介电层104形成于第一栅极绝缘层108上且覆盖第一栅极图案层109。
可以理解的，本实施例中的阵列基板10为顶栅型阵列基板，在其他实施例中，也可以为底栅型阵列基板，如图3所示，第一栅极图案层109形成于缓冲层102上，第一栅极绝缘层108形成于缓冲层102上且覆盖第一栅极图案层109，有源层103形成于第一绝缘层108上，介电层104形成于第一绝缘层108上且覆盖有源层103。
参阅图4，图4是图1中介电层104的结构示意图，介电层104设有分别连通有源层103的一端1031与另一端1032的第一过孔1041及第二过孔1042。
具体的，在形成介电层104后，通过光阻涂布、曝光、显影及蚀刻的光刻工艺，形成贯穿介电层104及第一栅极绝缘层108的第一过孔1041及第二过孔1042，以使得第一过孔1041及第二过孔1042连通有源层103的一端1031与另一端1032。
参阅图5，图5是图1中介电层104的另一结构示意图，在该另一结构中，介电层104的数量为两层，两层介电层104依次层叠形成于第一栅极绝缘层108上，可以理解的，介电层104上的第一过孔1041及第二过孔1042同时贯穿两层介电层104。
共同参阅图1及图4，源极图案层105形成于介电层104上，并通过第一过孔1041与有源层103的一端1031接触。
具体的，通过化学气相沉积法或物理气相沉积法在介电层104上、第一过孔1041及第二过孔1042中沉积源极材料，并通过光阻涂布、曝光、显影、蚀刻及剥离的光刻工艺，形成源极图案层105，其中，在蚀刻的过程中，将第二过孔1042中的源极材料同时蚀刻掉，以使得有源层103的另一端1032通过第二过孔1042外露于介电层104。
参阅图6，图6是图1中源极图案层105的结构示意图，源极图案层105包括在远离有源层103的方向上依次层叠的第一半导体层1051及导体层1052，第一半导体层1051与有源层103的一端1031接触，以使得源极图案层105与有源层103的接触端均为半导体材料，降低源极图案层105与有源层103的接触电阻，提高导电性。
可选的，第一半导体层1051的材料为硅或镉。
进一步的，第一半导体层1051为掺杂半导体，可通过离子置入或在沉积形成源极图案层105的过程中掺杂的方法使得第一半导体层1051形成掺杂半导体，可以理解的，掺杂半导体具有导体特性，不影响源极图案层105与有源层103的一端1031的导通性。
可选的，导体层1052包括第一子导体层105a及第二子导体层105b，第一子导体层105a的材料为铝，第二子导体层105b的材料为钛。
进一步参阅图1，平坦层106形成于介电层104上，且覆盖源极图案层105。
具体的，可使用物理气相沉积法或等离子体气相沉积法在介电层104上沉积氮化硅层或氧化硅层，以形成平坦层106。
参阅图7，图7是图1中平坦层106的结构示意图，平坦层106上设有连通第二过孔1042的第三过孔1061，具体的，在形成平坦层106后，通过光阻涂布、曝光、显影、蚀刻及剥离的光刻工艺，形成贯穿平坦层106且连通第二过孔1042的第三过孔1061。共同参阅图1及图7，像素电极层107形成于平坦层106上，且通过第二过孔1042与第三过孔1061与有源层103的另一端1032接触，相比于现有技术中，先通过形成与有源层103的另一端1032接触的漏极图案层，再形成与漏极图案层接触的像素电极层，以实现像素电极层与有源层103的另一端导通的情况，本实施例中直接形成与有源层103的另一端1032接触的像素电极层107，也即相当于将现有技术中的漏极图案层及像素电极层一次制备而成，避免了现有技术中漏极图案层与像素电极层之间接触而产生的接触电阻，提高导电性，且省去了为了增加漏极图案层与像素电极层的接触良好性而实行的退火工艺，简化了工艺步骤。
参阅图8，图8是图1中像素电极层107的结构示意图，像素电极层107包括在远离有源层103的方向上依次层叠的第二半导体层1071、反射层1072及透光层1073。
具体的，可通过物理气相沉积法或化学气相沉积法在远离有源层103的方向上依次形成第二半导体层1071及反射层1072，然后通过分子束外延工艺在反射层1072上形成透光层1073。
参阅图9，图9是分子束外延的原理示意图，分子束外延是一种在基板上生长高质量的晶体薄膜的技术，在真空腔A中，通过加热离子源B，使其蒸发并与入气口C通入的氧气同时喷射到反射层1072上，以在反射层1072上生长出一层层薄膜，也即本实施例中的透光层1073，由于分子束外延具有生长速率慢的特点，因此，在形成透光层1073的过程中，能够对透光层1073的生长厚度、密度、结构等特性进行精准控制，从而使得透光层1073膜层均匀、结晶性好，提高透光层1073的透光性及导电性。
进一步的，第二半导体层1071与有源层103的另一端1032接触，以使得像素电极层107与有源层103的接触端均为半导体材料，降低像素电极层107与有源层103的接触电阻，提高导电性。
可选的，第二半导体层1071的材料为硅或镉。
进一步的，第二半导体层1071为掺杂半导体，可通过离子置入或在沉积形成像素电极层107的过程中掺杂的方法使得第二半导体层1071形成掺杂半导体，可以理解的，掺杂半导体具有导体特性，不影响像素电极层107与有源层103的另一端1032的导通性。
可选的，可选的反射层1072的材料为具有高反射性的银，透光层1073为ITO层。
进一步参阅图1，本实施例中的阵列基板10还包括像素定义层110，像素定义层110形成于平坦层106上，且设有像素定义区1101，像素定义区1101与像素电极层107对应设置。
参阅图10，图10是本申请提供的阵列基板20第二实施例的结构示意图，本实施例的阵列基板20进一步包括第二栅极绝缘层201及第二栅极图案层202。
其中，第二栅极绝缘层201形成于第一栅极绝缘层108上且覆盖第一栅极图案层109，第二栅极图案层202形成于第二栅极绝缘层201上，介电层14形成于第二栅极绝缘层201上，且覆盖第二栅极图案层202。
可以理解的，本实施例中的其他结构与上述第一实施例相同，在此不再赘述。
参阅图11，图11是本申请提供的阵列基板的制备方法实施例的流程示意图，本实施例中的制备方法可具体包括：
S11：提供一衬底基板并在衬底基板上形成缓冲层；
S12：在缓冲层上形成有源层；
S13：形成覆盖有源层的介电层，介电层设有分别连通有源层的一端与另一端的第一过孔及第二过孔；
S14：在介电层上形成源极图案层，源极图案层通过第一过孔与有源层的一端接触；
S15：形成覆盖源极图案层的平坦层，平坦层设有连通第二过孔的第三过孔；
S16：在平坦层上形成像素电极层，像素电极层通过第二过孔及第三过孔与有源层的另一端接触。
参阅图12，图12是图11中步骤S16的具体流程示意图，该步骤S16可具体包括：
S161：在远离有源层的方向上依次形成第二半导体层及反射层，第二半导体层与有源层的另一端接触；
S162：通过分子束外延工艺在反射层上形成透光层。
可以理解的，本实施例中各步骤的具体描述可参阅上述阵列基板10实施例中的具体描述，在此不再赘述。
区别于现有技术，本发明提供的阵列基板实施例，使得在平坦层上形成的像素电极层通过第二过孔与第三过孔与有源层的另一端接触，相比于现有技术中，先通过形成与有源层的另一端接触的漏极图案层，再形成与漏极图案层接触的像素电极层，以实现像素电极层与有源层的另一端导通的情况，本实施例中直接形成与有源层的另一端接触的像素电极层，也即相当于将现有技术中的漏极图案层及像素电极层一次制备而成，避免了现有技术中漏极图案层与像素电极层之间接触而产生的接触电阻，提高导电性，且省去了为了增加漏极图案层与像素电极层的接触良好性而实行的退火工艺，简化了工艺步骤。
以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。
Claims (7)
1.一种阵列基板，其特征在于，所述阵列基板包括：
衬底基板及形成于所述衬底基板上的缓冲层；
形成于所述缓冲层上的有源层；
覆盖所述有源层的介电层，所述介电层设有分别连通所述有源层的一端与另一端的第一过孔及第二过孔；
形成于所述介电层上的源极图案层，所述源极图案层通过所述第一过孔与所述有源层的一端接触；
覆盖所述源极图案层的平坦层，所述平坦层设有连通所述第二过孔的第三过孔；
形成于所述平坦层上的像素电极层，所述像素电极层通过所述第二过孔及第三过孔与所述有源层的另一端接触；
所述像素电极层包括在远离所述有源层的方向上依次层叠的第二半导体层、反射层及透光层，所述第二半导体层与所述有源层的另一端接触，其中所述像素电极层一次制备而成；
所述反射层为银反射层，所述透光层为ITO层，其中，所述透光层通过分子束外延工艺在所述反射层上形成。
2.根据权利要求1所述的阵列基板，其特征在于，所述源极图案层包括在远离所述有源层的方向上依次层叠的第一半导体层及导体层，所述第一半导体层与所述有源层的一端接触。
3.根据权利要求2所述的阵列基板，其特征在于，所述第一半导体层为掺杂半导体层，所述掺杂半导体层具有导体特性。
4.根据权利要求1所述的阵列基板，其特征在于，所述第二半导体层为掺杂半导体层，所述掺杂半导体层具有导体特性。
5.根据权利要求1所述的阵列基板，其特征在于，所述缓冲层上形成有覆盖所述有源层的第一栅极绝缘层，所述第一栅极绝缘层上形成有第一栅极图案层，所述介电层形成于所述第一栅极绝缘层上，且覆盖所述第一栅极图案层。
6.根据权利要求5所述的阵列基板，其特征在于，所述第一栅极绝缘层上形成有覆盖所述第一栅极图案层的第二栅极绝缘层，所述第二栅极绝缘层上形成有第二栅极图案层，所述介电层形成于所述第二栅极绝缘层上，且覆盖所述第二栅极图案层。
7.一种阵列基板的制备方法，其特征在于，所述方法包括：
提供一衬底基板并在所述衬底基板上形成缓冲层；
在所述缓冲层上形成有源层；
形成覆盖所述有源层的介电层，所述介电层设有分别连通所述有源层的一端与另一端的第一过孔及第二过孔；
在所述介电层上形成源极图案层，所述源极图案层通过所述第一过孔与所述有源层的一端接触；
形成覆盖所述源极图案层的平坦层，所述平坦层设有连通所述第二过孔的第三过孔；
在所述平坦层上形成像素电极层，所述像素电极层通过所述第二过孔及第三过孔与所述有源层的另一端接触；
所述在所述平坦层上形成像素电极层的步骤包括：
在远离所述有源层的方向上依次形成第二半导体层及银反射层，所述第二半导体层与所述有源层的另一端接触；
通过分子束外延工艺在所述反射层上形成ITO透光层，其中，所述像素电极层一次制备而成。
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