CN109005022A - 一种应用于高速光模块的高精度共享时钟电路 - Google Patents

Abstract

本发明涉及光通信技术领域，提供了一种应用于高速光模块的高精度共享时钟电路。包括一时钟晶振芯片、至少两个调制器和PCB板，所述时钟晶振芯片和所述至少两个调制器设置在所述PCB板上，所述时钟晶振芯片的晶振信号输出端口通过并联方式分别连接所述至少两个调制器的晶振信号输入端口；所述时钟晶振芯片的振荡器互补输出端口通过并联的方式分别连接所述至少两个调制器的晶振信号补偿输入端口。本发明则是由一个晶振发出的时钟信号通过无源电路分为两路，因此可做到两路信号有效同源同步，对调制信号的干扰降到最低。

Description

一种应用于高速光模块的高精度共享时钟电路

【技术领域】

本发明涉及光通信技术领域，特别是涉及一种应用于高速光模块的高精度共享时钟电路。

【背景技术】

近年来，随着互联网的进一步普及，互联网使用用户不断增加，对高速数据流量的需求也越来越大，城市城域网也从最初的64kbps的基础服务，逐渐升级到2.5Gbps、10Gbps，再到即将到来的100Gbps。随着光纤通信的发展，光传输系统对光模块速率提出了更高的要求，但传统QSFP28模块只能实现一对光纤100G，传统CSFP模块只能实现2*25G的传输容量。在光模块产业的蓝图中，高速率光模块如100G、200G光模块等将发挥巨大的传输优势，未来会应用十分广泛。

在高速领域，用PAM4编码调制技术提高光模块传输速率是目前大幅提高光模块传输速率，突破40G速率瓶颈的最好手段。基于PAM4调制的高速光模块，由于采用比NRZ(PAM2)更高阶的调制技术，在发端可以减少所需激光器的数量，在接收端，相应可以减少所需接收机的数量。PAM4调制使光模块中光器件数减少，可以带来光模块组装成本降低、功耗减少以及封装尺寸减小的优点。

高速率PAM4光收发模块，如100G、200G、400G等模块，原理为发射单元信号时，将接收的2n路25G NRZ电信号从电接口单元输入，经过DSP处理器对电信号进行预处理、PAM4调制后，输出n路50G PAM4的电信号，加载到驱动器芯片上，通过n路的激光器将高速电信号转化成n路50Gbps的高速光信号，经过波分复用器合波后，合成一路高速光信号输出。接收单元信号时，将接收的一路高速光信号通过光接口单元输入，经过解复用器转换成n路50Gbps的高速光信号，通过光接收机接收输入光信号，并将所接收的光信号转换成电信号后，经过DSP处理芯片对电信号进行时钟恢复、放大、均衡、PAM4解调后转换成2n路25G的NRZ电信号。

高速率PAM4模块的技术难点之一是多芯片时钟同步。在高速率PAM4模块比较成熟的设计方案中，需要用到两块或两块以上芯片分别将多路NRZ电信号调制成PAM4电信号，多块芯片均有自己的时钟系统，相互间没有关联，属于异频异相时钟。在波分复用时，系统必须保证多路信号完全同步，从而完成对多路信号的复用，合波信号才能最大限度的减小失真。如果对跨时钟域带来的亚稳态、采样丢失、潜在逻辑错误等等一系列问题处理不当，将导致接收误码，严重的甚至会导致系统无法运行。因此，如何处理多个异步时钟的同步就成为一个设计难点。

目前已有的同步时钟信号的方案有三种：

方案一是应用CDR模块的同步时钟系统。如图1所示，其包括时钟数据恢复CDR模块、发送逻辑模块和接收逻辑模块；其中CDR模块接收参考时钟和数据，并据此恢复出接收时钟，然后将恢复出的接收时钟分别输出至发送逻辑模块和接收逻辑模块；所述参考时钟为单路远端的本地时钟，由此发送逻辑模块所使用的时钟、接收逻辑模块所使用的时钟和发送时钟是同源时钟。发送和接收时钟均来自硬件CDR的输出，本地时钟不再驱动发送逻辑，仅作为硬件CDR的参考时钟。

CDR方案的主要设计缺陷是抖动，即实际数据传送位置相对于所期望位置的偏移。多数抖动是确定的，其分量包括码间干扰、串扰、占空失真和周期抖动(例如来自开关电源的干扰)。而通常随机抖动是半导体发热问题的副产品，且很难预测。传送参考时钟、传送PLL、串化器和高速输出缓冲器都对会传送抖动造成影响。接收端的CDR不能滤除高于截止频率的抖动，对于高速光模块所传输的高频信号而言，抖动十分严重，甚至还会发生信号漂移。因此，方案一完全不适用。

方案二是时钟注入方案。如图2所示，E1数据接入到波分复用TDM机盘，TDM机盘将时钟信息和数据信息分别提取出来，并将时钟信息作为整个系统时钟同步的时钟源头，此时钟将同时送往锁相环PLL和仿真业务CESoP芯片。

CESoP芯片将E1码流转换为以太网数据流，通过主控机盘送给OLT。PLL芯片将时钟信号处理后转化成PON时钟，供PON芯片正常工作，经过PON芯片处理，把时钟通过光纤传至ONU侧。从而实现OLT与ONU时钟的同步。

此方案问题在于，外部时钟注入时抖动较大，且一路时钟信号在传至ONU和OLT前，经过多级芯片处理转化，在一定程度上损失了两路信号的同步性。因此本方案只是理论上成立，实施起来效果不佳。

方案三是多晶振方案，采用多个晶振给芯片提供信号，通过内部的DSP来动态调整时钟，即DSP通过软件不停的分析计算来调整，达到时钟的同步，但这种方法存在的问题是：

1、由于多个时钟信号都通过软件动态调整，不能保证多个时钟信号长时间完全同步。

2、一个晶振对应一个芯片，当调制速率越来越高，芯片数量增多时，晶振数量也随之增加，成本几何倍增长，器件占用空间增大，板材和模块空间紧张。

基于现有方案存在信号抖动严重、时钟信号同步率低、成本高、耗材巨大等问题和缺陷，本发明提出了一种利用高精度共享时钟电路提供同步时钟信号的方案，其发明重点在于抛弃了固有的CDR时钟恢复和外部时钟注入，通过电路的设计让一个晶振可以同时为多个芯片提供同源同步时钟信号，既减少了使用的元器件，节约成本；又提高了传输信号的稳定性及其抗干扰能力。

鉴于此，克服该现有技术所存在的缺陷是本技术领域亟待解决的问题。

【发明内容】

本发明实施例要解决高速率光收发模块的多芯片时钟同步问题和改进已有时钟同步方案的缺陷。

本发明实施例采用如下技术方案：

本发明提供了一种应用于高速光模块的高精度共享时钟电路，包括一时钟晶振芯片、至少两个调制器和PCB板，具体的：

所述时钟晶振芯片和所述至少两个调制器设置在所述PCB板上，所述时钟晶振芯片的晶振信号输出端口通过并联方式分别连接所述至少两个调制器的晶振信号输入端口；

所述时钟晶振芯片的振荡器互补输出端口通过并联的方式分别连接所述至少两个调制器的晶振信号补偿输入端口。

优选的，在所述PCB板上所制作的用于连接所述时钟晶振芯片和所述至少两个调制器的布线，均以对应统一调制器的第一类布线和第二类布线等宽和等长的方式布局；

其中，所述第一类布线用于连接所述晶振信号输出端口和晶振信号输入端口，所述第二类布线用于连接所述振荡器互补输出端口和晶振信号补偿输入端口。

优选的，所述等长的误差在0-1mil之间。

优选的，在第一类布线中，靠近晶振信号输入端口侧设置有第一阻抗匹配电阻；

在第二类布线中，靠近晶振信号补偿输入端口设置有第二阻抗匹配电阻；

其中，所述第一阻抗匹配电阻和第二阻抗匹配电阻分别用于使负载端输入阻抗与传输线的特征阻抗相匹配。

优选的，在PCB板上，对应各调制器的第一类布线和第二类布线以层叠的方式制作在所述PCB板上不同层。

优选的，所述第一类布线和第二类布线之间设置有预设数量的曲折数量，并且，两者之间相对于同一垂直方位、且具有曲折布线的位置的曲折方向相反。

优选的，所述曲折的角度在165°-180°之间。

优选的，所述电路中还包括驱动器，具体的：

所述驱动器位于所述时钟晶振芯片与至少两个调制器之间，其中，所述驱动器的第一输入端和第二输入端分别连接所述时钟晶振芯片的晶振信号输出端口和振荡器互补输出端口；

所述驱动器的第一输出放大接口连接所述第一调制器的第一晶振信号输入端口；

所述驱动器的第二输出放大接口连接所述第一调制器的第一晶振信号补偿输入端口；

所述驱动器的第三输出放大接口连接所述第二调制器的第二晶振信号输入端口；

所述驱动器的第四输出放大接口连接所述第二调制器的第二晶振信号补偿输入端口。

优选的，所述第一晶振信号输入端口、第二晶振信号输入端口、第一晶振信号补偿输入端口和第二晶振信号补偿输入端口处分别串联有高通电容，以及并联有低通电阻。

优选的，所述时钟晶振芯片为SiT9365，所述驱动器为MAX9320。

与现有技术相比，本发明实施例的有益效果在于：

在现有同步时钟的技术方案中，都不能做到时钟信号完全同源，而本发明则是由一个晶振发出的时钟信号通过无源电路分为两路，因此可做到两路信号有效同源同步，对调制信号的干扰降到最低。

在本发明的优选方案中，进一步考虑了时钟晶振芯片的晶振信号输出信号和振荡器互补输出信号各自存在电磁特性，提出了一种改进的第一类布线和第二类布线布局方式，从而改善了电磁干扰特性；

在本发明的另一优选方案中，还进一步的提出了引入驱动器的方式，保证存在多个(例如4个或者4个以上)调制器情况下，如何通过本发明所提出的单一时钟晶振芯片仍然能够有效的带动。

【附图说明】

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是本发明实施例提供的现有技术中方案一的逻辑框图；

图2是本发明实施例提供的现有技术中方案二的时钟传递路径；

图3是本发明实施例提供的一种应用于高速光模块的高精度共享时钟电路示意图；

图4是本发明实施例提供的一种应用于高速光模块的高精度共享时钟电路中带阻抗匹配电阻后的示意图；

图5是本发明实施例提供的一种应用于高速光模块的高精度共享时钟电路中带第一类布线和第二类布线改进后的示意图；

图6是本发明实施例提供的一种应用于高速光模块的高精度共享时钟电路中带驱动器的示意图；

图7是本发明实施例提供的一种应用于高速光模块的高精度共享时钟电路与现有电路的测试结果比较图。

【具体实施方式】

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

在本发明的描述中，术语“内”、“外”、“纵向”、“横向”、“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明而不是要求本发明必须以特定的方位构造和操作，因此不应当理解为对本发明的限制。

此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

实施例1:

本发明实施例1提供了一种应用于高速光模块的高精度共享时钟电路，如图3所示，包括一时钟晶振芯片、至少两个调制器和PCB板，具体的：

所述时钟晶振芯片和所述至少两个调制器设置在所述PCB板上，所述时钟晶振芯片的晶振信号输出端口(如图3所示的OUT+)通过并联方式分别连接所述至少两个调制器的晶振信号输入端口(如图3所示的R_CLK1_P和R_CLK2_P)；

所述时钟晶振芯片的振荡器互补输出端口(如图3所示的OUT-)通过并联的方式分别连接所述至少两个调制器的晶振信号补偿输入端口(如图3所示的R_CLK1_N和R_CLK2_N)。

本发明则是由一个晶振发出的时钟信号通过无源电路分为两路，因此可做到两路信号有效同源同步，对调制信号的干扰降到最低。克服了现有技术中，如背景技术所述的三种方案都不能做到时钟信号完全同源的问题。

本发明实施例所提出的方案尤其适用解决高速率PAM4光收发模块的多芯片时钟同步问题和改进已有时钟同步方案的缺陷。

在高频电路中，还必须考虑反射问题。当信号的频率很高，信号的波长就很短，当波长短的跟传输线长度可以比拟时，反射信号叠加在原信号上将会改变原信号的形状。如果传输线的特征阻抗跟负载阻抗不匹配(相等)时，在负载端就会产生反射。进一步的，本发明实施例中由于多个调制器芯片并联连接，在并联连接点处反射较大，必须使并联连接点两端反射相等，相互抵消，才能使其对原信号影响降到最低。为了改善上述问题，结合本发明实施例，存在一种扩展方案，具体的在所述PCB板上所制作的用于连接所述时钟晶振芯片和所述至少两个调制器的布线，均以对应统一调制器的第一类布线和第二类布线等宽和等长的方式布局；

其中，所述第一类布线用于连接所述晶振信号输出端口和晶振信号输入端口，所述第二类布线用于连接所述振荡器互补输出端口和晶振信号补偿输入端口。优选的，所述等长的误差在0-1mil之间。

进一步，除了采用上述通过限定第一类布线和第二类布线的改进思路外，本发明实施例还提出了一种可与其并行实现的改进方案，具体的，在第一类布线中，靠近晶振信号输入端口侧设置有第一阻抗匹配电阻(如图4中R2和R4所示)；

在第二类布线中，靠近晶振信号补偿输入端口设置有第二阻抗匹配电阻(如图4中R1和R3所示)；

其中，所述第一阻抗匹配电阻和第二阻抗匹配电阻分别用于使负载端输入阻抗与传输线的特征阻抗相匹配。例如：针对LVPCEL时钟信号，为了保证信号完整性，末端第一阻抗匹配电阻和第二阻抗匹配电阻可设置为100Ω。

在本发明实施例实现过程中，还存在第一类布线与第二类布线各自的电磁干扰问题，因此，结合本发明实施例还提出了一种能同时利用磁场的相反极性来抵消对外界的电磁干扰，具体的：在PCB板上，对应各调制器的第一类布线和第二类布线以层叠的方式制作在所述PCB板上不同层。优两选的，所述第一类布线和第二类布线之间设置有预设数量的曲折数量，并且，者之间相对于同一垂直方位、且具有曲折布线的位置的曲折方向相反(如图5所示)。其中，所述曲折的角度在165°-180°之间。除此以外，也可以采用曲线的方式实现，再次不在赘述。

在本发明的优选方案中，进一步考虑了时钟晶振芯片的晶振信号输出信号和振荡器互补输出信号各自存在电磁特性，提出了一种改进的第一类布线和第二类布线布局方式，从而改善了电磁干扰特性。

结合本发明实施例，在考虑到带动的调制器数量较多时，单一的时钟晶振芯片会存在驱动力不足的情况，因此，在本发明实施例基础上还提出了一种改进方案，通过引入驱动器的方式解决上述问题。时钟晶振芯片产生的LVPECL差分时钟信号输入到驱动器芯片，驱动器芯片对其做差分放大处理后，将原本的一路差分信号再调制成多路同步差分信号，经过设计方案中的无源电路后输送至调制器。本方案既保留了高精度共享时钟产生同步时钟信号的优点，又增强了LVPECL时钟信号的驱动能力，避免了因时钟信号驱动不足而产生的信号沿过缓和时序错误。如图6所示，具体实现如下：

所述驱动器位于所述时钟晶振芯片与至少两个调制器之间，其中，所述驱动器的第一输入端(如图6所示的D)和第二输入端(如图6所示的)分别连接所述时钟晶振芯片的晶振信号输出端口和振荡器互补输出端口；

所述驱动器的第一输出放大接口(如图6所示的Q1)连接所述第一调制器的第一晶振信号输入端口(如图6所示的R_CLK1_P)；

所述驱动器的第二输出放大接口(如图6所示的)连接所述第一调制器的第一晶振信号补偿输入端口(如图6所示的R_CLK1_N)；

所述驱动器的第三输出放大接口(如图6所示的Q1)连接所述第二调制器的第二晶振信号输入端口(如图6所示的R_CLK2_P)；

所述驱动器的第四输出放大接口连接所述第二调制器的第二晶振信号补偿输入端口(如图6所示的R_CLK2_N)。

如图6所示，所述第一晶振信号输入端口、第二晶振信号输入端口、第一晶振信号补偿输入端口和第二晶振信号补偿输入端口处分别串联有高通电容，以及并联有低通电阻。

在本发明实施例中，以及各扩展方案中，所述时钟晶振芯片可以为SiT9365，所述驱动器可以为MAX9320。

图7是使用了200G光模块和本发明实施例对应图3所示的结构，得到测试眼图参数对比。应用了共享时钟电路的光模块信号眼图抖动量明显减小，振荡电流几乎是原方案的一半，信号稳定性显著增强。眼宽和眼高等参数相比原方案也有优化。综合可得出结论，高精度共享时钟电路方案可优化信号质量，使得信号更稳定。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种应用于高速光模块的高精度共享时钟电路，其特征在于，包括一时钟晶振芯片、至少两个调制器和PCB板，具体的：

所述时钟晶振芯片和所述至少两个调制器设置在所述PCB板上，所述时钟晶振芯片的晶振信号输出端口通过并联方式分别连接所述至少两个调制器的晶振信号输入端口；

所述时钟晶振芯片的振荡器互补输出端口通过并联的方式分别连接所述至少两个调制器的晶振信号补偿输入端口。

2.根据权利要求1所述的应用于高速光模块的高精度共享时钟电路，其特征在于，在所述PCB板上所制作的用于连接所述时钟晶振芯片和所述至少两个调制器的布线，均以对应统一调制器的第一类布线和第二类布线等宽和等长的方式布局；

其中，所述第一类布线用于连接所述晶振信号输出端口和晶振信号输入端口，所述第二类布线用于连接所述振荡器互补输出端口和晶振信号补偿输入端口。

3.根据权利要求2所述的应用于高速光模块的高精度共享时钟电路，其特征在于，所述等长的误差在0-1mil之间。

4.根据权利要求2所述的应用于高速光模块的高精度共享时钟电路，其特征在于，在第一类布线中，靠近晶振信号输入端口侧设置有第一阻抗匹配电阻；

在第二类布线中，靠近晶振信号补偿输入端口设置有第二阻抗匹配电阻；

其中，所述第一阻抗匹配电阻和第二阻抗匹配电阻分别用于使负载端输入阻抗与传输线的特征阻抗相匹配。

5.根据权利要求2所述的应用于高速光模块的高精度共享时钟电路，其特征在于，在PCB板上，对应各调制器的第一类布线和第二类布线以层叠的方式制作在所述PCB板上不同层。

6.根据权利要求5所述的应用于高速光模块的高精度共享时钟电路，其特征在于，所述第一类布线和第二类布线之间设置有预设数量的曲折数量，并且，两者之间相对于同一垂直方位、且具有曲折布线的位置的曲折方向相反。

7.根据权利要求5所述的应用于高速光模块的高精度共享时钟电路，其特征在于，所述曲折的角度在165°-180°之间。

8.根据权利要求1所述的应用于高速光模块的高精度共享时钟电路，其特征在于，所述电路中还包括驱动器，具体的：

所述驱动器位于所述时钟晶振芯片与至少两个调制器之间，其中，所述驱动器的第一输入端和第二输入端分别连接所述时钟晶振芯片的晶振信号输出端口和振荡器互补输出端口；

所述驱动器的第一输出放大接口连接所述第一调制器的第一晶振信号输入端口；

所述驱动器的第二输出放大接口连接所述第一调制器的第一晶振信号补偿输入端口；

所述驱动器的第三输出放大接口连接所述第二调制器的第二晶振信号输入端口；

所述驱动器的第四输出放大接口连接所述第二调制器的第二晶振信号补偿输入端口。

9.根据权利要求8所述的应用于高速光模块的高精度共享时钟电路，其特征在于，所述第一晶振信号输入端口、第二晶振信号输入端口、第一晶振信号补偿输入端口和第二晶振信号补偿输入端口处分别串联有高通电容，以及并联有低通电阻。

10.根据权利要求5所述的应用于高速光模块的高精度共享时钟电路，其特征在于，所述时钟晶振芯片为SiT9365，所述驱动器为MAX9320。