CN204597912U - 一种高速抗干扰时钟电路 - Google Patents
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Abstract
本实用新型公开了一种高速抗干扰时钟电路，包括控制芯片U1以及依次连接的用于设置不同频段信号的信号源、用于对所述信号源输出的功率调节且阻抗匹配的功率衰减电路、用于将所述功率衰减电路输出的单端电压信号转换为差分信号并放大的差分放大电路和用于分别对所述差分放大电路输出的差分电压信号限幅去噪的双向限幅滤波电路，双向限幅滤波电路的第一输出端接有第一阻抗匹配电路，双向限幅滤波电路的第二输出端接有第二阻抗匹配电路，第一阻抗匹配电路的输出端和第二阻抗匹配电路的输出端均与所述控制芯片U1相接，本实用新型设计新颖，结构简单，采用可调电阻组成的π型功率衰减器适应信号源输出的不同频段信号，抗干扰性强，实用性强。
Description
技术领域
本实用新型属于频率调节技术领域，具体涉及一种高速抗干扰时钟电路。
背景技术
随着现代芯片、控制器和仪器仪表技术的快速发展，各类电子产品都在不断的更新换代，在技术上复杂程度不断提高，时钟信号的抖动对于高速数模转换电路或模数转换电路的性能指标影响很大，时钟电路的稳定决定一个电子产品的稳定性，当今电子产品设计中时钟频率信号要求也越来越高，现有的高速时钟电路常采用晶体振荡器产生频率信号，但是一个晶体振荡器只能产生一个固定频率且频率振荡不稳定；晶体振荡器振荡的频段往往低于200M Hz，时钟电路采用差模电压与基准电压比较送入到微控制器的振荡器中，而对于FPGA而言往往需要一个高速时钟电路，频率在200M Hz之内时，晶体振荡器输出时钟信号抖动大，在要求高于200M Hz以上的时钟频率时，传统的晶体振荡器无法满足要求，因此，现如今缺少一种结构简单、成本低、设计合理、抗干扰性强的可调式高速时钟电路，采用高稳信号源提供不同高频频段信号，通过多个可变电阻组成可调的π型功率衰减器对不同频段的特性阻抗进行衰减，并采用差分信号电路传输，在差分信号电路输出部分提供共模电压输入到控制芯片中，解决传统的高速时钟电路频段不可调，在传输路径上抗干扰性差，运行不稳定，可靠性差等问题。
实用新型内容
本实用新型所要解决的技术问题在于针对上述现有技术中的不足，提供一种高速抗干扰时钟电路，其设计新颖合理，结构简单，采用可调电阻组成的π型功率衰减器适应信号源输出的不同频段信号，抗干扰性强，实用性强，便于推广使用。
为解决上述技术问题，本实用新型采用的技术方案是：一种高速抗干扰时钟电路，其特征在于：包括控制芯片U1以及依次连接的用于设置不同频段信号的信号源、用于对所述信号源输出的功率调节且阻抗匹配的功率衰减电路、用于将所述功率衰减电路输出的单端电压信号转换为差分信号并放大的差分放大电路和用于分别对所述差分放大电路输出的差分电压信号限幅去噪的双向限幅滤波电路，所述双向限幅滤波电路的第一输出端接有第一阻抗匹配电路，所述双向限幅滤波电路的第二输出端接有第二阻抗匹配电路，所述第一阻抗匹配电路的输出端和所述第二阻抗匹配电路的输出端均与所述控制芯片U1相接。
上述的一种高速抗干扰时钟电路，其特征在于：所述功率衰减电路包括可变电容CH1和π型功率衰减器，所述π型功率衰减器的输入端与所述信号源的输出端相接，π型功率衰减器的输出端与所述可变电容CH1的一端相接。
上述的一种高速抗干扰时钟电路，其特征在于：所述差分放大电路包括变压器T1，所述变压器T1的原边的一端与所述可变电容CH1的另一端相接，变压器T1的原边的另一端接地。
上述的一种高速抗干扰时钟电路，其特征在于：所述双向限幅滤波电路包括电容C1、电容C2以及反向并联的二极管D1和二极管D2，所述反向并联的二极管D1和二极管D2的一端分两路，一路与所述变压器T1的副边的一端相接，另一路与电容C1的一端相接；所述反向并联的二极管D1和二极管D2的另一端分两路，一路与所述变压器T1的副边的另一端相接，另一路与电容C2的一端相接。
上述的一种高速抗干扰时钟电路，其特征在于：所述第一阻抗匹配电路包括电阻R1和电阻R2，所述电阻R1和所述电阻R2的连接端分两路，一路与所述电容C1的另一端相接，另一路为所述第一阻抗匹配电路的信号输出端；电阻R1的另一端接VCC电源输出端，电阻R2的另一端接地；
所述第二阻抗匹配电路包括电阻R3和电阻R4，所述电阻R3和所述电阻R4的连接端分两路，一路与所述电容C2的另一端相接，另一路为所述第二阻抗匹配电路的信号输出端；电阻R3的另一端接VCC电源输出端，电阻R4的另一端接地。
上述的一种高速抗干扰时钟电路，其特征在于：所述控制芯片U1包括FPGA，所述FPGA的CLK0管脚与所述第一阻抗匹配电路的信号输出端相接，所述FPGA的CLK1管脚与所述第二阻抗匹配电路的信号输出端相接。
本实用新型与现有技术相比具有以下优点：
1、本实用新型通过高稳信号源提供高频频段，输出频率范围大，稳定可靠，电路简单,便于推广使用。
2、本实用新型设置功率衰减电路，通过调节功率衰减电路中的π型功率衰减器中的多个可变电阻匹配特性阻抗，适应不同高频频段信号输出，使用效果好。
3、本实用新型差分放大电路采用单端电压信号变换为差分信号的方式输出两路电压信号，并经过双向限幅滤波电路分别对两路电压信号限幅去噪，同时将一对差分信号分别阻抗匹配后输出两路具有共模电压的同幅反相信号，抗干扰性强。
4、本实用新型设计新颖合理，投入成本低，电路连接简单，非常适用于FPGA控制芯片，实用性强，便于推广使用。
综上所述，本实用新型设计新颖合理，结构简单，采用可调电阻组成的π型功率衰减器适应信号源输出的不同频段信号，抗干扰性强，实用性强，便于推广使用。
下面通过附图和实施例，对本实用新型的技术方案做进一步的详细描述。
附图说明
图1为本实用新型的电路原理图。
附图标记说明:
1—信号源； 2—功率衰减电路； 3—差分放大电路；
4—双向限幅滤波电路； 5—第一阻抗匹配电路； 6—第一阻抗匹配电路。
具体实施方式
如图1所示，本实用新型包括控制芯片U1以及依次连接的用于设置不同频段信号的信号源1、用于对所述信号源1输出的功率调节且阻抗匹配的功率衰减电路2、用于将所述功率衰减电路2输出的单端电压信号转换为差分信号并放大的差分放大电路3和用于分别对所述差分放大电路3输出的差分电压信号限幅去噪的双向限幅滤波电路4，所述双向限幅滤波电路4的第一输出端接有第一阻抗匹配电路5，所述双向限幅滤波电路4的第二输出端接有第二阻抗匹配电路6，所述第一阻抗匹配电路5的输出端和所述第二阻抗匹配电路6的输出端均与所述控制芯片U1相接。
本实施例中，所述功率衰减电路2包括可变电容CH1和π型功率衰减器，所述π型功率衰减器的输入端与所述信号源1的输出端相接，π型功率衰减器的输出端与所述可变电容CH1的一端相接。
本实施例中，所述差分放大电路3包括变压器T1，所述变压器T1的原边的一端与所述可变电容CH1的另一端相接，变压器T1的原边的另一端接地。
本实施例中，所述双向限幅滤波电路4包括电容C1、电容C2以及反向并联的二极管D1和二极管D2，所述反向并联的二极管D1和二极管D2的一端分两路，一路与所述变压器T1的副边的一端相接，另一路与电容C1的一端相接；所述反向并联的二极管D1和二极管D2的另一端分两路，一路与所述变压器T1的副边的另一端相接，另一路与电容C2的一端相接。
本实施例中，所述第一阻抗匹配电路5包括电阻R1和电阻R2，所述电阻R1和所述电阻R2的连接端分两路，一路与所述电容C1的另一端相接，另一路为所述第一阻抗匹配电路5的信号输出端；电阻R1的另一端接VCC电源输出端，电阻R2的另一端接地；
所述第二阻抗匹配电路6包括电阻R3和电阻R4，所述电阻R3和所述电阻R4的连接端分两路，一路与所述电容C2的另一端相接，另一路为所述第二阻抗匹配电路6的信号输出端；电阻R3的另一端接VCC电源输出端，电阻R4的另一端接地。
本实施例中，所述控制芯片U1包括FPGA，所述FPGA的CLK0管脚与所述第一阻抗匹配电路5的信号输出端相接，所述FPGA的CLK1管脚与所述第二阻抗匹配电路6的信号输出端相接。
实际使用中，控制芯片U1还可以是CPLD；信号源1为输出零偏置正弦信号的高稳信号源。
本实用新型使用时，信号源1提供一定频段的正弦频率信号送入功率衰减电路2的输入端，功率衰减电路2中的π型功率衰减器由可变电阻RB1、可变电阻RB2和可变电阻RB3组成，阻值可变电阻RB1、阻值可变电阻RB2或阻值可变电阻RB3改变特性阻抗进行功率衰减，π型功率衰减器输出端通过可变电容CH1滤波去噪隔直通交，并传送到差分放大电路3中将单端低电压信号输入变换为差分信号输出，输出的两路电压放大信号经过双向限幅滤波电路4中反向并联的二极管D1和二极管D2限幅后，一路经过电容C1滤波去噪送入到第一阻抗匹配电路5中阻抗匹配，另一路经过电容C2滤波去噪送入到第二阻抗匹配电路6中阻抗匹配，第一阻抗匹配电路5和第二阻抗匹配电路6输出的同幅反相的两路共模电压信号送入到控制芯片U1中提供抗干扰高速时钟电路，使用效果好。
以上所述，仅是本实用新型的较佳实施例，并非对本实用新型作任何限制，凡是根据本实用新型技术实质对以上实施例所作的任何简单修改、变更以及等效结构变化，均仍属于本实用新型技术方案的保护范围内。
Claims (6)
1.一种高速抗干扰时钟电路，其特征在于：包括控制芯片U1以及依次连接的用于设置不同频段信号的信号源(1)、用于对所述信号源(1)输出的功率调节且阻抗匹配的功率衰减电路(2)、用于将所述功率衰减电路(2)输出的单端电压信号转换为差分信号并放大的差分放大电路(3)和用于分别对所述差分放大电路(3)输出的差分电压信号限幅去噪的双向限幅滤波电路(4)，所述双向限幅滤波电路(4)的第一输出端接有第一阻抗匹配电路(5)，所述双向限幅滤波电路(4)的第二输出端接有第二阻抗匹配电路(6)，所述第一阻抗匹配电路(5)的输出端和所述第二阻抗匹配电路(6)的输出端均与所述控制芯片U1相接。
2.按照权利要求1所述的一种高速抗干扰时钟电路，其特征在于：所述功率衰减电路(2)包括可变电容CH1和π型功率衰减器，所述π型功率衰减器的输入端与所述信号源(1)的输出端相接，π型功率衰减器的输出端与所述可变电容CH1的一端相接。
3.按照权利要求2所述的一种高速抗干扰时钟电路，其特征在于：所述差分放大电路(3)包括变压器T1，所述变压器T1的原边的一端与所述可变电容CH1的另一端相接，变压器T1的原边的另一端接地。
4.按照权利要求3所述的一种高速抗干扰时钟电路，其特征在于：所述双向限幅滤波电路(4)包括电容C1、电容C2以及反向并联的二极管D1和二极管D2，所述反向并联的二极管D1和二极管D2的一端分两路，一路与所述变压器T1的副边的一端相接，另一路与电容C1的一端相接；所述反向并联的二极管D1和二极管D2的另一端分两路，一路与所述变压器T1的副边的另一端相接，另一路与电容C2的一端相接。
5.按照权利要求4所述的一种高速抗干扰时钟电路，其特征在于：所述第一阻抗匹配电路(5)包括电阻R1和电阻R2，所述电阻R1和所述电阻R2的连接端分两路，一路与所述电容C1的另一端相接，另一路为所述第一阻抗匹配电路(5)的信号输出端；电阻R1的另一端接VCC电源输出端，电阻R2的另一端接地；
所述第二阻抗匹配电路(6)包括电阻R3和电阻R4，所述电阻R3和所述电阻R4的连接端分两路，一路与所述电容C2的另一端相接，另一路为所述第二阻抗匹配电路(6)的信号输出端；电阻R3的另一端接VCC电源输出端，电阻R4的另一端接地。
6.按照权利要求5所述的一种高速抗干扰时钟电路，其特征在于：所述控制芯片U1包括FPGA，所述FPGA的CLK0管脚与所述第一阻抗匹配电路(5)的信号输出端相接，所述FPGA的CLK1管脚与所述第二阻抗匹配电路(6)的信号输出端相接。
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