CN109003914A - 包括上部圆顶的半导体工艺室 - Google Patents

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Abstract

半导体工艺室包括基座、围绕基座的基底板、在基底板的内侧壁上的衬垫、以及在基座与基底板之间且与基座共面的预热环。工艺室还包括联接到基底板并覆盖基座的上表面的上部圆顶。上部圆顶包括在基底板的上表面上的第一部分和从第一部分延伸并交叠基座的第二部分。第一部分包括在基底板的上表面上的第一区域、从第一区域延伸超过基底板的第二区域、以及从第二区域以减小的厚度延伸以接触第二部分的第三区域。

Description

包括上部圆顶的半导体工艺室
技术领域
本公开的示例实施方式涉及工艺室，并且更具体地涉及包括上部圆顶的半导体工艺室。
背景技术
随着半导体集成电路的集成变得更高，构成半导体集成电路的各个元件诸如晶体管变得更小。这样的晶体管可以包括通过外延工艺形成的源极/漏极。随着朝更高集成的趋势增加，源极/漏极的尺寸正在逐渐减小。由于利用常规半导体工艺室来进行形成尺寸减小的源极/漏极的外延工艺，工艺缺陷可能增加。
发明内容
根据发明构思的示例实施方式，半导体工艺室包括基座、围绕基座的基底板、联接到基底板的上表面的上部夹环、联接到基底板的下表面的下部夹环、以及在基底板的内侧壁上的衬垫。工艺室还包括从基底板和下部夹环延伸并覆盖基座的下表面的下部圆顶以及从基底板和上部夹环延伸并覆盖基座的上表面的上部圆顶。上部圆顶包括联接在基底板和上部夹环之间的第一部分以及从第一部分延伸且比第一部分更透明的第二部分。第一部分包括设置在基底板与上部夹环之间的第一区域、从第一区域延伸并具有接触衬垫的上表面的下表面的第二区域、以及从第二区域延伸并在远离第二区域的方向上具有减小的厚度的第三区域。第二区域的下表面与第一区域的下表面共面。
另外的实施方式提供一种半导体工艺室，其包括基座、围绕基座的基底板、在基底板的内侧壁上的衬垫、以及在基座与基底板之间并且与基座共面的预热环。工艺室还包括联接到基底板并覆盖基座的上表面的上部圆顶。上部圆顶包括在基底板的上表面上的第一部分以及从第一部分延伸并交叠基座的第二部分。第一部分包括在基底板的上表面上的第一区域、从第一区域延伸超过基底板的第二区域、以及从第二区域以减小的厚度延伸以接触第二部分的第三区域。
另外的示例实施方式提供一种半导体工艺室，包括基座、围绕基座的基底板、联接到基底板并设置在基座上方的上部圆顶、联接到基底板并设置在基座下方的下部圆顶、以及在基底板的位于上部圆顶与下部圆顶之间的内侧壁上的衬垫。该室还包括配置为通过上部圆顶朝向基座反射光的上部反射器、联接到上部反射器的上部灯、配置为通过下部圆顶朝向基座反射光的下部反射器、以及连接到下部反射器的下部灯。上部圆顶包括第一部分和从第一部分延伸的第二部分。第二部分比第一部分更透明并且包括位于比第一部分更高的水平处的部分。第一部分包括在基底板的上表面上的第一区域，从第一区域延伸超过基底板的第二区域以及从第二区域延伸并在远离第二区域的方向上具有减小的厚度从而接触第二部分的第三区域。
附图说明
图1是示出根据示例实施方式的半导体工艺室的概念截面图。
图2A是示出根据示例实施方式的上部圆顶的平面图。
图2B是沿图2A的线I-I'截取的截面图。
图3A、3B、3C、3D和3E是示出根据示例实施方式的图1的半导体工艺室的一部分的概念截面图
图4A、4B和4C是示出根据示例实施方式的上部圆顶的截面图。
图5是示出使用根据示例实施方式的半导体工艺室的半导体处理方法的流程图。
图6A和图6B是示出使用根据示例实施方式的半导体工艺室的半导体处理方法的截面图。
具体实施方式
现在将参考附图更全面地描述各种示例实施方式。贯穿本申请，相同的附图标记可指代相同的元件。
图1是示出根据示例实施方式的半导体工艺室的概念截面图。
参考图1，半导体工艺室1可以包括基座10、基底板组件20、上部圆顶30、下部圆顶40、衬垫组件50和处理空间PS。基座10可以包括围绕待放置在其上的半导体晶片100的侧壁的晶片保护部分10a。基底板组件20可以与基座10间隔开并可以包括围绕基座10的侧壁的部分。基底板组件20可以包括围绕基座10的基底板22、联接到基底板22的上表面的上部夹环24U以及联接到基底板22的下表面的下部夹环24L。
上部圆顶30可以联接到基底板组件20并且可以设置在基座10上且与基座10垂直地间隔开。上部圆顶30可以设置在基底板22与上部夹环24U之间，并且可以从基底板22与上部夹环24U之间延伸以覆盖基座10的上表面。处理空间PS可以是上部圆顶30与基座10之间的空间。
下部圆顶40可以设置在基座10下面并可以联接到基底板组件20。下部圆顶40可以包括在基底板22与下部夹环24L之间的不透明部分40b和从不透明部分40b延伸到基座10下面的透明部分40a。
衬垫组件50可以设置在上部圆顶30和下部圆顶40之间的基底板组件20的内侧壁上。衬垫组件50可以设置在基底板22的内侧壁上。基底板22可以包括金属材料。衬垫组件50可以包括诸如石英的材料，其能够保护基底板22不受待引入到处理空间PS中的工艺气体的影响。
衬垫组件50可以包括第一衬垫52U和第二衬垫52L。第一衬垫52U可以接触基底板22的内侧壁和上部圆顶30。第二衬垫52L可以接触基底板22的内侧壁和下部圆顶40。
半导体工艺室1可以包括穿过基底板22和衬垫组件50以与处理空间PS连通的气体入口通道60a和气体出口通道60b。在一些实施方式中，气体入口通道60a和气体出口通道60b可以彼此相对地定位。气体入口通道60a可以连接到将工艺气体供应到处理空间PS的气体供应源160。气体出口通道60b可以连接到排出空气、工艺气体和/或工艺副产品的真空泵160b。
半导体工艺室1可以包括设置在基座10与衬垫组件50之间并连接到衬垫组件50的预热环70。预热环70可以围绕基座10。预热环70可以联接到衬垫组件50的第二衬垫50L的一部分并可以与基座10间隔开。预热环70可以与基座10共面。
半导体工艺室1可包括从下方支撑基座10的多个销16和设置在多个销16下面并联接到多个销16的轴结构14。半导体工艺室1可以还包括在下部圆顶40下方的下部反射器80L、联接到下部反射器80L的下部灯82L、在上部圆顶30上方的上部反射器80U以及联接到上部反射器80U的上部灯82U。上部反射器80U和下部反射器80L中的每一个可以包括朝向基座10敞开的内部空间。下部灯82L可以设置在下部反射器80L的内部空间中。上部灯82U可以设置在上部反射器80U的内部空间中。
半导体工艺室1可以包括设置在其上部区域中的上部温度传感器90U和设置在其下部区域中的下部温度传感器90L。上部温度传感器90U可以朝向半导体晶片100设置以测量在处理空间PS中的半导体工艺期间半导体晶片100的温度。下部温度传感器90L可以朝向基座10设置以测量基座10的温度。
上部灯82U和下部灯82L可以供应用于在半导体工艺室1中执行半导体工艺所需的热。例如，下部灯82L可以直接加热基座10的下表面和预热环70的下表面。在一些实施方式中，被下部反射器80L反射的光可以加热基座10的下表面和预热环70的下表面。由上部灯82U产生的加热光可以直接加热预热环70的上表面、基座10的上表面的一部分以及半导体晶片100。在一些实施方式中，由上部反射器80U反射的加热光可以加热预热环70的上表面、基座10的上表面以及半导体晶片100。
基座10和预热环70可以包括能够被上部灯82U和下部灯82L产生的加热光加热的材料。基座10和预热环70可以包括例如不透明的碳化硅和/或包覆的石墨。
基座10和预热环70可以吸收从上部灯82U和下部灯82L产生的热。吸收的热可以从基座10和预热环70辐射。因此，从气体入口通道60a被引入处理空间PS的工艺气体可以在被预热环70加热的同时流到半导体晶片100的表面上。
在示例实施方式中，与常规半导体处理设备相比，上部圆顶30可以具有限制处理空间PS的体积的形状，因此减少处理空间PS中的温度达到目标工艺温度的时间，并减少半导体处理期间的工艺温度变化。将参考图2A、2B和3A至3E来描述上部圆顶30的该形状，其中图2A是示出半导体工艺室1的上部圆顶30的平面图，图2B是沿图2A的线I-I'截取的截面图。
参考图1、图2A和图2B，上部圆顶30可以包括第一部分32和从第一部分32延伸并且比第一部分32更透明的第二部分34。在一些示例实施方式中，第一部分32可以是不透明部分，并且第二部分34可以是透明部分。第一部分32可以包括例如不透明的石英或玻璃，并且第二部分34可以包括例如透明石英或玻璃。
在平面图中，上部圆顶30可以具有圆形形状。在平面图中，第二部分34可以具有圆形形状，并且第一部分32可以是围绕第二部分34的环形区域。第二部分34可以包括位于比第一部分32更高水平处的部分。具体地，第二部分34的中央区域可以位于比第一部分32更高的水平处。
将使用图3A、3B、3C、3D和3E描述上部圆顶30的第一部分32和与第一部分32相关的构造元件的各种示例实施方式，图3A、3B、3C、3D和3E是示出半导体工艺室1的一部分的示例实施方式的概念截面图。参考图1、2A、2B和3A，在上部圆顶30中，第一部分32可以包括连接到基底板22和上部夹环24U的第一区域A1、从第一区域A1延伸并接触衬垫组件50的第二区域A2以及从第二区域A2延伸并在远离第二区域A2的方向上具有减小的厚度的第三区域A3。上部圆顶30的第一部分32可以使用O形环38联接到基底板22和上部夹环24U。在上部圆顶30的第一部分32中，从第一区域A1延伸的第二区域A2可以减小处理空间PS的体积。
在一些实施方式中，在上部圆顶30的第一部分32中，第二区域A2的下表面可以与第一区域A1的下表面基本上共面。在一些实施方式中，在上部圆顶30的第一部分32中，第二区域A2可以从第一区域A1延伸而厚度不减小。在一些实施方式中，在上部圆顶30的第一部分32中，第二区域A2可以具有与第一区域A1基本上相同的厚度。在一些实施方式中，在上部圆顶30的第一部分32中，第二区域A2可以具有与第一区域A1基本上相同的厚度并且可以从第一区域A1延伸以接触衬垫组件50。
在一些实施方式中，上部圆顶30的第二部分34可以交叠基座10。
在一些实施方式中，上部圆顶30的第一部分32与第二部分34之间的边界35可以交叠衬垫组件50的第二衬垫52L。上部圆顶30的第一部分32与第二部分34之间的边界35可以不交叠基座10。
在一些实施方式中，上部圆顶30的第一部分32与第二部分34之间的边界35可以不交叠预热环70。
在一些实施方式中，上部圆顶30的第一部分32的第三区域A3可以交叠衬垫组件50并且可以不交叠预热环70。
在一些实施方式中，衬垫组件50的第一衬垫52U可以接触上部圆顶30的第一部分32的第二区域A2的下表面并且可以支撑上部圆顶30，但是本发明构思不限于此。例如，衬垫组件50的第一衬垫52U可以在第一部分32的第三区域A3下方延伸同时接触第一部分32的第二区域A2的下表面，如图3B所示。
如图3A所示，在上部圆顶30的第一部分32中，联接到基底板组件20的第一区域A1的长度可以大于朝处理空间PS横向延伸而厚度没有减小的第二区域A2的长度，但发明构思不限于此。例如，如图3C所示，朝向处理空间PS横向延伸而厚度没有减小的第二区域A2可以具有比第一区域A1的长度更大的长度。
如图3C所示，上部圆顶30的第一部分32的第三区域A3的下表面可以是倾斜的，但是本发明构思不限于此。例如，如图3D所示，上部圆顶30的第一部分32的第三区域A3可以具有基本垂直的表面LS。例如，第三区域A3可以具有由处理空间PS暴露的基本垂直的表面LS。
在一些实施方式中，如图3A所示，上部圆顶30的第一部分32可以交叠衬垫组件50并且可以不交叠预热环70，但是本发明构思不限于此。例如，如图3E所示，上部圆顶30的第一部分32的至少一部分，例如第三区域A3的至少一部分，可以交叠预热环70。
在参考图3A至3E描述的上部圆顶30的第一部分32中，从第一区域A1延伸而厚度没有减小的第二区域A2可以减小处理空间PS的体积。
在示例实施方式中，上部圆顶30的第二部分34的形状可以构造为限制处理空间PS的体积。将参考图4A、4B和4C描述上部圆顶30的第二部分34的示例实施方式。图4A、4B和4C是示出半导体工艺室1中的上部圆顶30的示例实施方式的截面图。
参考图4A，在上部圆顶30中，第二部分34可以具有弯曲区域，该弯曲区域在向上方向上弯曲或者在远离基座10的方向上向上凸起(参考图1)。上部圆顶30的第二部分34的弯曲区域可以具有上表面30U和下表面30L，上表面30U具有第一曲率半径Ra，下表面30L具有比第一曲率半径Ra更大的第二曲率半径Rb。
在一些实施方式中，在上部圆顶30中，第二部分34可以包括在远离第一部分32的方向上具有逐渐增加的厚度的区域。
在一些实施方式中，在上部圆顶30中，第二部分34可以包括第一厚度区域T1和第二厚度区域T2。第一厚度区域T1可以比第二厚度区域T2厚。第二厚度区域T2比第一厚度区域T1更靠近第一部分32。
参考图4B，上部圆顶30的第二部分34的至少一部分可以具有平坦的下表面30L'和在向上方向上弯曲的凸起的上表面30U。上部圆顶30的第二部分34可以包括第一厚度区域T1和比第一厚度区域T1更薄的第二厚度区域T2。第二厚度区域T2可以比第一厚度区域T1更靠近第一部分32。
参考图4C，上部圆顶30的第二部分34可以具有多层结构。例如，在上部圆顶30中，第二部分34可以包括第一层34a、在第一层34a上的第二层34b以及在第一层34a和第二层34b之间的中空空间34c。第一层34a和第二层34b可以连接到上部圆顶30的第一部分32。
根据一些示例实施方式，可以提供包括上部圆顶30的半导体工艺室1，该上部圆顶30包括参考图3A至3E描述的第一部分32的示例实施方式中的任何一个和/或参考图4A至4C描述的第二部分34的示例实施方式中的任何一个。将参考图5、6A和6B描述使用上述半导体工艺室1来制造半导体器件的操作的示例实施方式。图5是示出使用根据示例实施方式的半导体工艺室1的半导体处理方法的流程图。图6A和6B是示出使用根据示例实施方式的半导体工艺室1的半导体处理方法的截面图。
参考图1、5和6A，在操作S10中，可以准备如参考图1所述的半导体工艺室1。在操作S20中，半导体晶片100可以被装载在半导体工艺室1中的处理空间PS中。半导体晶片100可以被放置在基座10上。半导体晶片100可以通过经由基座10下面的多个销16传送的真空压力被固定在基座10上。
半导体晶片100可以包括半导体衬底110、在半导体衬底110上的栅极结构120以及在栅极结构120的相对侧的凹陷区域124。每个栅极结构120可以包括依次堆叠的栅极电介质层112、栅电极114和绝缘盖图案116。另外，栅极结构120可以包括在堆叠结构的侧壁上的绝缘间隔物118，每个堆叠结构包括栅极电介质层112、栅电极114和绝缘盖图案116。
参考图1、5和6B，在操作S30中，可以执行半导体工艺。可以在半导体工艺室1中执行半导体工艺，该半导体工艺室1包括上部圆顶30，该上部圆顶30包括参考图3A至3E描述的第一部分32中的至少一个和/或参考图4A至4C描述的第二部分34中的至少一个。
半导体工艺可以包括使用上部灯82U和下部灯82L将处理空间PS中的温度升高到目标工艺温度并且将从气体供应源160a提供的工艺气体通过气体入口通道60a供应到处理空间PS以形成分别填充凹陷区域124(参见图6A)的外延半导体层130。外延半导体层130可以用作晶体管的源极/漏极。保留在处理空间PS中的工艺气体和/或工艺副产品可以通过气体出口通道60b排出到处理空间PS的外部。在操作S40中，半导体晶片100可以从半导体工艺室1卸载。
如参考图3A至3E所描述的，在上部圆顶30的第一部分32中，从第一区域A1延伸而厚度不减小的第二区域A2可以减小处理空间PS的体积。另外，如参考图4A至4C所描述的，上部圆顶30的第二部分34可以减小处理空间PS的体积。引入到体积减小的处理空间PS中的工艺气体可以在期望的工艺温度下被快速加热。另外，因为半导体工艺期间的工艺温度变化由于体积减小的处理空间PS而减小，所以可以在基本均匀的工艺温度下执行半导体工艺。因此，当外延半导体层130形成在具有由上部圆顶30减小的体积的处理空间PS中时，可以减少形成外延半导体层130所花费的时间，并且可以减少在外延半导体层130的形成期间发生的缺陷。因此，当使用根据示例实施方式的半导体工艺室1执行半导体工艺时，可以提高生产率。
虽然已经参考本发明的示例实施例示出和描述了本发明构思，但是本领域的普通技术人员将理解，可以在不脱离本发明构思的精神和范围的情况下对其进行形式和细节上的各种改变，本发明构思的精神和范围由权利要求给出。
本申请要求享有于2017年6月7日向韩国知识产权局提交的韩国专利申请第10-2017-0070659号的优先权，其公开内容通过引用整体合并在此。

Claims (20)

1.一种半导体工艺室，包括：
基座；
围绕所述基座的基底板；
联接到所述基底板的上表面的上部夹环；
联接到所述基底板的下表面的下部夹环；
在所述基底板的内侧壁上的衬垫；
从所述基底板和所述下部夹环延伸并覆盖所述基座的下表面的下部圆顶；和
从所述基底板和所述上部夹环延伸并且覆盖所述基座的上表面的上部圆顶，所述上部圆顶包括：
第一部分，联接在所述基底板与所述上部夹环之间；和
从所述第一部分延伸并且比所述第一部分更透明的第二部分，
其中所述第一部分包括设置在所述基底板与所述上部夹环之间的第一区域、从所述第一区域延伸并具有接触所述衬垫的上表面的下表面的第二区域、以及从所述第二区域延伸并在远离所述第二区域的方向上具有减小的厚度的第三区域，其中所述第二区域的所述下表面与所述第一区域的下表面共面。
2.根据权利要求1所述的半导体工艺室，还包括设置在所述基座与所述衬垫之间的预热环。
3.根据权利要求2所述的半导体工艺室，其中所述第三区域的至少一部分交叠所述预热环。
4.根据权利要求1所述的半导体工艺室，其中所述第二区域具有与所述第一区域相同的厚度，并且其中所述第二区域与所述第一区域接合。
5.根据权利要求1所述的半导体工艺室，其中所述第二区域具有与所述第一区域相同的厚度。
6.根据权利要求1所述的半导体工艺室，其中所述上部圆顶的所述第二部分包括具有第一厚度的第一区域以及具有小于所述第一厚度的第二厚度的第二区域，并且其中所述第二部分的所述第二区域比所述第二部分的所述第一区域更靠近所述上部圆顶的所述第一部分。
7.根据权利要求1所述的半导体工艺室，其中所述上部圆顶的所述第二部分具有上表面和下表面，所述上表面具有第一曲率半径，所述下表面具有大于所述第一曲率半径的第二曲率半径。
8.根据权利要求1所述的半导体工艺室，所述上部圆顶的所述第二部分的至少一部分具有平坦的下表面和凸起的上表面。
9.根据权利要求1所述的半导体工艺室，其中所述上部圆顶的所述第二部分包括第一层、第二层以及在所述第一层与所述第二层之间的空间。
10.根据权利要求1所述的半导体工艺室，还包括：
在所述上部圆顶上方的上部反射器；
联接到所述上部反射器的上部灯；
在所述下部圆顶下方的下部反射器；和
联接到所述下部反射器的下部灯。
11.一种半导体工艺室，包括：
基座；
围绕所述基座的基底板；
在所述基底板的内侧壁上的衬垫；
在所述基座与所述基底板之间并与所述基座共面的预热环；和
联接到所述基底板并覆盖所述基座的上表面的上部圆顶，所述上部圆顶包括：
在所述基底板的上表面上的第一部分；和
从所述第一部分延伸并交叠所述基座的第二部分，
其中所述第一部分包括在所述基底板的所述上表面上的第一区域、从所述第一区域延伸超出所述基底板的第二区域、以及以减小的厚度从所述第二区域延伸从而接触所述第二部分的第三区域。
12.根据权利要求11所述的半导体工艺室，其中所述第二区域接触所述衬垫的上表面。
13.根据权利要求11所述的半导体工艺室，其中所述第三区域具有垂直的表面。
14.根据权利要求11所述的半导体工艺室，其中所述第二区域和所述第三区域接触所述衬垫的上表面。
15.根据权利要求11所述的半导体工艺室，其中所述第二部分在远离所述第一部分的方向上厚度逐渐增加。
16.一种半导体工艺室，包括：
基座；
围绕所述基座的基底板；
联接到所述基底板并设置在所述基座上方的上部圆顶；
联接到所述基底板并设置在所述基座下方的下部圆顶；
衬垫，在所述基底板的位于所述上部圆顶与所述下部圆顶之间的内侧壁上；
上部反射器，配置为通过所述上部圆顶朝向所述基座反射光；
联接到所述上部反射器的上部灯；
下部反射器，配置为通过所述下部圆顶朝向所述基座反射光；和
连接到所述下部反射器的下部灯，
其中所述上部圆顶包括第一部分和从所述第一部分延伸的第二部分，其中所述第二部分比所述第一部分更透明并且包括位于比所述第一部分更高的水平处的部分，并且
其中所述第一部分包括在所述基底板的上表面上的第一区域、从所述第一区域延伸超过所述基底板的第二区域、以及从所述第二区域延伸并在远离所述第二区域的方向上具有减小的厚度以接触所述第二部分的第三区域。
17.根据权利要求16所述的半导体工艺室，还包括在所述衬垫与所述基座之间并与所述基座共面的预热环。
18.根据权利要求17所述的半导体工艺室，其中所述第三区域的至少一部分交叠所述预热环。
19.根据权利要求16所述的半导体工艺室，其中所述基座包括围绕放置在所述基座上的半导体晶片的晶片保护部分。
20.根据权利要求16所述的半导体工艺室，其中所述第二部分包括具有第一厚度的第一区域以及具有小于所述第一厚度的第二厚度的第二区域，并且其中所述第二部分的所述第二区域比所述第二部分的所述第一区域更靠近所述第一部分。
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