CN109002894A - 一种基于量子叠加态的量子加法器设计方法 - Google Patents

Abstract

一种基于量子叠加态的量子加法器设计方法，包括量子全加器和复位器、量子半加器和复位器的设计方法，以及由量子半加器、量子全加器和复位器构成n位量子加法器的设计方法，最后利用设计好的加法器实现基于量子叠加态的加法运算。本发明体现了量子信息处理在信号处理的高效性：只需14n‑13个基本操作就可实现2^m个n位整数加法运算，而用经典计算机实现相应的加法运算需要O(n2^m)基本操作。本发明的另外一个优点是设计了复位器，使得参与运算的辅助量子基态与保存加法运算结果量子态不会纠缠在一起。摘要附图为本发明n量子比特的量子加法器的量子线路图。

Description

一种基于量子叠加态的量子加法器设计方法

技术领域

本发明涉及一种基于量子叠加态的量子加法器设计方法，属量子线路设计技术领域。

背景技术

量子计算机有不同的结构模型，例如量子图灵机模型，量子线路模型，细胞自动机模型等。量子线路模型比其它的几种模型更容理解，但功能是等价的，因此采用量子线路模型来定义量子计算机：是由包含连线和基本量子门排列起来、形成的处理量子信息的量子线路建造的。量子计算机具有独特的处理数据能力，可解决现有经典计算机难以解决的数学问题，例如大数的质因子分解和离散对数求解，因此，它成为世界各国的战略竞争焦点。

在量子计算中，信息单元用量子比特表示，它有两个基本量子态|0>和|1>，基本量子态简称为基态。一个量子比特可以是两个基态的线性组合，常被称为叠加态，可表示为|ψ>＝a|0>+b|1〉，其中a和b是两个复数。

张量积是将小的向量空间合在一起，构成更大向量空间的一种方法，用符号表示。对于两个基态|u〉和|v>，它们的张量积常用缩写符号|uv>，|u>|v>或|u,v>表示，例如对于基态|0>和|1〉，它们的张量积可表示为

对于矩阵U的n次张量积可简写成对于量子态|u>的n次张量积也可简写成

量子线路可以由一序列的量子比特门构成，在量子线路的表示图中，每条线都表示量子线路的连线，量子线路的执行顺序是从左到右。量子比特门可以方便的用矩阵形式表示。n量子比特的量子门可以用一个2ⁿ×2ⁿ的酉矩阵U表示，即其中U⁺是U的共轭转置矩阵，I是单位阵，是I的n次张量积。X(非门)，V和V⁺是三个常用的单量子比特门，它们的矩阵表示分别为：

其中i是虚数单位。

最重要的多量子比特门是受控U门，由控制量子比特和目标量子比特，当控制位为1时，用黑点表示，当控制位为0时，用白点表示。当U＝X,V,V⁺，此时受控U门分别称为受控非门，受控V门，受控V⁺门，它们的符号表示见图1。

可以用n量子比特来表示一个小于2ⁿ整数：|b_n-1b_n-2...b₀>，其中b_h∈{0,1},h＝0,...,n-1。

进一步，n+m量子比特态

可以存储一个大小为2^m的列向量：

其中b(j)是一个n位整数，j＝0,...,2^m-1，n和m都是正整数。

量子线路的性能指标为线路的复杂度。线路的复杂度是指线路中受控非门，受控V门，受控V⁺门的总的数量。

发明内容

本发明的目的是，为了解决量子叠加态的量子加法运算问题，提出一种基于量子叠加态的量子加法器设计方法。

本发明实现的技术方案如下，一种基于量子叠加态的量子加法器设计方法，所述方法利用基本量子受控门实现量子半加器和复位器、量子全加器和复位器的设计方法，以及由量子半加器、量子全加器和复位器构成n量子比特的加法器的设计方法，最后利用设计好的加法器实现基于量子叠加态的加法运算。所述基本量子受控门包括受控非门、受控V门和受控量子全加器V⁺门。

所述量子半加法器和复位器的设计方法如下：

利用四个受控门实现量子半加器设计线路，用符号P表示；四个受控门包括一个受控非门、二个受控V门和一个受控V⁺门；这四个受控门的连接顺序为：受控V门、受控非门、受控V门、受控V⁺门。

将量子半加器应用到量子态|c_i>|b_i>|a_i>，得到：

其中是异或操作，c_i,b_i,a_i∈{0,1}；当|c_i>＝|0>时，由上式可知量子半加器实现加法(b_i＋a_i)，其中输出的第一个量子比特｜a_ib_i>存储加法(b_i+a_i)的进位信息，输出的第二个量子比特存储的是加法的和；

为了将加法运算后的辅助量子位复位到初始状态，所述量子半加器的复位器，由五个受控门组成，用符号To表示；五个受控门包括二个受控非门、二个受控V门和一个受控V⁺门；这五个受控门的连接顺序为：受控V⁺门、受控V门、受控非门、受控V门、受控非门。

其中是异或操作，c_i,b_i,a_i∈{0,1}；由上式可知量子半加器的复位器将复位为|c_i>；

所述量子半加器的复杂度为4，相应的复位器的的复杂度为5。

所述量子全加器和复位器的设计方法如下：

所述量子全加器利用六个受控门实现量子全加器设计线路，用符号A表示；六个受控门包括二个受控非门、三个受控V门和一个受控V⁺门；这六个受控门的连接顺序为:受控V门、受控V⁺门、受控非门、受控V门、受控非门、受控V门。

将量子全加器应用到量子态|c_i>|b_i>|a_i>|c_i-1>，得到：

其中是异或操作，c_i,b_i,a_i,c_i-1∈{0,1}；当|c_i>＝|0>时，由上式可知量子全加器实现加法(b_i+a_i+c_i-1)，其中输出的第一个量子比特存储加法(b_i+a_i+c_i-1)的进位信息，输出的第二个量子比特存储的是加法的和；

为了将加法运算后的辅助量子位复位到初始状态，设计量子全加器的复位器，由八个受控门组成，用符号S₂表示；八个受控门包括四个受控非门、三个受控V门和一个受控V⁺门；这八个受控门的连接顺序为:受控V门、受控V⁺门、受控非门、受控V门、受控非门、受控V门、受控非门、受控非门。

将量子全加器的复位器应用到量子态得到：

其中是异或操作，c_i,b_i,a_i,c_i-1∈{0,1}；由上式可知量子全加器的复位器将复位为|c_i>；

所述量子全加器的复杂度为6，相应的复位器为8。

所述n量子比特的量子加法器的设计方法如下：

利用量子半加器、量子全加器及相应的复位器实现n量子比特的量子加法器设计线路，用符号A_D表示；

n量子比特的量子加法器由(n-1)个量子全加器、(n-2)个量子全加器的复位器、1个量子半加器和1个量子半加器的复位器组成，它实现两个n位的整数的加法运算；

假设n位的整数a和b存储在如下两个n量子比特的基态中：

其中a_n-1a_n-2…a₀和b_n-1b_n-2...b₀分别是整数a和b的二进制表示，a_h,b_h∈{0,1},h＝0,...,n-1；

添加n量子比特的量子基态为加法运算的辅助位，并排列顺序得到|0b_n-1a_{n- 1}0b_n-2a_n-2...0b₀a₀>作为输入；将加法器应用到|0b_n-1a_n-10b_n-2a_n-2...0b₀a₀>，得到：

A_D|0b_n-1a_n-10b_n-2a_n-2...0b₀a₀>＝|s_ns_n-1a_n-10s_n-2a_n-2...0s₀a₀>；

其中s＝a+b，s_ns_n-1s_n-2...s₀是整数s的二进制表示，s_h∈{0,1},h＝0,...,n；

由上式可知，加法器实现如下的加法运算：

实现n位整数的加法的量子全加器复杂度为14n-13,n≥2。

所述基于量子叠加态的加法运算实现方法为：

2^m个元素的列向量可以存储在如下的(n+m)量子比特的量子叠加态中：

其中b(j)是一个n位整数，j＝0,...,2^m-1，n和m都是正整数；

将加法器A_D和张量运算得到新的量子运算其中，符号为张量运算符号；

将应用到得到：

其中a_n-1a_n-2...a₀、b(j)_n-1b(j)_n-2...b(j)₀和s(j)_ns(j)_n-1s(j)_n-2...s(j)₀分别是整数a、b(j)和s(j)的二进制表示，s(j)＝b(j)+a,a_h,b(j)_h,s(j)_h∈{0,1},h,n,m为整数；

实现如下的加法运算：

其中即实现如下加法运算：

用n位量子加法器的量子线路和m量子比特的线路能实现上式中的加法运算；

基于量子叠加态的加法运算线路复杂度为14n-13，它能并行实现2^m个n位整数加法运算。

本发明的有益效果是，本发明设计的基于量子叠加态的量子加法器，体现了量子信息处理在信号处理的高效性：只需14n-13个基本操作就可实现2^m个n位整数加法运算。而用经典计算机实现相应的加法运算需要O(n2^m)基本操作。本发明的另外一个优点是设计了复位器，使得参与运算的辅助量子基态与保存加法运算结果量子态不会纠缠在一起。

本发明的加法器适用于量子叠加态的加法运算。

附图说明

图1为本发明量子比特门的名称和符号表示图；

图2为本发明量子半加器的量子实现线路图；

图3为本发明量子半加器的量子实现线路的简图；

图4为本发明量子半加器的复位器的量子实现线路图；

图5为本发明量子半加器的复位器的量子实现线路简图；

图6为本发明量子全加器的量子实现线路图；

图7为本发明量子全加器的量子实现线路简图；

图8为本发明量子全加器的复位器的量子实现线路图；

图9为本发明量子全加器的复位器的量子实现线路简图；

图10为本发明n量子比特的量子加法器的量子线路图；

图11为本发明n量子比特的量子加法器的量子线路简图；

图12为本发明基于量子叠加态的加法运算的量子线路图；

图13为本发明省略了辅助量子比特的基于量子叠加态的加法运算的量子线路简图；

图14为本发明一个基于量子叠加态的加法运算例子的量子实现线路图。

具体实施方式

本发明的具体实施方式如下：

1、量子半加器和复位器的设计方法

利用四个受控门实现图2中的量子半加器设计线路，它的简图如图3所示，用符号P表示。四个受控门包括一个受控非门、二个受控V门和一个受控V⁺门。

将量子半加器应用到量子态|c_i>|b_i>|a_i>，得到

其中是异或操作，c_i,b_i,a_i∈{0,1}。当|c_i>＝|0>时，由公式(2)可知量子半加器实现加法(b_i+a_i)，其中输出的第一个量子比特|a_ib_i>存储加法(b_i+a_i)的进位信息，输出的第二个量子比特存储的是加法的和。

为了将加法运算后的辅助量子位(即半加器的第一个量子位)复位到初始状态，设计如图4的量子半加器的复位器，它由5个受控门组成，包括二个受控非门、二个受控V门和一个受控V+门，其简图如图5所示，用符号To表示。

将量子半加器的复位器应用到量子态得到

其中是异或操作，c_i,b_i,a_i∈{0,1}。由公式(3)可知量子半加器的复位器将复位为|c_i>。

分析图2和图4中的量子线路，可得到量子半加器的复杂度为4，相应的复位器为5。

2、量子全加器和复位器的设计方法

利用六个受控门实现图6中的量子全加器设计线路，它的简图如图7所示，用符号A表示。六个受控门包括二个受控非门、三个受控V门和一个受控V⁺门。

将量子全加器应用到量子态|c_i>|b_i>|a_i>|c_i-1>，得到：

其中是异或操作，c_i,b_i,a_i,c_i-1∈{0,1}。当|c_i>＝|0>时，由公式(4)可知量子全加器实现加法(b_i+a_i+c_i-1)，其中输出的第一个量子比特存储加法(b_i+a_i+c_i-1)的进位信息，输出的第二个量子比特存储的是加法的和。

为了将加法运算后的辅助量子位复位到初始状态，设计如图8的量子全加器的复位器，它由8个受控门组成，包括四个受控非门、三个受控V门和一个受控V+门，其简图如图9所示，用符号S₂表示。

将量子全加器的复位器应用到量子态得到

其中是异或操作，c_i,b_i,a_i,c_i-1∈{0,1}。由公式(5)可知量子全加器的复位器将复位为|c_i>。

分析图6和图8中的量子线路，可得到量子全加器的复杂度为6，相应的复位器为8。

3、n量子比特的量子加法器的设计方法

利用量子半加器、量子全加器及相应的复位器实现图10中的n量子比特的量子加法器设计线路，用符号A_D表示。n量子比特的量子加法器由(n-1)个量子全加器、(n-2)个量子全加器的复位器、1个量子半加器和1个量子半加器的复位器组成，它实现两个n位的整数的加法运算。

假设n位的整数a和b存储在如下两个n量子比特的基态中：

其中a_n-1a_n-2...a₀和b_n-1b_n-2...b₀分别是整数a和b的二进制表示，a_h,b_h∈{0,1},h＝0,...,n-1。

添加n量子比特的量子基态最为加法运算的辅助位，并排列顺序得到|0b_{n- 1}a_n-10b_n-2a_n-2...0b₀a₀>作为输入。将加法器应用到|0b_n-1a_n-10b_n-2a_n-2...0b₀a₀>，得到

A_D|0b_n-1a_n-10b_n-2a_n-2...0b₀a₀>＝|s_ns_n-1a_n-10s_n-2a_n-2...0s₀a₀> (7)

其中s＝a+b，s_ns_n-1s_n-2...s₀是整数s的二进制表示，s_h∈{0,1},h＝0,...,n。

由公式(7)可知，加法器实现如下的加法运算：

因此加法器的简图可以用图11的符号表示。

分析图10中的量子线路，可得到实现n位整数的加法的量子全加器复杂度为6(n-1)+8(n-2)+4+5＝14n-13,n≥2。

4、基于量子叠加态的加法运算实现

由公式(1)可知，2^m个元素的列向量

可以存储如下的(n+m)量子比特的量子叠加态中：

其中，b(j)是一个n位整数，j＝0,...,2^m-1，n和m都是正整数。

将加法器A_D和张量运算得到新的量子运算其中符号为张量运算符号。将应用到

得到：

其中a_n-1a_n-2...a₀、b(j)_n-1b(j)_n-2...b(j)₀和s(j)_ns(j)_n-1s(j)_n-2...s(j)₀分别是整数a、b(j)和s(j)的二进制表示，s(j)＝b(j)+a,a_h,b(j)_h,s(j)_h∈{0,1},h,n,m为整数。

由公式(9)可知，实现如下的加法运算：

其中即实现如下加法运算：

由公式(9)可知，设计如图12中的量子线路可实现公式(11)中的加法运算，它由一个n量子比特的量子加法器和m量子比特的线构成。

由公式(10)可知，用于辅助运算的n-1量子比特基态与加法存储运算的量子态|ψ_(a+b)>|a>不会纠缠在一起，因此在加法运算结束后可移去，故基于量子叠加态的加法运算的量子线路可用图13中的简图表示。

分析图13中的量子线路，可得到基于量子叠加态的加法运算线路复杂度为14n-13，它可并行实现2^m个n位整数加法运算，这充分体现了本发明实现的加法线路的高效性。

本实施例具体实施如下：

由公式(1)可知，当m＝3,n＝3时，一个2³×1的整数向量[0 1 2 3 4 5 6 7]^T可以存储在如下量子态中：

其中b(j)＝j,j＝0,1,...,7。

设计图14中的量子线路实现如下的8个加法运算

[0 1 2 3 4 5 6 7]^T+5＝[5 6 7 8 9 10 11 12]^T (13)

其中[]^T是矩阵的转置。

图14虚框中的量子线路是3量子比特的量子加法器，它由2个量子全加器、1个量子全加器的复位器、1个量子半加器和一个量子半加器的复位器构成，因此线路的复杂度为29，即可以由29个量子基本操作实现一个3位数的加法。

由公式(10)可知，图14中的量子线路实现如下的加法运算：

其中

由公式(14)可知，图14中的量子线路实现公式(13)中的8个加法运算，并且辅助量子比特不会与|ψ_(b+5)>纠缠在一起。由于将3量子比特的量子加法器应用到量子叠加态并不需要增加新的量子门，因为图14中的量子线路的复杂度也为29。

Claims (5)

1.一种基于量子叠加态的量子加法器设计方法，其特征在于，所述方法利用量子受控门实现量子半加器和复位器、量子全加器和复位器的设计方法，以及由量子半加器、量子全加器和复位器构成n量子比特的加法器的设计方法，最后利用设计好的加法器实现基于量子叠加态的加法运算。

2.根据权利要求1所述的一种基于量子叠加态的量子加法器设计方法，其特征在于，所述量子半加法器和复位器的设计方法如下：

利用四个受控门实现量子半加器设计线路，用符号P表示；四个受控门包括一个受控非门、二个受控V门和一个受控V⁺门；这四个受控门的连接顺序为：受控V门、受控非门、受控V门、受控V⁺门；

将量子半加器应用到量子态|c_i＞|b_i＞|a_i＞，得到：

其中是异或操作，c_i,b_i,a_i∈{0,1}；当|c_i＞＝|0＞时，由上式可知量子半加器实现加法(b_i+a_i)，其中输出的第一个量子比特|a_ib_i＞存储加法(b_i+a_i)的进位信息，输出的第二个量子比特存储的是加法的和；

为了将加法运算后的辅助量子位复位到初始状态，所述量子半加器的复位器，由五个受控门组成，用符号T_o表示；五个受控门包括二个受控非门、二个受控V门和一个受控V⁺门；这五个受控门的连接顺序为：受控V⁺门、受控V门、受控非门、受控V门、受控非门；

其中是异或操作，c_i,b_i,a_i∈{0,1}；由上式可知量子半加器的复位器将复位为|c_i＞；

所述量子半加器的复杂度为4，相应的复位器的复杂度为5。

3.根据权利要求1所述的一种基于量子叠加态的量子加法器设计方法，其特征在于，所述量子全加器和复位器的设计方法如下：

所述量子全加器利用六个受控门实现量子全加器设计线路，用符号A表示，六个受控门包括二个受控非门、三个受控V门和一个受控V⁺门；这六个受控门的连接顺序为：受控V门、受控V⁺门、受控非门、受控V门、受控非门、受控V门；

将量子全加器应用到量子态|c_i＞|b_i＞|a_i＞|c_i-1＞，得到：

其中是异或操作，c_i,b_i,a_i,c_i-1∈{0,1}；当|c_i＞＝|0＞时，由上式可知量子全加器实现加法(b_i+a_i+c_i-1)，其中输出的第一个量子比特存储加法(b_i+a_i+c_i-1)的进位信息，输出的第二个量子比特存储的是加法的和；

为了将加法运算后的辅助量子位复位到初始状态，设计量子全加器的复位器，它由八个受控门组成，用符号S₂表示；八个受控门包括四个受控非门、三个受控V门和一个受控V⁺门；这八个受控门的连接顺序为：受控V门、受控V⁺门、受控非门、受控V门、受控非门、受控V门、受控非门、受控非门；

将量子全加器的复位器应用到量子态得到：

其中是异或操作，c_i,b_i,a_i,c_i-1∈{0,1}；由上式可知量子全加器的复位器将复位为|c_i＞；

所述量子全加器的复杂度为6，相应的复位器为8。

4.根据权利要求1所述的一种基于量子叠加态的量子加法器设计方法，其特征在于，所述n量子比特的量子加法器的设计方法如下：

利用量子半加器、量子全加器及相应的复位器实现n量子比特的量子加法器设计线路，用符号A_D表示；

n量子比特的量子加法器由(n-1)个量子全加器、(n-2)个量子全加器的复位器、1个量子半加器和1个量子半加器的复位器组成，它实现两个n位的整数的加法运算；

假设n位的整数a和b存储在如下两个n量子比特的基态中：

其中a_n-1a_n-2...a₀和b_n-1b_n-2...b₀分别是整数a和b的二进制表示，a_h,b_h∈{0,1},h＝0,...,n-1；

添加n量子比特的量子基态为加法运算的辅助位，并排列顺序得到|0b_n-1a_n-10b_{n- 2}a_n-2...0b₀a₀＞作为输入；将加法器应用到|0b_n-1a_n-10b_n-2a_n-2...0b₀a₀＞，得到：

A_D|0b_n-1a_n-10b_n-2a_n-2...0b₀a₀>＝|s_ns_n-1a_n-10s_n-2a_n-2...0s₀a₀＞；

其中s＝a+b，s_ns_n-1s_n-2...s₀是整数s的二进制表示，s_h∈{0,1},h＝0,...,n；

由上式可知，加法器实现如下的加法运算：

实现n位整数的加法的量子全加器复杂度为14n-13,n≥2。

5.根据权利要求1所述的一种基于量子叠加态的量子加法器设计方法，其特征在于，所述基于量子叠加态的加法运算实现方法为：

2^m个元素的列向量可以存储在如下的(n+m)量子比特的量子叠加态中：

其中b(j)是一个n位整数，j＝0,...,2^m-1，n和m都是正整数；

将加法器A_D和张量运算得到新的量子运算其中，符号为张量运算符号；

将应用到得到：

其中a_n-1a_n-2…a₀、b(j)_n-1b(j)_n-2...b(j)₀和s(j)_ns(j)_n-1s(j)_n-2...s(j)₀分别是整数a、b(j)和s(j)的二进制表示，s(j)＝b(j)+a,a_h,b(j)_h,s(j)_h∈{0,1},h,n,m为整数；

实现如下的加法运算：

其中即实现如下加法运算：

用n位量子加法器的量子线路和m量子比特的线路能实现上式中的加法运算；

基于量子叠加态的加法运算线路复杂度为14n-13，它能并行实现2^m个n位整数加法运算。