CN106528046A - 长位宽时序累加乘法器 - Google Patents

Abstract

本发明提供了一种长位宽时序累加乘法器系统，包括时钟、数据运算模块和进位寄存器；数据运算模块对数据进行运算，完成各种工作；在数据运算模块中设置有全加器；全加器将累加得到的积以及被乘数按照位宽分割在不同区间，当数据运算模块进入累加工作状态时，只对不同区间内的全加器的位宽进行加法计算，并且将进位信息存储在进位寄存器中；当下一个时钟沿到来时，移位后的被乘数和上一级的进位数据的乘积进行累加，产生新的积和进位数据，并且存储在进位寄存器中，依此循环，直到乘数中的数据被全部移位走。本发明计算的数据位宽可以无限增大，摆脱了由于乘法数据位宽而引起的对于乘法器最大工作时钟频率的限制，能够在极高时钟频率下稳定工作。

Description

长位宽时序累加乘法器

技术领域

本发明涉及数字电路技术领域，具体涉及一种长位宽时序累加乘法器。

背景技术

数字乘法器作为数字电路中的基础单元，在数据处理、时序控制等方面一直具有举足轻重的低位。尤其在数字信号处理中，数字低通、高通、带通滤波器中大量使用数字乘法器，乘法器的速度往往决定信号处理的速度。在CIS系统中，需要使用乘法器进行曝光时间的计算，系统时钟较快，使用普通的乘法器往往不能满足要求，因此有必要对现有时序累加乘法器进行优化，使得乘法器能够适应高速时钟的需求。

通常使用的时序累加乘法器，在每个时钟沿，将被乘数左移一位，通过对乘数最低位的判断，决定是否对移位后的被乘数累加入积中。如果乘数为n位，则经过n个时钟周期后，乘法计算结束。在乘法器中，被乘数的位宽决定了每个时钟全加计算的数据复杂度，而乘数的位宽决定了完成乘法运算所需的时钟周期数。

当被乘数和乘数位数较低时，由于用于全加运算的加法逻辑单元较为简单，该方法能够完美的满足人们的需要，时钟速度也不会被限制过度。但当被乘数数据位宽较宽时，全加器的复杂度将指数上升，其复杂的组合逻辑限制时钟频率的提升，使得乘法器只能在低速下运行。因此有必要对时序累加器的结构进行优化，简化全加计算逻辑，缩短全加运算的最大路径长度，使得乘法器能够适应高速时钟的要求。

发明内容

为了克服以上问题，本发明旨在提供一种能够在高速时钟下工作的并且数据位宽不受时钟限制的数字乘法器，通过把加法器进位链断裂，从而减少加法器的长度，进而提高时钟的速度。

为了达到上述目的，本发明提供了一种长位宽时序累加乘法器系统，其具有时钟，还包括：数据运算模块和进位寄存器；数据运算模块对数据进行运算；在数据运算模块中设置有全加器；其中，全加器将累加得到的和以及被乘数按照位宽分割在不同区间，当数据运算模块进入累加工作状态时，只对不同区间内的全加器的位宽进行加法计算，并且将进位信息存储在进位寄存器中；当下一个时钟沿到来时，移位后的被乘数和上一级的进位数据的乘积进行累加，产生乘积的新数值和进位数据，并且存储在进位寄存器中，依此循环，直到乘数中的数据被全部移位走。

优选地，多个k-bit全加器和一个k-bit半加器的组合位于数据运算模块中；全加器分别执行进位运算或累加运算，半加器执行进位累加运算；其中，k的取值与乘法运算所需的时钟周期数和时钟频率成比例。

优选地，还包括：控制器和乘数寄存器；控制器控制所述乘法器的启闭，并且向数据运算模块发送指令来控制数据运算模块执行各种工作；数据运算模块还向控制器反馈工作状态指示信号；其中，进位累加结束后，半加器从进位寄存器中将进位寄存器bit位的进位数据存入乘数寄存器中，进位寄存器的其余bit位置为0；当进位寄存器全为0时，半加器中断计算，半加器向控制器发送完毕信号，控制器再向数据运算模块发送完毕指令，则数据运算模块向外输出数据，然后数据运算模块进入准备完毕状态并且反馈给控制器；当进位寄存器不全为0时，则半加器继续进行进位累加计算，直到进位寄存器全为0为止。

优选地，所述控制器向控制数据运算模块发送的指令包括：载入数据指令、完毕指令、移位指令、累加指令和进位累加指令，数据运算模块接收到上述指令完成相应的工作。

优选地，所述数据运算模块和控制器还接收来自所述系统的输入数据、指示信号和使能信号，指示信号包括时钟信号和复位信号，输入数据包括乘数数据和被乘数数据；所述系统向控制器发送使能信号来控制控制器的启闭，所述系统向控制器和数据运算模块同时发送时钟信号和复位信号，数据运算模块根据载入数据指令从系统的输入数据中载入乘数数据和被乘数数据。

优选地，所述控制器和所述数据运算模块之间还连接有判断器，当判断器判断控制器处于等待状态并且数据运算模块处于准备完毕状态时，判断器向系统发送载入信号，所述系统向控制器发送使能信号，控制器向所述数据运算模块发送载入数据指令，所述数据运算模块从系统的输入数据中载入乘数数据和被乘数数据；然后，执行过程a：判断器判断乘数是否被数据运算模块移位完成，如果为否，则判断器向控制器发送移位信号，控制器再向数据运算模块发送移位指令，数据运算模块进入移位工作状态；如果为真，则判断器判断所述数据运算模块是否进位完成，如果为否，则判断器向控制器发送进位信号，所述控制器再向数据运算模块发送进位指令，数据运算模块进入进位累加工作状态；如果为真，则判断器向控制器发送完成信号，控制器向所述数据运算模块发送完毕指令，则数据运算模块向外输出数据，然后数据运算模块进入准备完毕状态并且反馈给控制器；并且控制器向所述系统发送完成信号并且等待一下个使能信号；接着，执行过程b：同时，当数据运算模块进入移位工作状态时，判断器还首先判断数据运算模块中的乘数最后一位是否存在，如不存在，则判断器向控制器发送移位信号，控制器向数据运算模块发送移位指令，数据运算模块执行移位工作；如果存在，则判断器向控制器发送移位和累加信号，控制器向数据运算模块发送移位和累加指令，数据运算模块执行移位和累加，然后进入累加工作状态；数据运算模块完成累加工作后，重复上述过程a～b。

优选地，当乘法运算所需的时钟周期数越少时，所选取的k值越大；当乘法运算所需的时钟频率越快时，所选取的k值越小。

优选地，k的取值还与乘法运算的速度成比例，当乘法运算的速度越快时，所选取的k值越小。

优选地，所述乘法器的位宽的乘积为被乘数(m)和乘数(n)的积，该积的最大值运算式为(2^m-1)*(2ⁿ-1)＝2^m+n-2ⁿ-2^m+1<2^m+n-1，当m、n>0，该式子恒成立。

本发明的长位宽时序累加乘法器具有以下优点：

1)现有技术中不管是Wallace/Dadda乘法器、Booth算法乘法器还是带符号的数位表示的乘法器，都着眼于累法次数的减少，而未对乘法器中的加法算法进行优化，使得这些乘法器或多或少的受到时钟频率的限制；相比于其他种类的乘法器，本发明的乘法器彻底摆脱了由于乘法数据位宽而引起的对于乘法器最大工作时钟频率的限制。

2)本发明乘法器能够在极高的时钟频率下保持稳定工作。由于每次加法计算只是进行4bit的全加运算，数据经过的逻辑门数量很少，建立时间的裕度得到很好的保证，时钟频率可以很高；

3)时序乘法器计算数据位宽将可以无限增大。由于每一步的累加计算都被打散，高位宽被乘数和低位宽被乘数在计算时没有本质区别，只要确定好时钟频率和k-bit全加器之间的关系，即可正常工作。

附图说明

图1为本发明的一个较佳实施例的数据移位和累加计算逻辑结构图

图2为本发明的一个较佳实施例的进位累加计算逻辑结构图

图3为本发明的一个较佳实施例的时序累加乘法器模块分割图

图4为本发明的一个较佳实施例的时序累加乘法器ASMD图

具体实施方式

为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。

以下结合附图1-4和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。

本实施例在将累加过程中，将原本完整的长位宽全加器结构拆分为多个k-bit全加器和一个k-bit半加器的组合。全加器分别执行进位运算或累加运算，半加器执行进位累加运算；其中，k的取值与乘法运算所需的时钟周期数和时钟频率成比例。如表一所示，为一64bit*32bit的乘法器在不同的k值下，计算时钟周期数和速度的比较。当乘法运算所需的时钟周期数越少时，所选取的k值越大；当乘法运算所需的时钟频率越快时，所选取的k值越小；k的取值还与乘法运算的速度成比例，当乘法运算的速度越快时，所选取的k值越小。越小的k值预示着更小的全加器，数据运算经过的组合逻辑越短，则能够承受更高的时钟频率。综合考虑时钟速度和组合逻辑全加器计算量，认为4bit～8bit加法器较为合理。

表一

n取值	对应全加器	理论最差情况(不可能出现)
			2	2bit全加器	32+16
4	4bit全加器	32+8
			8	8bit全加器	32+4
16	16bit全加器	32+2

值得指出的是，理论最差情况不可能出现。乘法器的位宽的乘积为被乘数(m)和乘数(n)的积，也即是对于位宽为m和n的被乘数和乘数，该积的最大值运算式为

(2^m-1)*(2ⁿ-1)＝2^m+n-2ⁿ-2^m+1<2^m+n-1，当m、n>0，该式子恒成立。也即是不可能出现溢出情况或使得每个bit位都存在进位。

以下以4-bit全加器为例，对m-bit*n-bit的数据进行乘法运算，来对本发明作进一步相似描述；其中，被乘数位m-bit，乘数位n-bit。

本实施例的系统还包括控制器、数据运算模块、数据载入模块；所述多个k-bit全加器和一个k-bit半加器的组合位于数据运算模块中；控制器控制乘法器的启闭，并且控制器向数据运算模块发送指令来控制数据运算模块执行各种工作；数据运算模块对数据进行运算，完成各种工作，并且向控制器反馈工作状态指示信号。控制器向控制数据运算模块发送的指令包括：载入数据指令、完毕指令、移位指令、累加指令和进位累加指令，数据运算模块接受到这些指令并且按照这些指令完成相应的工作。数据运算模块和控制器还接收来自所述系统的输入数据、指示信号和使能信号，指示信号包括时钟信号和复位信号，输入数据包括乘数数据和被乘数数据；所述系统向控制器发送使能信号来控制控制器的启闭，所述系统向控制器和数据运算模块同时发送时钟信号和复位信号，数据运算模块根据载入数据指令从系统的输入数据中载入乘数数据和被乘数数据。

具体的，如图3所示，图3为本实施例的时序累加乘法器的模块分割图。图3中，累加而得的积和被乘数按全加器位宽被分割在了不同的区间中，当乘法器进入累加状态时，只进行分割区间内的k-bit的加法的计算(图3中为4-bit)，进位信息存储在专用的进位寄存器中。当下一个时钟沿到来时，移位后的被乘数和上一级的进位输入共同累加到积中，产生新的积和进位数据，并存储在寄存器中。如图3中所示，左侧为控制模块，控制乘法器工作的状态，并完成对右侧data_pat模块的控制，其中，load_data，finish，shift，add，add_in等为control模块对data_path的控制信号；右侧为data_path模块，数据在此模块中进行运算，完成移位、累加、进位累加等工作，并返回工作状态指示信号ready，last_bit_1，ci_add_0等，用于指示数据的特点。整个乘法器的输入信号主要有乘数和被乘数mulity1和mulity2，时钟和复位信号clk和rst，工作使能信号start；输出信号主要由运算完成指示信号done和输出product。

本实施例中，控制器和数据运算模块之间还连接有判断器，当判断器判断控制器处于等待状态并且数据运算模块处于准备完毕状态时，判断器向系统发送载入信号，所述系统向控制器发送使能信号，控制器向所述数据运算模块发送载入数据指令，所述数据运算模块从系统的输入数据中载入乘数数据和被乘数数据；然后，执行步骤01：判断器判断乘数是否被数据运算模块移位完成，如果为否，则判断器向控制器发送移位信号，控制器再向数据运算模块发送移位指令，数据运算模块进入移位工作状态；如果为真，则判断器判断所述数据运算模块是否进位完成，如果为否，则判断器向控制器发送进位信号，所述控制器再向数据运算模块发送进位指令，数据运算模块进入进位累加工作状态；如果为真，则判断器向控制器发送完成信号，控制器向所述数据运算模块发送完毕指令，则数据运算模块向外输出数据，然后数据运算模块进入准备完毕状态并且反馈给控制器；并且控制器向所述系统发送完成信号并且等待一下个使能信号；步骤02：同时，当数据运算模块进入移位工作状态时，判断器还首先判断数据运算模块中的乘数最后一位是否存在，如不存在，则判断器向控制器发送移位信号，控制器向数据运算模块发送移位指令，数据运算模块执行移位工作；如果存在，则判断器向控制器发送移位和累加信号，控制器向数据运算模块发送移位和累加指令，数据运算模块执行移位和累加，然后进入累加工作状态；数据运算模块完成累加工作后，重复上述步骤01-02。举例来说，请结合图3和图4，图4为本实施例的时序累加乘法器的算法状态基和数据通路(ASMD)图，系统在“s_idle”状态等待“start”信号和“datapath”准备完毕信号“ready”，当判断器对两个的判断都为真时，对乘数和被乘数进行载入“load_data”，然后判断器判断乘数是否已经被移位完成“shift_finish？”，如果为真，则继续判断进位信号“ci_all_0”是否有1，如果没有，则控制器发送“finish”完毕指令，乘法器进入完成状态“s_done”，等待下一个start信号，数据运算模块进行输出。如果有“multiple≠0”，则进入进位累加“s_in”状态，进行进位累加。如果判断器判断乘数还未被移位完成“shift_finish？”则进入移位状态“s_shift”；经判断器判断移位寄存器的最后一位的状态，如果为如果为0，则进行移位动作“shift”，之后返回移位状态“s_shift”；如果为1，则进行移位和累加“shift&add”，然后进入累加工作状态“s_add”，累加之后进行移位“shift”，然后返回移位状态“s_shift”，依次循环，直至乘数全部被数据运算模块载入和计算完毕。

系统还包括进位寄存器；全加器将累加得到的积以及被乘数按照位宽分割在不同区间，当数据运算模块进入累加工作状态时，只对不同区间内的全加器的位宽进行加法计算，并且将进位信息存储在进位寄存器中；当下一个时钟沿到来时，移位后的被乘数和上一级的进位数据的乘积进行累加，产生新的积和进位数据，并且存储在进位存储器中，依此循环，直到乘数中的数据被全部移位走。请参阅图1，图1为4-bit加法器下的数据移位和累加结构。累加而得的积和被乘数按4-bit全加器位宽被分割在了不同的区间中，当乘法器进入累加状态时，只进行分割区间内的4-bit的加法的计算，进位信息存储在专用的进位寄存器中。当下一个时钟沿到来时，移位后的被乘数和上一级的进位输入共同累加到积中，产生新的积和进位数据，并存储在寄存器中，以此循环相加，直到乘数中的数据被全部取出。

系统还包括乘数寄存器；进位累加结束后，半加器从进位寄存器中将进位寄存器bit位的进位数据存入乘数寄存器中，进位寄存器的其余bit位置为0；当进位寄存器全为0时，半加器中断计算，半加器向控制器发送完毕信号，控制器再向数据运算模块发送完毕指令，则数据运算模块向外输出数据，然后数据运算模块进入准备完毕状态并且反馈给控制器；当进位寄存器不全为0时，则半加器继续进行进位累加计算，直到进位寄存器全为0为止。请参阅图2，图2为进位累加过程的计算示意图。将累加数据结束后的进位数据根据bit位存入乘数寄存器中，其余bit位置0。由于不存在进位，和累加得到的积相加的数据也相对简单(存在大量0bit位)，加法器得到极大简化，在4-bit全加器的计算时间内完全能够完成8-bit半加器的计算，使用超前进位的计算方法，完成数据计算和进位计算。前一级的进位信息存入下一级的进位寄存器和乘数寄存器中。当进位寄存器全为0时，即中断计算，输出状态指示信号和输出；当不全为0时，继续进行进位累加计算，直到进位寄存器全为0为止。进位累加计算与数据移位和累加计算整个过程相似，指示计算的加法器从全加器变为了半加器，4-bit位宽变为了8-bit位宽。

虽然本发明已以较佳实施例揭示如上，然实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书为准。

Claims (9)

1.一种长位宽时序累加乘法器系统，其具有时钟，其特征在于，还包括：数据运算模块和进位寄存器；数据运算模块对数据进行运算；在数据运算模块中设置有全加器；其中，全加器将累加得到的和以及被乘数按照位宽分割在不同区间，当数据运算模块进入累加工作状态时，只对不同区间内的全加器的位宽进行加法计算，并且将进位信息存储在进位寄存器中；当下一个时钟沿到来时，移位后的被乘数和上一级的进位数据的乘积进行累加，产生乘积的新数值和进位数据，并且存储在进位寄存器中，依此循环，直到乘数中的数据被全部移位走。

2.根据权利要求1所述的系统，其特征在于，多个k-bit全加器和一个k-bit半加器的组合位于数据运算模块中；全加器分别执行进位运算或累加运算，半加器执行进位累加运算；其中，k的取值与乘法运算所需的时钟周期数和时钟频率成比例。

3.根据权利要求2所述的系统，其特征在于，还包括：控制器和乘数寄存器；控制器控制所述乘法器的启闭，并且向数据运算模块发送指令来控制数据运算模块执行各种工作；数据运算模块还向控制器反馈工作状态指示信号；其中，进位累加结束后，半加器从进位寄存器中将进位寄存器bit位的进位数据存入乘数寄存器中，进位寄存器的其余bit位置为0；当进位寄存器全为0时，半加器中断计算，半加器向控制器发送完毕信号，控制器再向数据运算模块发送完毕指令，则数据运算模块向外输出数据，然后数据运算模块进入准备完毕状态并且反馈给控制器；当进位寄存器不全为0时，则半加器继续进行进位累加计算，直到进位寄存器全为0为止。

4.根据权利要求3所述的系统，其特征在于，所述控制器向控制数据运算模块发送的指令包括：载入数据指令、完毕指令、移位指令、累加指令和进位累加指令，数据运算模块接收到上述指令完成相应的工作。

5.根据权利要求3所述的系统，其特征在于，所述数据运算模块和控制器还接收来自所述系统的输入数据、指示信号和使能信号，指示信号包括时钟信号和复位信号，输入数据包括乘数数据和被乘数数据；所述系统向控制器发送使能信号来控制控制器的启闭，所述系统向控制器和数据运算模块同时发送时钟信号和复位信号，数据运算模块根据载入数据指令从系统的输入数据中载入乘数数据和被乘数数据。

6.根据权利要求5所述的系统，其特征在于，所述控制器和所述数据运算模块之间还连接有判断器，当判断器判断控制器处于等待状态并且数据运算模块处于准备完毕状态时，判断器向系统发送载入信号，所述系统向控制器发送使能信号，控制器向所述数据运算模块发送载入数据指令，所述数据运算模块从系统的输入数据中载入乘数数据和被乘数数据；然后，执行过程a：判断器判断乘数是否被数据运算模块移位完成，如果为否，则判断器向控制器发送移位信号，控制器再向数据运算模块发送移位指令，数据运算模块进入移位工作状态；如果为真，则判断器判断所述数据运算模块是否进位完成，如果为否，则判断器向控制器发送进位信号，所述控制器再向数据运算模块发送进位指令，数据运算模块进入进位累加工作状态；如果为真，则判断器向控制器发送完成信号，控制器向所述数据运算模块发送完毕指令，则数据运算模块向外输出数据，然后数据运算模块进入准备完毕状态并且反馈给控制器；并且控制器向所述系统发送完成信号并且等待一下个使能信号；接着，执行过程b：同时，当数据运算模块进入移位工作状态时，判断器还首先判断数据运算模块中的乘数最后一位是否存在，如不存在，则判断器向控制器发送移位信号，控制器向数据运算模块发送移位指令，数据运算模块执行移位工作；如果存在，则判断器向控制器发送移位和累加信号，控制器向数据运算模块发送移位和累加指令，数据运算模块执行移位和累加，然后进入累加工作状态；数据运算模块完成累加工作后，重复上述过程a～b。

7.根据权利要求2所述的系统，其特征在于，当乘法运算所需的时钟周期数越少时，所选取的k值越大；当乘法运算所需的时钟频率越快时，所选取的k值越小。

8.根据权利要求7所述的系统，其特征在于，k的取值还与乘法运算的速度成比例，当乘法运算的速度越快时，所选取的k值越小。

9.根据权利要求1所述的系统，其特征在于，所述乘法器的位宽的乘积为被乘数(m)和乘数(n)的积，该积的最大值运算式为(2^m-1)*(2ⁿ-1)＝2^m+n-2ⁿ-2^m+1<2^m+n-1，当m、n>0，该式子恒成立。