CN108984423A - 一种系统级芯片的地址空间验证方法和系统 - Google Patents

Abstract

本发明提供了一种系统级芯片的地址空间验证方法和系统。所述方法包括：地址译码单元将系统级芯片的地址空间按存储颗粒的容量进行等分；地址译码单元分时获取等分后的单个地址空间，至系统级芯片的地址空间全部被获取；地址译码单元将每次获取到的单个地址空间传输至存储颗粒；存储颗粒接收系统级芯片发送的数据读写命令；存储颗粒根据数据读写命令对地址译码单元传输的系统级芯片的单个地址空间进行数据读写验证，至系统级芯片的地址空间全部被验证。通过本发明实施例，可以实现系统级芯片地址空间验证覆盖率100％，解决了系统验证方案对存储颗粒的容量和数量要求，降低了系统设计的复杂度，节约了成本。

Description

一种系统级芯片的地址空间验证方法和系统

技术领域

本发明涉及系统级芯片领域，特别是涉及一种系统级芯片的地址空间验证方法和系统。

背景技术

在SOC(System-on-a-Chip，系统级)芯片验证过程中，经常涉及到存储接口上地址空间的验证，如SRAM(Static RAM，静态随机存储器)、LOCAL IO(LOCAL Input/Output，本地输入/输出)接口等。为了提高验证的覆盖率，存储接口需要验证到每个字节地址。这就要求系统级设计中，存储接口外部需要搭配相应大小的存储颗粒，即对于有多个片选信号的存储接口，板卡上需要集成相应数量的存储颗粒；并且，对于每个片选，对应的每个存储颗粒需要支持和存储接口相同的容量，这两点相应地增加了对存储颗粒的数量、以及每个存储颗粒的容量的要求，增加了验证系统的设计复杂度、成本。

发明内容

鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种系统级芯片的地址空间验证方法和系统。

依据本发明实施例的一个方面，提供了一种系统级芯片的地址空间验证方法，应用于验证系统级芯片的系统，所述系统包括地址译码单元、存储颗粒，所述地址译码单元分别连接所述系统级芯片和所述存储颗粒，所述存储颗粒连接所述系统级芯片；

所述方法包括：

所述地址译码单元将所述系统级芯片的地址空间按存储颗粒的容量进行等分；

所述地址译码单元分时获取等分后的单个地址空间，至所述系统级芯片的地址空间全部被获取；

所述地址译码单元将每次获取到的所述单个地址空间传输至所述存储颗粒；

所述存储颗粒接收所述系统级芯片发送的数据读写命令；

所述存储颗粒根据所述数据读写命令对所述地址译码单元传输的所述系统级芯片的所述单个地址空间进行数据读写验证，至所述系统级芯片的地址空间全部被验证。

可选地，所述地址译码单元包括依次连接的第一选择开关、译码器、第二选择开关。

可选地，所述系统级芯片的地址空间包括多个片选的地址空间，所述地址译码单元将系统级芯片的地址空间按存储颗粒的容量进行等分包括：

所述第一选择开关选择一个片选的地址空间，并将选出的所述片选的地址空间传输至所述译码器；

所述译码器对所述第一选择开关选出的所述片选的地址空间进行等分，得到多个所述单个地址空间。

可选地，所述地址译码单元分时获取等分后的单个地址空间包括：

所述译码器将多个所述单个地址空间传输至所述第二选择开关；

所述第二选择开关从多个所述单个地址空间中选择第一单个地址空间；

待所述第一单个地址空间验证完毕后，所述第二选择开关从多个所述单个地址空间中选择第二单个地址空间。

可选地，所述系统级芯片支持大容量存储扩展接口。

依据本发明实施例的另一个方面，提供了一种系统级芯片的地址空间验证系统，其特征在于，所述系统包括地址译码单元、存储颗粒；

所述地址译码单元的地址空间输入端口连接所述系统级芯片的地址空间输出端口，所述地址译码单元的地址空间输出端口连接所述存储颗粒的地址空间输入端口；

所述存储颗粒的读写端口连接所述系统级芯片的读写端口，所述存储颗粒的存储数据传输端口连接所述系统级芯片的存储数据传输端口；

所述地址译码单元，用于分时获取所述系统级芯片的地址空间，并将分时获取的所述地址空间传输至所述存储颗粒；所述存储颗粒，用于接收所述系统级芯片的数据读写命令，根据所述系统级芯片的读写命令对所述地址译码单元传输的所述系统级芯片的地址空间进行数据读写验证。

可选地，所述地址译码单元包括依次连接的第一选择开关、译码器、第二选择开关。

可选地，所述系统级芯片的地址空间包括多个片选的地址空间；

所述第一选择开关的四个输入端口连接所述系统级芯片的四个片选信号输出端口，所述第一选择开关的两个受控端口分别连接所述系统级芯片的第三控制端口和第四控制端口；

所述第一选择开关，用于选择一个片选的地址空间，并将选出的所述片选的地址空间传输至所述译码器。

可选地，所述译码器的使能端连接所述第一选择开关的输出端口，所述译码器的第一输入端口和第二输入端口分别连接所述系统级芯片的次高位地址空间输出端口和最高位地址空间输出端口；

所述第二选择开关的四个输入端口分别连接所述译码器的四个输出端口，所述第二选择开关的两个受控端口分别连接所述系统级芯片的第一控制端口和第二控制端口，所述第二选择开关的输出端口连接所述存储颗粒的片选信号输入端口；

所述译码器，用于对所述第一选择开关选出的所述片选的地址空间进行等分，得到多个所述单个地址空间，并将多个所述单个地址空间传输至所述第二选择开关；所述第二选择开关，用于从多个所述单个地址空间中选择第一单个地址空间，待所述第一单个地址空间验证完毕后，从多个所述单个地址空间中选择第二单个地址空间。

可选地，所述系统级芯片支持大容量存储扩展接口。

依据本发明实施例，系统级芯片的地址空间验证系统包括地址译码单元、存储颗粒；地址译码单元将系统级芯片的地址空间按存储颗粒的容量进行等分；地址译码单元分时获取等分后的单个地址空间，至系统级芯片的地址空间全部被获取；地址译码单元将每次获取到的单个地址空间传输至存储颗粒；存储颗粒接收系统级芯片发送的数据读写命令；存储颗粒根据数据读写命令对地址译码单元传输的系统级芯片的单个地址空间进行数据读写验证，至系统级芯片的地址空间全部被验证。通过本发明实施例，选用地址译码单元将系统级芯片的地址空间分时复用至存储颗粒，就可以实现系统级芯片地址空间验证覆盖率100％。由于选用地址译码单元进行地址空间映射后只使用一片存储颗粒，因此可以大大解决系统验证方案对存储颗粒的容量和数量要求，降低了系统设计的复杂度，节约了成本。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。

附图说明

通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：

图1是根据本发明实施例一的一种系统级芯片的地址空间验证方法的步骤流程图；

图2是根据本发明实施例一的一种系统级芯片的地址空间验证系统的示意图；

图3是根据本发明实施例二的一种系统级芯片的地址空间验证方法的步骤流程图；

图4是根据本发明实施例三的地址空间映射的示意图；

图5是根据本发明实施例四的一种系统级芯片的地址空间验证系统的示意图。

具体实施方式

下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。

实施例一

详细介绍本发明实施例提供的一种系统级芯片的地址空间验证方法。

参照图1，示出了本发明实施例中的一种系统级芯片的地址空间验证方法的步骤流程图，应用于验证系统级芯片201的系统，参照图2所示的验证系统，所述系统包括地址译码单元202、存储颗粒203，所述地址译码单元202分别连接所述系统级芯片201和所述存储颗粒203，所述存储颗粒203连接所述系统级芯片201；

所述方法包括：

步骤101，所述地址译码单元将所述系统级芯片的地址空间按存储颗粒的容量进行等分。

本实施例中，地址译码单元202按存储颗粒203的容量对系统级芯片201的地址空间进行等分。例如，存储颗粒203容量为8MB，系统级芯片201的地址空间为128MB，则地址译码单元202将系统级芯片201的地址空间分为16等份。

步骤102，所述地址译码单元分时获取等分后的单个地址空间，至所述系统级芯片的地址空间全部被获取。

本实施例中，地址译码单元202在将系统级芯片201的地址空间等分后，分时获取等分后的单个地址空间，直到系统级芯片201的地址空间全部被获取。例如，地址译码单元202先获取系统级芯片201第一个8MB地址空间，待第一个8MB地址空间验证完毕后，再获取第二个8MB地址空间，以此类推，直到将系统级芯片201的地址空间获取完毕为止。

步骤103，所述地址译码单元将每次获取到的所述单个地址空间传输至所述存储颗粒。

本实施例中，地址译码单元202每次获取到等分后的单个地址空间后，将单个地址空间传输至存储颗粒203，则存储颗粒203可以获取系统级芯片201对应的地址空间。例如，地址译码单元202获取到系统级芯片201第一个8MB的地址空间后，将该地址空间传输至存储颗粒203，则存储颗粒203可以获取到系统级芯片201第一个8MB的地址空间。

步骤104，所述存储颗粒接收所述系统级芯片发送的数据读写命令。

本实施例中，进行系统级芯片201的地址空间验证时，系统级芯片201向存储颗粒203发送数据读取或写入的命令，存储颗粒203接收系统级芯片201发送的数据读写命令。

步骤105，所述存储颗粒根据所述数据读写命令对所述地址译码单元传输的所述系统级芯片的所述单个地址空间进行数据读写验证，至所述系统级芯片的地址空间全部被验证。

本实施例中，存储颗粒203接收地址译码单元202传输的系统级芯片201的单个地址空间，在接收系统级芯片201发送的数据读写命令后，根据数据读写命令对单个地址空间进行数据读写验证，直到系统级芯片201的地址空间全部验证完毕。例如，存储颗粒203接收地址译码单元202传输的系统级芯片201第一个8MB的地址空间，在接收系统级芯片201发送的读取数据的命令后，对系统级芯片201第一个8MB的地址空间进行数据读取验证，验证该地址空间是否可以进行数据读取；第一个8MB的地址空间验证完毕后验证第二个8MB的地址空间，直至系统级芯片201的地址空间全部验证完毕。

优选地，系统级芯片支持大容量存储扩展接口。

本实施例中，系统级芯片支持大容量的外接存储器，例如，系统级芯片支持扩展128MB的外接存储器，即地址空间为128MB；系统级芯片还可以支持扩展256MB的外接存储器，即地址空间为256MB。本发明中选用地址译码单元将系统级芯片的地址空间分时复用至存储颗粒，首先可以实现系统级芯片地址空间验证覆盖率100％；其次降低了对存储颗粒容量的要求，并不需要在大容量存储扩展接口外部搭配相应大小的存储颗粒。因此，本发明实施例对系统级芯片的存储扩展接口的容量没有限制，可以根据实际情况进行设置。

综上所述，本发明实施例中，地址译码单元将系统级芯片的地址空间按存储颗粒的容量进行等分；地址译码单元分时获取等分后的单个地址空间，至系统级芯片的地址空间全部被获取；地址译码单元将每次获取到的单个地址空间传输至存储颗粒；存储颗粒接收系统级芯片发送的数据读写命令；存储颗粒根据数据读写命令对地址译码单元传输的系统级芯片的地址空间进行数据读写验证，至系统级芯片的地址空间全部被验证。通过本发明实施例，选用地址译码单元将系统级芯片的地址空间分时复用至存储颗粒，就可以实现系统级芯片地址空间验证覆盖率100％。由于选用地址译码单元进行地址空间映射后只使用一片存储颗粒，因此可以大大解决系统验证方案对存储颗粒的容量和数量要求，降低了系统设计的复杂度，节约了成本。

实施例二

参照图3，示出了本发明实施例中的一种系统级芯片的地址空间验证方法的步骤流程图，应用于连接系统级芯片201的地址空间验证系统，参照图5所示的验证系统，所述系统包括地址译码单元202、存储颗粒203，所述地址译码单元202包括依次连接的第一选择开关2021、译码器2022、第二选择开关2023。

所述方法包括：

步骤301，所述第一选择开关选择一个片选的地址空间，并将选出的所述片选的地址空间传输至所述译码器。

本实施例中，系统级芯片201的地址空间可以包括多个片选的地址空间。例如，系统级芯片201的地址空间为128MB，可以将128MB的地址空间分为4个片选，每个片选为32MB，也可以将128MB的地址空间分为2个片选，每个片选为64MB。本发明实施例对此不作详细限定，可以根据实际情况进行设置。

第一选择开关2021从系统级芯片201的多个片选的地址空间中选择一个，并将选出的片选的地址空间传输至译码器2022。例如，系统级芯片201包括4个片选，每个片选为32MB，地址空间共计128MB，第一选择开关2021可以选择第一个片选的地址空间，将第一个片选的地址空间传输至译码器2022；也可以选择第二个片选的地址空间，则将第二个片选的地址空间传输至译码器2022。译码器2022可以选用三八译码器，也可以选用其他译码器，本发明实施例对此不作详细限定。

步骤302，所述译码器对所述第一选择开关选出的所述片选的地址空间进行等分，得到多个所述单个地址空间。

本实施例中，译码器2022接收第一选择开关2021传输的片选的地址空间，对片选的地址空间进行等分，得到多个单个地址空间。优选地，译码器2022按照存储颗粒203的容量进行等分。例如，存储颗粒203的容量为8MB，译码器2022将片选的地址空间等分为4份，得到的单个地址空间为8MB。译码器2022接收第一选择开关2021选出的第一个片选的地址空间，则对第一个片选的地址空间进行等分，译码器2022接收第一选择开关2021选出的第二个片选的地址空间，则对第二个片选的地址空间进行等分。

步骤303，所述译码器将多个所述单个地址空间传输至所述第二选择开关。

本实施例中，译码器2022得到多个单个地址空间后，将多个单个地址空间传输至第二选择开关2023。例如，译码器2022对第一个片选的地址空间进行4等分后，将得到的4个单个地址空间传输至第二选择开关2023。

步骤304，所述第二选择开关从多个所述单个地址空间中选择第一单个地址空间。

本实施例中，第二选择开关2023接收译码器2022传输的多个单个地址空间后，从中选择出第一单个地址空间。例如，第二选择开关2023在第一个片选的地址空间等分后的4等份中，选择第一个等份的单个地址空间。第二选择开关选择出第一单个地址空间后，将第一单个地址空间发送至存储颗粒进行验证。

步骤305，待所述第一单个地址空间验证完毕后，所述第二选择开关从多个所述单个地址空间中选择第二单个地址空间。

本实施例中，待第一单个地址空间验证完毕后，第二选择开关2023再从译码器2022传输的多个单个地址空间中选择出第二单个地址空间。例如，第二选择开关2023从第一个片选的地址空间等分后的4等份中，选择第二个等份的单个地址空间。

步骤306，所述地址译码单元将每次获取到的所述单个地址空间传输至所述存储颗粒。

本实施例中，地址译码单元202中依次连接的第一选择开关2021、译码器2022、第二选择开关2023实现将系统级芯片201的地址空间进行等分并分时获取后，第二选择开关2023将选择出的单个地址空间传输至存储颗粒203。例如，第二选择开关2023在第一个片选的地址空间等分后的4等份中，选择第一个等份的单个地址空间，将第一等份的单个地址空间传输至存储颗粒203。

步骤307，所述存储颗粒接收所述系统级芯片发送的数据读写命令。

步骤308，所述存储颗粒根据所述数据读写命令对所述地址译码单元传输的所述系统级芯片的所述单个地址空间进行数据读写验证，至所述系统级芯片的地址空间全部被验证。

综上所述，本发明实施例中，地址译码单元包括第一选择开关、译码器，第一选择开关选择系统级芯片中一个片选的地址空间，并将选出的片选的地址空间传输至译码器；译码器对第一选择开关选出的片选的地址空间进行等分，得到多个单个地址空间；译码器将多个单个地址空间传输至第二选择开关；第二选择开关从多个单个地址空间中选择一个单个地址空间并将选择的单个地址空间传输至存储颗粒；存储颗粒接收系统级芯片发送的数据读写命令；存储颗粒根据数据读写命令对地址译码单元传输的系统级芯片的地址空间进行数据读写验证，至系统级芯片的地址空间全部被验证。通过本发明实施例，选用地址译码单元将系统级芯片的地址空间分时复用至存储颗粒，就可以实现系统级芯片地址空间验证覆盖率100％。由于选用地址译码单元进行地址空间映射后只使用一片存储颗粒，因此可以大大解决系统验证方案对存储颗粒的容量和数量要求，降低了系统设计的复杂度，节约了成本。

需要说明的是，对于前述的方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，因为依据本发明，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明所必需的。

实施例三

详细介绍本发明实施例提供的一种系统级芯片的地址空间验证系统。

参照图2，示出了本发明实施例中的一种系统级芯片的地址空间验证系统的示意图。

所述系统包括地址译码单元202、存储颗粒203；

所述地址译码单元202的地址空间输入端口连接所述系统级芯片201的地址空间输出端口，所述地址译码单元202的地址空间输出端口连接所述存储颗粒203的地址空间输入端口；

所述存储颗粒203的读写端口连接所述系统级芯片201的读写端口，所述存储颗粒203的存储数据传输端口连接所述系统级芯片201的存储数据传输端口；

所述地址译码单元202，用于分时获取所述系统级芯片201的地址空间，并将分时获取的所述地址空间传输至所述存储颗粒203；所述存储颗粒203，用于接收所述系统级芯片201的数据读写命令，根据所述系统级芯片201的读写命令对所述地址译码单元202传输的所述系统级芯片201的地址空间进行数据读写验证。

本实施例中，采用地址译码单元202的地址空间输入端口连接系统级芯片201的地址空间输出端口，分时获取系统级芯片201的地址空间。例如，系统级芯片支持扩展128MB的外接存储器，即地址空间有128MB，地址译码单元202获取第一个8MB的地址空间，随后再获取第二个8MB的地址空间，以此类推直至地址译码单元202获取到系统级芯片的全部地址空间，见图4。

地址译码单元202每次获取的地址空间不大于存储颗粒203的容量。例如，存储颗粒203的容量为16MB，地址译码单元202每次获取的地址空间可以为8MB，也可以为16MB。本发明实施例对地址译码单元每次获取的地址空间不作详细限定，可以根据实际情况进行设置。优选地，地址译码单元202每次获取的地址空间与存储颗粒203的容量相同，充分利用存储颗粒的存储空间。例如，存储颗粒203的容量为8MB，则地址译码单元202每次获取的地址空间为8MB；存储颗粒203的容量为16MB，则地址译码单元202每次获取的地址空间为16MB。本发明实施例对存储颗粒的容量不作详细限定，可以根据实际情况进行设置。

地址译码单元202将获取到的地址空间传输至存储颗粒203，则存储颗粒203通过地址译码单元202获取到系统级芯片201对应的地址空间。例如，地址译码单元202将获取到的第一个8MB的地址空间传输给存储颗粒203，存储颗粒203通过地址译码单元202获取到系统级芯片201第一个8MB的地址空间；地址译码单元202随后再将获取到的第二个8MB的地址空间传输至存储颗粒203，存储颗粒203通过地址译码单元202获取到系统级芯片201第二个8MB的地址空间，以此类推，地址译码单元202将系统级芯片201的全部地址空间传输至存储颗粒203，存储颗粒203获取到系统级芯片201的全部地址空间。

存储颗粒203的读写端口与系统级芯片201的读写端口相连接，系统级芯片201进行地址空间的读写验证时，向存储颗粒203发送数据读写命令，存储颗粒203接收系统级芯片201发送的数据读写命令。

存储颗粒203获取到系统级芯片201的地址空间后，对地址空间进行数据读写验证，验证获取到的地址空间是否可以进行数据传输，如果可以进行数据传输，则验证成功；如果获取到的地址空间不能进行数据传输，则验证失败。

优选地，系统级芯片支持大容量存储扩展接口。

本实施例中，系统级芯片支持大容量的外接存储器，例如，系统级芯片支持扩展128MB的外接存储器，即地址空间为128MB；系统级芯片还可以支持扩展256MB的外接存储器，即地址空间为256MB。本发明中选用地址译码单元将系统级芯片的地址空间分时复用至存储颗粒，首先可以实现系统级芯片地址空间验证覆盖率100％；其次降低了对存储颗粒容量的要求，并不需要在大容量存储扩展接口外部搭配相应大小的存储颗粒。因此，本发明实施例对系统级芯片的存储扩展接口的容量没有限制，可以根据实际情况进行设置。

综上所述，本发明实施例中，系统级芯片的地址空间验证系统包括地址译码单元、存储颗粒；地址译码单元的地址空间输入端口连接系统级芯片的地址空间输出端口，地址译码单元的地址空间输出端口连接存储颗粒的地址空间输入端口；存储颗粒的读写端口连接系统级芯片的读写端口，存储颗粒的存储数据传输端口连接系统级芯片的存储数据传输端口；地址译码单元分时获取系统级芯片的地址空间，并将分时获取的地址空间传输至存储颗粒；存储颗粒接收系统级芯片的数据读写命令，根据系统级芯片的读写命令对地址译码单元传输的系统级芯片的地址空间进行数据读写验证。通过本发明实施例，选用地址译码单元将系统级芯片的地址空间分时复用至存储颗粒，就可以实现系统级芯片地址空间验证覆盖率100％。由于选用地址译码单元进行地址空间映射后只使用一片存储颗粒，因此可以大大解决系统验证方案对存储颗粒的容量和数量要求，降低了系统设计的复杂度，节约了成本。

实施例四

参照图5，示出了本发明实施例中的一种系统级芯片的地址空间验证系统的示意图。

在实施例三的基础上，所述地址译码单元202包括依次连接的第一选择开关2021、译码器2022、第二选择开关2023。

本实施例中，需要验证的系统级芯片201可以选用Loongson SOC，地址空间为128MB，包括24个地址空间输出端口Addr[23…0]。存储颗粒203可以选用Cypress公司CY62187EV30，容量为8MB。地址译码单元202包括依次连接的第一选择开关2021、译码器2022、第二选择开关2023，选择开关可以采用TI公司TS3A5017，为四选一模拟开关。译码器2022可以选用三八译码器，也可以选用其他译码器，本发明实施例对此不作详细限定，可以根据实际情况进行设置。

所述系统级芯片201的地址空间包括多个片选的地址空间，所述第一选择开关2021的四个输入端口分别连接所述系统级芯片201的四个片选信号输出端口CS0、CS1、CS2、CS3，所述第一选择开关2021的两个受控端口分别连接所述系统级芯片201的第三控制端口GPIO2和第四控制端口GPIO3。

所述第一选择开关2021，用于选择一个片选的地址空间，并将选出的所述片选的地址空间传输至所述译码器2022。

本实施例中，系统级芯片201根据需要验证的地址空间配置控制端口GPIO[3:0]。例如，系统级芯片201可以包括四个片选的地址空间，每个片选的地址空间为32MB，地址空间总计为128MB；存储颗粒203的容量为8MB，则将系统级芯片201的地址空间分为16等份，这16等份的地址空间和GPIO的关系对应如下：

GPIO3	GPIO2	GPIO1	GPIO0	等分空间序号x
					0	0	0	0	0
0	0	0	1	1
					0	0	1	0	2
0	0	1	1	3
					0	1	0	0	4
0	1	0	1	5
					0	1	1	0	6
0	1	1	1	7
					1	0	0	0	8
1	0	0	1	9
					1	0	1	0	10
1	0	1	1	11
					1	1	0	0	12
1	1	0	1	13
					1	1	1	0	14
1	1	1	1	15

系统级芯片201的第三控制端口GPIO2和第四控制端口GPIO3可控制第一选择开关2021选择相应的CS作为译码器102使能端EN的信号。例如，第三控制端口GPIO2和第四控制端口GPIO3为[0，0]时，第一选择开关2021选出CS0作为译码器102使能端的信号，实现将选出的CS0的地址空间传输至译码器2022。

所述译码器2022的使能端EN连接所述第一选择开关的输出端口，所述译码器2022的第一输入端口A0和第二输入端口A1分别连接所述系统级芯片201的次高位地址空间输出端口Addr22和最高位地址空间输出端口Addr23。

本实施例中，系统级芯片201的地址空间128MB，包括24个地址空间输出端口Addr[23…0]，第一选择开关2021将片选输出信号作为译码器2022的使能端输入信号，译码器2022通过系统级芯片201的次高位地址空间输出端口Addr22和最高位地址空间输出端口Addr23的输出信号将每个片选的地址空间划分为4等份，每个地址空间为8MB，输出给第二选择开关2023。例如，当第一选择开关2021的片选输出信号为CS0时，译码器1023输出片选地址空间CS0的4个等份。

所述第二选择开关2023的四个输入端口分别连接所述译码器2022的四个输出端口，所述第二选择开关2023的两个受控端口分别连接所述系统级芯片201的第一控制端口GPIO0和第二控制端口GPIO1，所述输出端口连接存储颗粒203的片选信号输入端口。

所述译码器2022，用于对所述第一选择开关2021选出的所述片选的地址空间进行等分，得到多个所述单个地址空间，并将多个所述单个地址空间传输至所述第二选择开关2023；所述第二选择开关2023，用于从多个所述单个地址空间中选择第一单个地址空间，待所述第一单个地址空间验证完毕后，从多个所述单个地址空间中选择第二单个地址空间。

本实施例中，系统级芯片201的第一控制端口GPIO0和第二控制端口GPIO1控制第二选择开关2023从一个片选的4个等份中选择其中一个等份。例如，当第一控制端口GPIO0和第二控制端口GPIO1为[0，0]时，第二选择开关2023从片选地址空间CS0的4个等份选择第一等份，将第一等份作为输出信号传输至存储颗粒203，则存储颗粒203获取到系统级芯片201中第一个8MB的地址空间；当第一控制端口GPIO0和第二控制端口GPIO1为[1，0]时，第二选择开关2023从片选地址空间CS0的4个等份选择选择第二等份，将第二等份作为输出信号传输至存储颗粒203，则存储颗粒203获取到系统级芯片201中第二个8MB的地址空间。

综上所述，本发明实施例中，系统级芯片的地址空间验证系统包括地址译码单元、存储颗粒；地址译码单元的地址空间输入端口连接系统级芯片的地址空间输出端口，地址译码单元的地址空间输出端口连接存储颗粒的地址空间输入端口；存储颗粒的读写端口连接系统级芯片的读写端口，存储颗粒的存储数据传输端口连接系统级芯片的存储数据传输端口；地址译码单元分时获取系统级芯片的地址空间，并将分时获取的地址空间传输至存储颗粒；存储颗粒接收系统级芯片的数据读写命令，根据系统级芯片的读写命令对地址译码单元传输的系统级芯片的地址空间进行数据读写验证。通过本发明实施例，选用地址译码单元将系统级芯片的地址空间分时复用至存储颗粒，就可以实现系统级芯片地址空间验证覆盖率100％。由于选用地址译码单元进行地址空间映射后只使用一片存储颗粒，因此可以大大解决系统验证方案对存储颗粒的容量和数量要求，降低了系统设计的复杂度，节约了成本。

对于上述系统级芯片的地址空间验证系统实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域技术人员易于想到的是：上述各个实施例的任意组合应用都是可行的，故上述各个实施例之间的任意组合都是本发明的实施方案，但是由于篇幅限制，本说明书在此就不一一详述了。

在此提供的系统级芯片的地址空间验证方案不与任何特定计算机、虚拟系统或者其它设备固有相关。各种通用系统也可以与基于在此的示教一起使用。根据上面的描述，构造具有本发明方案的系统所要求的结构是显而易见的。此外，本发明也不针对任何特定编程语言。应当明白，可以利用各种编程语言实现在此描述的本发明的内容，并且上面对特定语言所做的描述是为了披露本发明的最佳实施方式。

在此处所提供的说明书中，说明了大量具体细节。然而，能够理解，本发明的实施例可以在没有这些具体细节的情况下实践。在一些实例中，并未详细示出公知的方法、结构和技术，以便不模糊对本说明书的理解。

类似地，应当理解，为了精简本公开并帮助理解各个发明方面中的一个或多个，在上面对本发明的示例性实施例的描述中，本发明的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本发明要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如权利要求书所反映的那样，发明方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本发明的单独实施例。

本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把它们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把它们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的替代特征来代替。

此外，本领域的技术人员能够理解，尽管在此所述的一些实施例包括其它实施例中所包括的某些特征而不是其它特征，但是不同实施例的特征的组合意味着处于本发明的范围之内并且形成不同的实施例。例如，在权利要求书中，所要求保护的实施例的任意之一都可以以任意的组合方式来使用。

本发明的各个部件实施例可以以硬件实现，或者以在一个或者多个处理器上运行的软件模块实现，或者以它们的组合实现。本领域的技术人员应当理解，可以在实践中使用微处理器或者数字信号处理器(DSP)来实现根据本发明实施例的系统级芯片的地址空间验证方案中的一些或者全部部件的一些或者全部功能。本发明还可以实现为用于执行这里所描述的方法的一部分或者全部的设备或者装置程序(例如，计算机程序和计算机程序产品)。这样的实现本发明的程序可以存储在计算机可读介质上，或者可以具有一个或者多个信号的形式。这样的信号可以从因特网网站上下载得到，或者在载体信号上提供，或者以任何其他形式提供。

应该注意的是上述实施例对本发明进行说明而不是对本发明进行限制，并且本领域技术人员在不脱离所附权利要求的范围的情况下可设计出替换实施例。在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。本发明可以借助于包括有若干不同元件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。

Claims (10)

1.一种系统级芯片的地址空间验证方法，其特征在于，应用于验证系统级芯片的系统，所述系统包括地址译码单元、存储颗粒，所述地址译码单元分别连接所述系统级芯片和所述存储颗粒，所述存储颗粒连接所述系统级芯片；所述方法包括：

所述地址译码单元将所述系统级芯片的地址空间按存储颗粒的容量进行等分；

所述地址译码单元分时获取等分后的单个地址空间，至所述系统级芯片的地址空间全部被获取；

所述地址译码单元将每次获取到的所述单个地址空间传输至所述存储颗粒；

所述存储颗粒接收所述系统级芯片发送的数据读写命令；

所述存储颗粒根据所述数据读写命令对所述地址译码单元传输的所述系统级芯片的所述单个地址空间进行数据读写验证，至所述系统级芯片的地址空间全部被验证。

2.根据权利要求1所述的方法，其特征在于，所述地址译码单元包括依次连接的第一选择开关、译码器、第二选择开关。

3.根据权利要求2所述的方法，其特征在于，所述系统级芯片的地址空间包括多个片选的地址空间，所述地址译码单元将系统级芯片的地址空间按存储颗粒的容量进行等分包括：

所述第一选择开关选择一个片选的地址空间，并将选出的所述片选的地址空间传输至所述译码器；

所述译码器对所述第一选择开关选出的所述片选的地址空间进行等分，得到多个所述单个地址空间。

4.根据权利要求2所述的方法，其特征在于，所述地址译码单元分时获取等分后的单个地址空间包括：

所述译码器将多个所述单个地址空间传输至所述第二选择开关；

所述第二选择开关从多个所述单个地址空间中选择第一单个地址空间；

待所述第一单个地址空间验证完毕后，所述第二选择开关从多个所述单个地址空间中选择第二单个地址空间。

5.根据权利要求1所述的方法，其特征在于，所述系统级芯片支持大容量存储扩展接口。

6.一种系统级芯片的地址空间验证系统，其特征在于，所述系统包括地址译码单元、存储颗粒；

所述地址译码单元的地址空间输入端口连接所述系统级芯片的地址空间输出端口，所述地址译码单元的地址空间输出端口连接所述存储颗粒的地址空间输入端口；所述存储颗粒的读写端口连接所述系统级芯片的读写端口，所述存储颗粒的存储数据传输端口连接所述系统级芯片的存储数据传输端口；

所述地址译码单元，用于分时获取所述系统级芯片的地址空间，并将分时获取的所述地址空间传输至所述存储颗粒；所述存储颗粒，用于接收所述系统级芯片的数据读写命令，根据所述系统级芯片的读写命令对所述地址译码单元传输的所述系统级芯片的地址空间进行数据读写验证。

7.根据权利要求6所述的系统，其特征在于，所述地址译码单元包括依次连接的第一选择开关、译码器、第二选择开关。

8.根据权利要求7所述的系统，其特征在于，所述系统级芯片的地址空间包括多个片选的地址空间；

所述第一选择开关的四个输入端口连接所述系统级芯片的四个片选信号输出端口，所述第一选择开关的两个受控端口分别连接所述系统级芯片的第三控制端口和第四控制端口；

所述第一选择开关，用于选择一个片选的地址空间，并将选出的所述片选的地址空间传输至所述译码器。

9.根据权利要求7所述的系统，其特征在于，

所述译码器的使能端连接所述第一选择开关的输出端口，所述译码器的第一输入端口和第二输入端口分别连接所述系统级芯片的次高位地址空间输出端口和最高位地址空间输出端口；

所述第二选择开关的四个输入端口分别连接所述译码器的四个输出端口，所述第二选择开关的两个受控端口分别连接所述系统级芯片的第一控制端口和第二控制端口，所述第二选择开关的输出端口连接所述存储颗粒的片选信号输入端口；

所述译码器，用于对所述第一选择开关选出的所述片选的地址空间进行等分，得到多个所述单个地址空间，并将多个所述单个地址空间传输至所述第二选择开关；所述第二选择开关，用于从多个所述单个地址空间中选择第一单个地址空间，待所述第一单个地址空间验证完毕后，从多个所述单个地址空间中选择第二单个地址空间。

10.根据权利要求6所述的系统，其特征在于，所述系统级芯片支持大容量存储扩展接口。