CN108845467A - 像素结构 - Google Patents
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Abstract
本发明公开了一种像素结构，包括基板、扫描线、第一数据线、第二数据线、第一开关元件、第二开关元件、第一主像素电极、第二主像素电极、共用线以及遮光层。第二数据线位于第一主像素电极与第二主像素电极之间。共用线包括沿着扫描线的延伸方向设置的主干部、以及与主干部电性连接且分别位于第二数据线的两侧的第一延伸部与第二延伸部。遮光层包括分别位于第二数据线的两侧的第一遮光图案与第二遮光图案，其中第一遮光图案位于第二数据线以及第一延伸部之间，且第二遮光图案位于第二数据线以及第二延伸部之间。
Description
技术领域
本发明是有关于一种像素结构，且特别是有关于一种可改善异常漏光问题的像素结构。
背景技术
在大尺寸的显示面板的制程中，由于面板尺寸过大，无法对整个面板同时进行曝光，而需要将显示面板分为至少两个区域以进行曝光。但是，这样的做法会因为两次曝光条件的差异，使得在显示面板中央产生明显的接曝线，并使得数据线附近的地形不平坦，进而导致数据线附近发生异常漏光。
因此，如何解决显示面板中的异常漏光问题，实为目前研发人员亟欲解决的问题之一。
发明内容
有鉴于此，本发明提供一种像素结构，能够改善现有技术中存在的异常漏光问题。
本发明的一实施方式提供一种像素结构，包括基板、扫描线、第一数据线、第二数据线、第一开关元件、第二开关元件、第一主像素电极、第二主像素电极、共用线、以及遮光层。扫描线设置于基板之上。第一数据线与第二数据线设置于基板之上并与扫描线交叉设置。第一开关元件与扫描线以及第一数据线电性连接。第二开关元件与扫描线以及第二数据线电性连接。第一主像素电极与第一开关元件电性连接且位于扫描线的第一侧。第二主像素电极与第二开关元件电性连接且位于扫描线的第一侧，其中第二数据线位于第一主像素电极与第二主像素电极之间。共用线设置于基板之上并位于扫描线的第一侧，且共用线包括沿着扫描线的延伸方向设置的主干部，以及与主干部电性连接且分别位于第二数据线的两侧的第一延伸部与第二延伸部。遮光层包括分别位于第二数据线的两侧的第一遮光图案与第二遮光图案，其中第一遮光图案位于第二数据线与第一延伸部之间，且第二遮光图案位于第二数据线与第二延伸部之间。
基于上述，在本发明的像素结构中，通过遮光层包括分别位于第二数据线两侧的第一遮光图案与第二遮光图案，第一遮光图案位于第二数据线与第一延伸部之间，且第二遮光图案位于第二数据线与第二延伸部之间，使得位于第二数据线两旁的地形平坦性良好，因而将像素结构应用于液晶显示面板时，对应第二数据线附近设置的液晶分子能够具有良好排列，藉以改善第二数据线附近的异常漏光问题。
为让本发明的上述特征和优点能更明显易懂，下文特举实施方式，并配合所附图式作详细说明如下。
附图说明
图1是本发明的一实施方式的像素结构的上视示意图。
图2是图1中的区域A的放大图。
图3是图1中的区域B的放大图。
图4是沿图2中的剖线I-I’的剖面示意图。
图5是一种未设置遮光层的像素结构的剖面示意图。
图6是本发明的另一实施方式的像素结构的剖面示意图。
其中，附图标记：
1：像素结构
100：基板
112、116：第一侧
114、118：第二侧
120：主干部
121：第一延伸部
122：第二延伸部
123：第三延伸部
124：第四延伸部
130：第一信号线
140：第二信号线
210：第一绝缘层
220：第二绝缘层
230：保护层
300：叠层结构
400：遮光层
410：第一遮光图案
420：第二遮光图案
430：第三遮光图案
440：第四遮光图案
A、B：区域
C1、C2、C3、C4：接触窗
CE：共用电极
CF1：第一滤光层
CF2：第二滤光层
CL：共用线
CS：连接结构
D1、D2、D3、D4：漏极
DF：地形缺陷区域
DL1：第一数据线
DL2：第二数据线
DL3：第三数据线
G1、G2、G3、G4：栅极
MPE1：第一主像素电极
MPE2：第二主像素电极
N：垂直投影方向
S1、S2、S3、S4：源极
SL：扫描线
SM1、SM2、SM3、SM4：半导体图案层
SPE1：第一次像素电极
SPE2：第二次像素电极
SW1：第一开关元件
SW2：第二开关元件
SW3：第三开关元件
SW4：第四开关元件
SW5：第五开关元件
SW6：第六开关元件
W1、W2、W3、W4、W5、W6：宽度
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些习知惯用的结构与元件在图式中将以简单示意地方式为之。
本文使用的“约”、“近似”、“本质上”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或例如±30％、±20％、±15％、±10％、±5％内。再者，本文使用的“约”、“近似”、“本质上”、或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
在附图中，为了清楚起见，放大了层、膜、面板、区域等的厚度。在整个说明书中，相同的附图元件符号表示相同的元件。应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者与另一元件之间可以存在中间元件。相反地，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，其间不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接(耦接或耦合)。因此，二元件间的电性连接(或耦接/耦合)可存在中间元件。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1是本发明的一实施方式的像素结构的上视示意图。图2是图1中的区域A的放大图。图3是图1中的区域B的放大图。图4是沿图2中的剖线I-I’的剖面示意图。
请同时参照图1至图4，像素结构1包括基板100、扫描线SL、第一数据线DL1、第二数据线DL2、第一开关元件SW1、第二开关元件SW2、第一主像素电极MPE1、第二主像素电极MPE2、共用线CL以及遮光层400。此外，在本实施方式中，像素结构1可更包括第三数据线DL3、第三开关元件SW3、第四开关元件SW4、第一次像素电极SPE1、第二次像素电极SPE2、第一绝缘层210、第二绝缘层220、第一滤光层CF1、第二滤光层CF2、保护层230、共用电极CE、连接结构CS、第一信号线130以及第二信号线140。为了方便说明起见，图1中省略绘示第一绝缘层210、第二绝缘层220、第一滤光层CF1、第二滤光层CF2以及保护层230等构件。
在本实施方式中，基板100可为可挠性基板，例如聚合物基板或塑胶基板，但本发明并不限于此。在其他实施方式中，基板100也可以是刚性基板，例如玻璃基板、石英基板或硅基板。
在本实施方式中，扫描线SL、第一数据线DL1、第二数据线DL2以及第三数据线DL3设置于基板100之上。在本实施方式中，第一数据线DL1、第二数据线DL2以及第三数据线DL3分别与扫描线SL交叉设置。也就是说，在本实施方式中，扫描线SL的延伸方向与第一数据线DL1、第二数据线DL2以及第三数据线DL3的延伸方向不相同，较佳的是扫描线SL的延伸方向与第一数据线DL1、第二数据线DL2以及第三数据线DL3的延伸方向交叉(例如：实质上垂直)。此外，扫描线SL与第一数据线DL1、第二数据线DL2以及第三数据线DL3可分别位于不相同的膜层，且扫描线SL与第一数据线DL1、第二数据线DL2以及第三数据线DL3之间夹有第一绝缘层210(于后文进行详细描述)。基于导电性的考量，扫描线SL、第一数据线DL1、第二数据线DL2以及第三数据线DL3一般是使用金属材料来制作。然而，本发明并不限于此，根据其他实施方式，扫描线SL、第一数据线DL1、第二数据线DL2以及第三数据线DL3也可以使用例如合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、非金属但具导电特性的材料、或是其它合适的材料。
在本实施方式中，第一数据线DL1、第二数据线DL2与第三数据线DL3分别具有不同的宽度。详细而言，如图1所示，在本实施方式中，第一数据线DL1具有宽度W1及宽度W2，第二数据线DL2具有宽度W3及宽度W4，第三数据线DL3具有宽度W5及宽度W6，其中宽度W1小于宽度W2，宽度W3小于宽度W4，宽度W5小于宽度W6。在一实施方式中，宽度W1、宽度W3及宽度W5分别例如是介于4μm至6μm之间，宽度W2、宽度W4及宽度W6分别例如是介于12μm至16μm之间。另外，在本实施方式中，第一数据线DL1、第二数据线DL2与第三数据线DL3分别具有宽度渐变的部分，但本发明并不限于此。
在本实施方式中，第一开关元件SW1设置于基板100之上，且与扫描线SL以及第一数据线DL1电性连接。在本实施方式中，第一开关元件SW1包括栅极G1、与栅极G1对应设置的半导体图案层SM1、电性连接于半导体图案层SM1的源极S1和漏极D1。在本实施方式中，扫描线SL的部分区域是作为栅极G1，此表示栅极G1与扫描线SL电性连接。从另一观点而言，在本实施方式中，栅极G1与扫描线SL属于同一膜层。也就是说，在本实施方式中，栅极G1与扫描线SL具有实质上相同的材质，以及栅极G1与扫描线SL是在同一道光罩制程(photolithography and etching process，PEP)中形成。值得一提的是，扫描线的部分区域是作为栅极可包含从扫描线延伸出的一部份或者是扫描线本身的一部份。
在本实施方式中，源极S1与第一数据线DL1为一连续的导电图案，此表示源极S1与第一数据线DL1电性连接。从另一观点而言，在本实施方式中，源极S1与第一数据线DL1属于同一膜层。也就是说，在本实施方式中，源极S1与第一数据线DL1具有实质上相同的材质，以及源极S1与第一数据线DL1是在同一道光罩制程中形成。
在本实施方式中，半导体图案层SM1位于栅极G1的上方，且源极S1和漏极D1位于半导体图案层SM1的上方。也就是说，在本实施方式中，第一开关元件SW1是以底部栅极型薄膜晶体管为例来说明，但本发明不限于此。在其他实施方式中，第一开关元件SW1也可以是顶部栅极型薄膜晶体管、立体型薄膜晶体管、或其它合适类型的薄膜晶体管。
另外，在本实施方式中，源极S1和漏极D1属于同一膜层。也就是说，在本实施方式中，源极S1、漏极D1与第一数据线DL1具有实质上相同的材质，以及源极S1、漏极D1与第一数据线DL1是在同一道光罩制程中形成。
在本实施方式中，第二开关元件SW2设置于基板100之上，且与扫描线SL以及第二数据线DL2电性连接。在本实施方式中，第二开关元件SW2包括栅极G2、与栅极G2对应设置的半导体图案层SM2、电性连接于半导体图案层SM2的源极S2和漏极D2。在本实施方式中，扫描线SL的部分区域是作为栅极G2，此表示栅极G2与扫描线SL电性连接。从另一观点而言，在本实施方式中，栅极G2与扫描线SL属于同一膜层。也就是说，在本实施方式中，栅极G2与扫描线SL具有实质上相同的材质，以及栅极G2与扫描线SL是在同一道光罩制程中形成。
在本实施方式中，源极S2与第二数据线DL2为一连续的导电图案，此表示源极S2与第二数据线DL2电性连接。从另一观点而言，在本实施方式中，源极S2与第二数据线DL2属于同一膜层。也就是说，在本实施方式中，源极S2与第二数据线DL2具有实质上相同的材质，以及源极S2与第二数据线DL2是在同一道光罩制程中形成。
在本实施方式中，半导体图案层SM2位于栅极G2的上方，且源极S2和漏极D2位于半导体图案层SM2的上方。也就是说，在本实施方式中，第二开关元件SW2是以底部栅极型薄膜晶体管为例来说明，但本发明不限于此。在其他实施方式中，第二开关元件SW2也可以是顶部栅极型薄膜晶体管、立体型薄膜晶体管、或其它合适类型的薄膜晶体管。
另外，在本实施方式中，源极S2和漏极D2属于同一膜层。也就是说，在本实施方式中，源极S2、漏极D2与第二数据线DL2具有实质上相同的材质，以及源极S2、漏极D2与第二数据线DL2是在同一道光罩制程中形成。
在本实施方式中，第三开关元件SW3设置于基板100之上，且与扫描线SL以及第一数据线DL1电性连接。在本实施方式中，第三开关元件SW3包括栅极G3、与栅极G3对应设置的半导体图案层SM3、电性连接于半导体图案层SM3的源极S3和漏极D3。在本实施方式中，扫描线SL的部分区域是作为栅极G3，此表示栅极G3与扫描线SL电性连接。从另一观点而言，在本实施方式中，栅极G3与扫描线SL属于同一膜层。也就是说，在本实施方式中，栅极G3与扫描线SL具有实质上相同的材质，以及栅极G3与扫描线SL是在同一道光罩制程中形成。
在本实施方式中，源极S3与源极S1为一连续的导电图案。详细而言，如前文所述，源极S1与第一数据线DL1为一连续的导电图案，因此源极S3、源极S1与第一数据线DL1彼此电性连接。从另一观点而言，在本实施方式中，源极S3与第一数据线DL1属于同一膜层。也就是说，在本实施方式中，源极S3与第一数据线DL1具有实质上相同的材质，以及源极S3与第一数据线DL1是在同一道光罩制程中形成。
在本实施方式中，半导体图案层SM3位于栅极G3的上方，且源极S3和漏极D3位于半导体图案层SM3的上方。也就是说，在本实施方式中，第三开关元件SW3是以底部栅极型薄膜晶体管为例来说明，但本发明不限于此。在其他实施方式中，第三开关元件SW3也可以是顶部栅极型薄膜晶体管、立体型薄膜晶体管、或其它合适类型的薄膜晶体管。
另外，在本实施方式中，源极S3和漏极D3属于同一膜层。也就是说，在本实施方式中，源极S3、漏极D3与第一数据线DL1具有实质上相同的材质，以及源极S3、漏极D3与第一数据线DL1是在同一道光罩制程中形成。
特别一提的是，在本实施方式中，源极S3与源极S1为一连续的导电图案、半导体图案层SM3与半导体图案层SM1构成一连续的半导体图案、且栅极G3与栅极G1为一连续的导电图案，因此第一开关元件SW1与第三开关元件SW3可一起构成一双漏极设计的薄膜晶体管，然而本发明并不限于此。
在本实施方式中，第四开关元件SW4设置于基板100之上，且与扫描线SL以及第二数据线DL2电性连接。在本实施方式中，第四开关元件SW4包括栅极G4、与栅极G4对应设置的半导体图案层SM4、电性连接于半导体图案层SM4的源极S4和漏极D4。在本实施方式中，扫描线SL的部分区域是作为栅极G4，此表示栅极G4与扫描线SL电性连接。从另一观点而言，在本实施方式中，栅极G4与扫描线SL属于同一膜层。也就是说，在本实施方式中，栅极G4与扫描线SL具有实质上相同的材质，以及栅极G4与扫描线SL是在同一道光罩制程中形成。
在本实施方式中，源极S4与源极S2为一连续的导电图案。详细而言，如前文所述，源极S2与第二数据线DL2为一连续的导电图案，因此源极S4、源极S2与第二数据线DL2彼此电性连接。从另一观点而言，在本实施方式中，源极S4与第二数据线DL2属于同一膜层。也就是说，在本实施方式中，源极S4与第二数据线DL2具有实质上相同的材质，以及源极S4与第二数据线DL2是在同一道光罩制程中形成。
在本实施方式中，半导体图案层SM4位于栅极G4的上方，且源极S4和漏极D4位于半导体图案层SM4的上方。也就是说，在本实施方式中，第四开关元件SW4是以底部栅极型薄膜晶体管为例来说明，但本发明不限于此。在其他实施方式中，第四开关元件SW4也可以是顶部栅极型薄膜晶体管、立体型薄膜晶体管、或其它合适类型的薄膜晶体管。
另外，在本实施方式中，源极S4和漏极D4属于同一膜层。也就是说，在本实施方式中，源极S4、漏极D4与第二数据线DL2具有实质上相同的材质，以及源极S4、漏极D4与第二数据线DL2是在同一道光罩制程中形成。
特别一提的是，在本实施方式中，源极S4与源极S2为一连续的导电图案、半导体图案层SM4与半导体图案层SM2构成一连续的半导体图案、且栅极G4与栅极G2为一连续的导电图案，因此第二开关元件SW2与第四开关元件SW4可一起构成一双漏极设计的薄膜晶体管，然而本发明并不限于此。
另外，在本实施方式中，半导体图案层SM1、半导体图案层SM2、半导体图案层SM3及半导体图案层SM4的材质分别可包括(但不限于)：非晶硅、纳米晶硅、微晶硅、多晶硅、单晶硅、纳米碳管/杆、氧化物半导体材料(例如：氧化铟镓锌(Indium-Gallium-Zinc Oxide，IGZO)、氧化锌(ZnO)、氧化锡(SnO)、氧化铟锌(Indium-Zinc Oxide，IZO)、氧化镓锌(Gallium-Zinc Oxide，GZO)、氧化锌锡(Zinc-Tin Oxide，ZTO)或氧化铟锡(Indium-TinOxide，ITO)、或是其它合适的材质)、有机半导体材质、或其它合适的材质、或前述至少二种的组合或堆叠。
在本实施方式中，第一主像素电极MPE1与第一开关元件SW1电性连接，且位于扫描线SL的第一侧112。在本实施方式中，第一主像素电极MPE1可通过接触窗C1而与第一开关元件SW1的漏极D1电性连接。在本实施方式中，第一主像素电极MPE1的材质可为透明导电材料(例如：氧化铟锡、氧化铟锌、氧化铝锡(aluminum tin oxide，ATO)、氧化铝锌(aluminumzinc oxide，AZO)、氧化铟镓锌、小于60埃的金属或合金、或其它合适的氧化物、或者是上述至少二者的堆叠层)、其它合适的材质、或前述至少二种材料的组合/堆叠。
在本实施方式中，第二主像素电极MPE2与第二开关元件SW2电性连接，且位于扫描线SL的第一侧112。在本实施方式中，第二主像素电极MPE2可通过接触窗C2而与第二开关元件SW2的漏极D2电性连接。在本实施方式中，第二主像素电极MPE2的材质可为透明导电材料(例如：氧化铟锡、氧化铟锌、氧化铝锡、氧化铝锌、氧化铟镓锌、小于60埃(Angstrom)的金属或合金、或其它合适的氧化物、或者是上述至少二者的堆叠层)、其它合适的材质、或前述至少二种材料的组合/堆叠。
另外，在本实施方式中，第一主像素电极MPE1位于第二数据线DL2的第一侧116，而第二主像素电极MPE2位于第二数据线DL2的第二侧118。也就是说，在本实施方式中，第一主像素电极MPE1与第二主像素电极MPE2分别位于第二数据线DL2的两侧。从另一观点而言，在本实施方式中，第二数据线DL2位于第一主像素电极MPE1与第二主像素电极MPE2之间。
在本实施方式中，第一次像素电极SPE1与第三开关元件SW3电性连接，且位于扫描线SL的第二侧114。也就是说，在本实施方式中，电性连接于第一数据线DL1的第一次像素电极SPE1与第一主像素电极MPE1分别位于扫描线SL的两侧，但本发明不限于此。在其他实施方式中，电性连接于第一数据线DL1的第一次像素电极SPE1与第一主像素电极MPE1也可以是位于扫描线SL的同一侧(例如第一侧112或第二侧114)。在本实施方式中，第一次像素电极SPE1可通过接触窗C3而与第三开关元件SW3的漏极D3电性连接。在本实施方式中，第一次像素电极SPE1的材质可为透明导电材料(例如：氧化铟锡、氧化铟锌、氧化铝锡、氧化铝锌、氧化铟镓锌、小于60埃的金属或合金、或其它合适的氧化物、或者是上述至少二者的堆叠层)、其它合适的材质、或前述至少二种材料的组合/堆叠。
在本实施方式中，第二次像素电极SPE2与第四开关元件SW4电性连接，且位于扫描线SL的第二侧114。也就是说，在本实施方式中，电性连接于第二数据线DL2的第二次像素电极SPE2与第二主像素电极MPE2分别位于扫描线SL的两侧，但本发明不限于此。在其他实施方式中，电性连接于第二数据线DL2的第二次像素电极SPE2与第二主像素电极MPE2也可以是位于扫描线SL的同一侧(例如第一侧112或第二侧114)。在本实施方式中，第二次像素电极SPE2可通过接触窗C4而与第四开关元件SW4的漏极D4电性连接。在本实施方式中，第二次像素电极SPE2的材质可为透明导电材料(例如：氧化铟锡、氧化铟锌、氧化铝锡、氧化铝锌、氧化铟镓锌、小于60埃的金属或合金、或其它合适的氧化物、或者是上述至少二者的堆叠层)、其它合适的材质、或前述至少二种材料的组合/堆叠。
另外，在本实施方式中，第一次像素电极SPE1位于第二数据线DL2的第一侧116，而第二次像素电极SPE2位于第二数据线DL2的第二侧118。也就是说，在本实施方式中，第一次像素电极SPE1与第二次像素电极SPE2分别位于第二数据线DL2的两侧。从另一观点而言，在本实施方式中，第二数据线DL2事实上位于第一次像素电极SPE1与第二次像素电极SPE2之间。
在本实施方式中，在基板100的垂直投影方向N上，第一主像素电极MPE1和第二主像素电极MPE2不与第二数据线DL2重叠设置，而第一次像素电极SPE1和第二次像素电极SPE2与第二数据线DL2重叠设置，但本发明并不限于此。另外，如图1所示，在本实施方式中，在基板100的垂直投影方向N上，第一主像素电极MPE1也不与第一数据线DL1重叠设置，第二主像素电极MPE2也不与第三数据线DL3重叠设置，第一次像素电极SPE1也与第一数据线DL1重叠设置，且第二次像素电极SPE2也与第三数据线DL3重叠设置。
在本实施方式中，如图1及图2所示，对应设置于第一主像素电极MPE1与第二主像素电极MPE2之间的第二数据线DL2是具有宽度W3的部分，而如图1及图3所示，在基板100的垂直投影方向N上，第一次像素电极SPE1和第二次像素电极SPE2会与具有宽度W4的第二数据线DL2重叠。也就是说，在本实施方式中，与对应设置于第一主像素电极MPE1与第二主像素电极MPE2之间的第二数据线DL2相比，对应设置在第一次像素电极SPE1与第二次像素电极SPE2之间的第二数据线DL2会具有较大的宽度。
另外，在本实施方式中，如图1所示，第一数据线DL1与第一主像素电极MPE1对应设置的部分是具有宽度W1的部分，以及第三数据线DL3的与第二主像素电极MPE2对应设置的部分是具有宽度W5的部分。在本实施方式中，如图1所示，在基板100的垂直投影方向N上，第一次像素电极SPE1会与具有宽度W2的第一数据线DL1重叠，以及第二次像素电极SPE2会与具有宽度W6的第三数据线DL3重叠。
在本实施方式中，第一主像素电极MPE1、第一次像素电极SPE1、第二主像素电极MPE2与第二次像素电极SPE2属于同一膜层。也就是说，在本实施方式中，第一主像素电极MPE1、第一次像素电极SPE1、第二主像素电极MPE2与第二次像素电极SPE2具有实质上相同的材质，以及第一主像素电极MPE1、第一次像素电极SPE1、第二主像素电极MPE2与第二次像素电极SPE2是在同一道光罩制程中形成。
在本实施方式中，共用线CL设置于基板100之上，且位于扫描线SL的第一侧112。在本实施方式中，共用线CL与扫描线SL属于同一膜层。也就是说，在本实施方式中，共用线CL与扫描线SL具有实质上相同的材质，以及共用线CL与扫描线SL是在同一道光罩制程中形成。另外，在本实施方式中，共用线CL电性连接至第一共用电压，例如约-10.5伏特至27伏特。
在本实施方式中，共用线CL包括主干部120、第一延伸部121以及第二延伸部122。主干部120沿着扫描线SL的延伸方向设置。第一延伸部121以及第二延伸部122分别与主干部120电性连接，且分别位于第二数据线DL2的两侧。详细而言，在本实施方式中，第一延伸部121位于第二数据线DL2的第一侧116，而第二延伸部122位于第二数据线DL2的第二侧118。在本实施方式中，第一延伸部121以及第二延伸部122沿着第二数据线DL2的延伸方向设置。如图1及图2所示，在本实施方式中，对应设置于第一延伸部121与第二延伸部122之间的第二数据线DL2是具有宽度W3的部分。
此外，在本实施方式中，共用线CL可更包括分别与主干部120电性连接的第三延伸部123以及第四延伸部124。在本实施方式中，第一延伸部121与第三延伸部123位于第一主像素电极MPE1的两侧，而第二延伸部122与第四延伸部124位于第二主像素电极MPE2的两侧。从另一观点而言，如图1所示，第一延伸部121与第三延伸部123设置在第一数据线DL1与第二数据线DL2之间，而第二延伸部122与第四延伸部124设置在第二数据线DL2与第三数据线DL3之间。在本实施方式中，第一延伸部121与第三延伸部123与第一主像素电极MPE1部分重叠；第二延伸部122与第四延伸部124与第二主像素电极MPE2部分重叠。在本实施方式中，第三延伸部123沿着第一数据线DL1的延伸方向设置，以及第四延伸部124沿着第三数据线DL3的延伸方向设置。如图1所示，在本实施方式中，第一数据线DL1的与第三延伸部123对应设置的部分是具有宽度W1的部分，以及第三数据线DL3的与第四延伸部124对应设置的部分是具有宽度W5的部分。
在本实施方式中，遮光层400包括分别位于第二数据线DL2两侧的第一遮光图案410与第二遮光图案420。详细而言，在本实施方式中，第一遮光图案410位于第二数据线DL2的第一侧116，而第二遮光图案420位于第二数据线DL2的第二侧118。在本实施方式中，第一遮光图案410以及第二遮光图案420沿着第二数据线DL2的延伸方向设置。在本实施方式中，第一遮光图案410位于第二数据线DL2与第一延伸部121之间，且第二遮光图案420位于第二数据线DL2与第二延伸部122之间。从另一观点而言，如图1及图2所示，在本实施方式中，对应设置于第一遮光图案410与第二遮光图案420之间的第二数据线DL2是具有宽度W3的部分。
此外，在本实施方式中，遮光层400可更包括第三遮光图案430与第四遮光图案440，其中第三遮光图案430位于第一数据线DL1与第三延伸部123之间，且第四遮光图案440位于第三数据线DL3与第四延伸部124之间。在本实施方式中，第三遮光图案430沿着第一数据线DL1的延伸方向设置，以及第四遮光图案440沿着第三数据线DL3的延伸方向设置。如图1所示，在本实施方式中，第一数据线DL1与第三遮光图案430对应设置的部分是具有宽度W1的部分，以及第三数据线DL3与第四遮光图案440对应设置的部分是具有宽度W5的部分。
在本实施方式中，在基板100的垂直投影方向N上，第一遮光图案410不与第一主像素电极MPE1重叠设置，第二遮光图案420不与第二主像素电极MPE2重叠设置，第三遮光图案430不与第一主像素电极MPE1重叠设置，第四遮光图案440不与第二主像素电极MPE2重叠设置。从另一观点而言，在本实施方式中，第一遮光图案410与第三遮光图案430位于第一主像素电极MPE1的两侧，第二遮光图案420与第四遮光图案440位于第二主像素电极MPE2的两侧。
在本实施方式中，遮光层400与第一开关元件SW1的半导体图案层SM1、第二开关元件SW2的半导体图案层SM2、第三开关元件SW3的半导体图案层SM3以及第四开关元件SW4的半导体图案层SM4属于同一膜层。也就是说，在本实施方式中，遮光层400、半导体图案层SM1、半导体图案层SM2、半导体图案层SM3与半导体图案层SM4具有实质上相同的材质，以及遮光层400、半导体图案层SM1、半导体图案层SM2、半导体图案层SM3与半导体图案层SM4是在同一道光罩制程中形成。从另一观点而言，在本实施方式中，第一遮光图案410、第二遮光图案420、第三遮光图案430及第四遮光图案440是在形成第一延伸部121、第二延伸部122、第三延伸部123及第四延伸部124之后形成的。
在本实施方式中，第一绝缘层210全面地形成在基板100上，且覆盖于扫描线SL与共用线CL上。如前文所述，扫描线SL的部分区域分别是作为栅极G1、栅极G2、栅极G3及栅极G4，因此在本实施方式中，第一绝缘层210是作为栅绝缘层。在本实施方式中，第一绝缘层210可为单层或多层结构，且第一绝缘层210的材质可包括无机材料、有机材料、或其它合适的材料，其中无机材料例如包括(但不限于)：氧化硅、氮化硅或氮氧化硅；有机材料例如包括(但不限于)：聚酰亚胺系树脂、环氧系树脂或压克力系树脂。另外，在本实施方式中，第一数据线DL1、第二数据线DL2、第三数据线DL3、与遮光层400是设置于第一绝缘层210上。
在本实施方式中，第二绝缘层220全面地形成在基板100上，且设置于第一数据线DL1、第二数据线DL2、第三数据线DL3与第一绝缘层210上。如前文所述，源极S1、源极S3与第一数据线DL1为一连续的导电图案，源极S2、源极S4与第二数据线DL2为一连续的导电图案，且遮光层400、半导体图案层SM1、半导体图案层SM2、半导体图案层SM3与半导体图案层SM4属于同一膜层，因此在本实施方式中，第二绝缘层220可提供绝缘与保护第一开关元件SW1、第二开关元件SW2、第三开关元件SW3以及第四开关元件SW4的功能。在本实施方式中，第二绝缘层220可为单层或多层结构，且第二绝缘层220的材质可包括无机材料、有机材料、或其它合适的材料，其中无机材料例如包括(但不限于)：氧化硅、氮化硅或氮氧化硅；有机材料例如包括(但不限于)：聚酰亚胺系树脂、环氧系树脂或压克力系树脂。
在本实施方式中，第一滤光层CF1设置于第二绝缘层220上，且位于第一主像素电极MPE1与第一次像素电极SPE1之下。在本实施方式中，第一滤光层CF1可以是本技术领域中具有通常知识者所周知的用于显示面板中的任一种滤光层。举例而言，第一滤光层CF1的颜色可以是红色、绿色、或蓝色。在一实施方式中，第一滤光层CF1例如是绿色滤光层。
在本实施方式中，第二滤光层CF2设置于第二绝缘层220上，且位于第二主像素电极MPE2与第二次像素电极SPE2之下。在本实施方式中，第二滤光层CF2可以是本技术领域中具有通常知识者所周知的用于显示面板中的任一种滤光层。举例而言，第二滤光层CF2的颜色可以是红色、绿色、或蓝色。另外，在本实施方式中，第二滤光层CF2与第一滤光层CF1的颜色不相同，但本发明并不限于此。在一实施方式中，第二滤光层CF2例如是红色滤光层。
另外，在本实施方式中，第一滤光层CF1的一部分与第二滤光层CF2的一部分于第二数据线DL2的上方彼此重叠而形成叠层结构300。也就是说，在本实施方式中，第一滤光层CF1与第二滤光层CF2部分重叠以形成于位于第二数据线DL2之上的叠层结构300。
在本实施方式中，保护层230全面地形成在基板100上，且设置于第一滤光层CF1与第二滤光层CF2上，以提供保护第一滤光层CF1与第二滤光层CF2的功能。在本实施方式中，保护层230可为单层或多层结构，且其材质可包括无机材料(例如：氧化硅、氮化硅、氮氧化硅、其他合适的材料)、有机材料、或其它合适的材料。
在本实施方式中，第一主像素电极MPE1、第一次像素电极SPE1、第二主像素电极MPE2与第二次像素电极SPE2位于保护层230之上。在本实施方式中，用以电性连接第一主像素电极MPE1与漏极D1的接触窗C1可形成在第二绝缘层220、第一滤光层CF1及保护层230中，用以电性连接第一次像素电极SPE1与漏极D3的接触窗C3可形成在第二绝缘层220、第一滤光层CF1及保护层230中，用以电性连接第二主像素电极MPE2与漏极D2的接触窗C2可形成在第二绝缘层220、第二滤光层CF2及保护层230中，用以电性连接第二次像素电极SPE2与漏极D4的接触窗C4可形成在第二绝缘层220、第二滤光层CF2及保护层230中，然本发明并不限于此。
在本实施方式中，共用电极CE设置于第一数据线DL1、第二数据线DL2、第三数据线DL3之上，使得当像素结构1应用于液晶显示面板中时，可良好地避免液晶分子受到显示信号干扰而具有良好的液晶排列。在本实施方式中，第一主像素电极MPE1、第一次像素电极SPE1、第二主像素电极MPE2、第二次像素电极SPE2与共用电极CE属于同一膜层。也就是说，在本实施方式中，第一主像素电极MPE1、第一次像素电极SPE1、第二主像素电极MPE2、第二次像素电极SPE2与共用电极CE具有实质上相同的材质，以及第一主像素电极MPE1、第一次像素电极SPE1、第二主像素电极MPE2、与第二次像素电极SPE2与共用电极CE是在同一道光罩制程中形成。
另外，在本实施方式中，共用电极CE通过连接结构CS而与共用线CL电性连接。也就是说，在本实施方式中，共用电极CE与共用线CL电性连接至相同的第一共用电压。
在本实施方式中，第一信号线130配置于第一数据线DL1与第二数据线DL2之间，以及第二信号线140配置于第二数据线DL2与第三数据线DL3之间。在本实施方式中，第一信号线130与第二信号线140分别自扫描线SL的第二侧114朝向扫描线SL的第一侧112延伸。从另一观点而言，在本实施方式中，第一信号线130与第二信号线140分别与扫描线SL交错设置，且分别与共用线CL交错设置。
在本实施方式中，第一信号线130及第二信号线140与第一数据线DL1、第二数据线DL2及第三数据线DL3属于同一膜层。也就是说，在本实施方式中，第一信号线130及第二信号线140与第一数据线DL1、第二数据线DL2及第三数据线DL3具有实质上相同的材质，以及第一信号线130及第二信号线140与第一数据线DL1、第二数据线DL2及第三数据线DL3是在同一道光罩制程中形成。如此一来，在本实施方式中，第一信号线130及第二信号线140设置于第一绝缘层210之上且设置于第二绝缘层220之下。
在本实施方式中，第一信号线130电性连接至第五开关元件SW5，第五开关元件SW5与第三开关元件SW3电性连接。第二信号线140电性连接至第六开关元件SW6，第六开关元件SW6与第三开关元件SW4电性连接。第一信号线130及第二信号线140电性连接至第二共用电压，其中第二共用电压不同于共用线CL所电性连接至的第一共用电压，且第二共用电压例如是约0.3伏特至16.3伏特。值得一提的是，在本实施方式中，像素结构1通过共用电极CE与共用线CL电性连接至第一共用电压，而第一信号线130及第二信号线140电性连接至不同于第一共用电压的第二共用电压，使得当像素结构1应用于液晶显示面板中时，能提高施加于液晶分子的电压差，有效提高液晶显示面板的穿透率。
值得说明的是，如前文所述，在本实施方式中，通过遮光层400的第一遮光图案410与第二遮光图案420分别位于在第一主像素电极MPE1与第二主像素电极MPE2之间的第二数据线DL2的两侧，且第一遮光图案410位于第二数据线DL2与共用线CL的第一延伸部121之间，第二遮光图案420位于第二数据线DL2与共用线CL的第二延伸部122之间，使得与未设置有遮光层的像素结构(如图5所示)相比，像素结构1中位于第二数据线DL2两旁的地形平坦性较佳，这是由于未设置有遮光层的像素结构中于第二数据线DL2两旁会产生地形缺陷区域DF，使得第二数据线DL2两旁的地形变化大，如图5所示。如此一来，与未设置有遮光层的像素结构(如图5所示)相比，当像素结构1应用于液晶显示面中时，因第二数据线DL2两旁的地形平坦性较佳，使得对应设置的液晶分子能够具有良好排列，因而改善第二数据线DL2附近的异常漏光问题。
另外，如前文所述，在本实施方式中，遮光层400与半导体图案层SM1、半导体图案层SM2、半导体图案层SM3以及半导体图案层SM4属于同一膜层，因而可具有约10％至约40％的透光率。如此一来，通过遮光层400的第一遮光图案410与第二遮光图案420分别位于在第一主像素电极MPE1与第二主像素电极MPE2之间的第二数据线DL2的两侧，且第一遮光图案410位于第二数据线DL2与共用线CL的第一延伸部121之间，第二遮光图案420位于第二数据线DL2与共用线CL的第二延伸部122之间，使得当像素结构1应用于液晶显示面中时，遮光层400能有效遮蔽入射到第二数据线DL2与第一延伸部121之间以及第二数据线DL2与第二延伸部122之间的光线，进而改善第二数据线DL2附近的异常漏光问题。
另外，在图1至图4的实施方式中，像素结构1中的遮光层400与半导体图案层SM1、半导体图案层SM2、半导体图案层SM3以及半导体图案层SM4属于同一膜层，但本发明并不限于此。以下，将参照图6对其他变化态样进行详细说明。在此必须说明的是，下述实施方式沿用了前述实施方式的元件符号与部分内容，其中采用相同或相似的符号来表示相同或相似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施方式，下述实施方式不再重复赘述。
图6是本发明的另一实施方式的像素结构的剖面示意图。值得注意的是，图6的剖面位置可对应至图2的剖线I-I’的位置，且图6的像素结构2的上视示意图请对应参考图1。
请同时参照图6与图4，图6的像素结构2与图4的像素结构1相似，因此相同或相似的元件以相同或相似的符号表示，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述图1至图4的实施方式。以下，将就图6的像素结构2与图4的像素结构1间的差异处做说明。
请参照图6，在本实施方式中，遮光层400的第一遮光图案410以及第二遮光图案420设置于第二绝缘层220上。也就是说，在本实施方式中，遮光层400是在形成第一延伸部121及第二延伸部122之后且在形成第二数据线DL2之后形成的。从另一观点而言，在本实施方式中，遮光层400不与半导体图案层SM1以及半导体图案层SM2属于同一膜层，不与第一延伸部121及第二延伸部122属于同一膜层，也不与第二数据线DL2属于同一膜层。具体而言，在一实施方式中，遮光层400可以另一金属层制作，且遮光层400的材质可包括(但不限于)：铝、钼或钛。
值得说明的是，如前文所述，在本实施方式中，通过遮光层400的第一遮光图案410与第二遮光图案420分别位于在第一主像素电极MPE1与第二主像素电极MPE2之间的第二数据线DL2的两侧，且第一遮光图案410位于第二数据线DL2与共用线CL的第一延伸部121之间，第二遮光图案420位于第二数据线DL2与共用线CL的第二延伸部122之间，使得与未设置有遮光层的像素结构(如图5所示)相比，当像素结构2应用于液晶显示面中时，因第二数据线DL2两旁的地形平坦性较佳，使得对应设置的液晶分子能够具有良好排列，因而改善第二数据线DL2附近的异常漏光问题。
另外，如前文所述，在本实施方式中，遮光层400的材质可包括金属，故通过遮光层400的第一遮光图案410与第二遮光图案420分别位于在第一主像素电极MPE1与第二主像素电极MPE2之间的第二数据线DL2的两侧，且第一遮光图案410位于第二数据线DL2与共用线CL的第一延伸部121之间，第二遮光图案420位于第二数据线DL2与共用线CL的第二延伸部122之间，使得当像素结构2应用于液晶显示面中时，遮光层400能有效遮蔽入射到第二数据线DL2与第一延伸部121之间以及第二数据线DL2与第二延伸部122之间的光线，进而改善第二数据线DL2附近的异常漏光问题。
综上所述，本发明实施方式的像素结构包括遮光层、位于扫描线的第一侧的第一主像素电极及第二主像素电极、以及位于扫描线的第一侧的共用线，其中第一主像素电极及第二主像素电极之间设置有第二数据线，共用线包括沿着扫描线的延伸方向设置的主干部以及与主干部电性连接且分别位于第二数据线两侧的第一延伸部与第二延伸部，遮光层包括分别位于第二数据线两侧的第一遮光图案与第二遮光图案，第一遮光图案位于第二数据线与第一延伸部之间，且第二遮光图案位于第二数据线与第二延伸部之间。通过上述像素结构，使得位于第二数据线两旁的地形平坦性良好，因而将像素结构应用于液晶显示面板时，对应第二数据线附近设置的液晶分子能够具有良好排列，藉以改善第二数据线附近的异常漏光问题。
虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。
Claims (11)
1.一种像素结构，其特征在于，包括：
一基板；
一扫描线，设置于该基板之上；
一第一数据线与一第二数据线，设置于该基板之上，并与该扫描线交叉设置；
一第一开关元件，与该扫描线以及该第一数据线电性连接；
一第二开关元件，与该扫描线以及该第二数据线电性连接；
一第一主像素电极，与该第一开关元件电性连接，且位于该扫描线的一第一侧；
一第二主像素电极，与该第二开关元件电性连接，且位于该扫描线的该第一侧，其中该第二数据线位于该第一主像素电极与该第二主像素电极之间；
一共用线，设置于该基板之上，并位于该扫描线的该第一侧，包括：
一主干部，沿着该扫描线的延伸方向设置；以及
一第一延伸部与一第二延伸部，与该主干部电性连接，且分别位于该第二数据线的两侧；以及
一遮光层，包括：
一第一遮光图案与一第二遮光图案，分别位于该第二数据线的两侧，其中该第一遮光图案位于该第二数据线与该第一延伸部之间，且该第二遮光图案位于该第二数据线与该第二延伸部之间。
2.如权利要求1所述的像素结构，其特征在于，更包括：
一第三开关元件，与该扫描线以及该第一数据线电性连接；
一第四开关元件，与该扫描线以及该第二数据线电性连接；
一第一次像素电极，与该第三开关元件电性连接，且位于该扫描线的一第二侧；以及
一第二次像素电极，与该第四开关元件电性连接，且位于该扫描线的该第二侧，其中该第二数据线位于该第一次像素电极与该第二次像素电极之间。
3.如权利要求2所述的像素结构，其特征在于，该共用线更包括一第三延伸部与一第四延伸部，电性连接于该主干部，该第一延伸部与该第三延伸部位于该第一主像素电极的两侧并与该第一主像素电极部分重叠，且该第二延伸部与该第四延伸部位于该第二主像素电极的两侧并与该第二主像素电极部分重叠。
4.如权利要求2所述的像素结构，其特征在于，在该基板的一垂直投影方向上，该第一主像素电极和该第二主像素电极不与该第二数据线重叠设置，该第一次像素电极和该第二次像素电极与该第二数据线重叠设置。
5.如权利要求2所述的像素结构，其特征在于，位于该第一主像素电极与该第二主像素电极之间的该第二数据线的宽度小于位于该第一次像素电极与该第二次像素电极之间的该第二数据线的宽度。
6.如权利要求2所述的像素结构，其特征在于，更包括：
一第一绝缘层，覆盖于该扫描线与该共用线上，而该第一数据线、该第二数据线与该遮光层设置于该第一绝缘层上；
一第二绝缘层，设置于该第一数据线、该第二数据线、该遮光层以及该第一绝缘层上；
一第一滤光层，设置于该第二绝缘层上，且该第一主像素电极与该第一次像素电极位于该第一滤光层之上；以及
一第二滤光层，设置于该第二绝缘层上，且该第二主像素电极与该第二次像素电极位于该第二滤光层之上。
7.如权利要求6所述的像素结构，其特征在于，更包括：
一保护层，设置于该第一滤光层以及该第二滤光层上，且该第一主像素电极、该第一次像素电极、该第二主像素电极与该第二次像素电极位于该保护层上。
8.如权利要求6所述的像素结构，其特征在于，该第二滤光层与该第一滤光层部分重叠而形成一叠层结构，该叠层结构位于该第二数据线之上。
9.如权利要求1所述的像素结构，其特征在于，更包括：
一共用电极，设置于该第二数据线之上；以及
一连接结构，电性连接该共用线与该共用电极。
10.如权利要求1所述的像素结构，其特征在于，在该基板的一垂直投影方向上，该第一遮光图案与该第一主像素电极不重叠设置，该第二遮光图案与该第二主像素电极不重叠设置。
11.如权利要求1所述的像素结构，其特征在于，该第一开关元件包含一第一半导体图案层，该第二开关元件包含一第二半导体图案层，而该遮光层、该第一半导体图案层与该第二半导体图案层属于同一膜层。
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