CN108769500A - 一种感光芯片、摄像头模组及电子设备 - Google Patents

一种感光芯片、摄像头模组及电子设备 Download PDF

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Abstract

本申请实施例公开了一种感光芯片、摄像头模组及电子设备。该感光芯片包括衬底，衬底包括至少两个像素阵列以及集成电路，集成电路包括输入输出接口电路，所述至少两个像素阵列复用所述输入输出接口。通过本申请实施例的技术方案，以同一晶圆作为衬底，在该衬底上设计并形成多摄系统的感光芯片，实现在半导体上制造感光芯片的阶段实现多摄系统感光区的位置标定，提高了多摄系统的装配精度。另外，该感光芯片具有多摄系统要求数目的像素阵列，且至少两个像素阵列复用输入输出接口电路，从而，可以节省芯片空间，减小芯片的尺寸，或者保持芯片的尺寸不变以增大感光区的面积。同时，通过复用输入输出接口电路的方式，可以减少芯片引脚的数量。

Description

一种感光芯片、摄像头模组及电子设备
技术领域
本申请实施例涉及半导体器件技术，尤其涉及一种感光芯片、摄像头模组及电子设备。
背景技术
具有多个摄像头模组的电子设备能够分别控制不同的摄像头执行不同功能，从而使得通过摄像头捕捉的画面具有更多内容且更加清晰，成像更加精致、色彩更加鲜艳。
然而，相关技术中具有多个摄像头模组的多摄系统通常是将多个摄像头模组通过支架组装得到的。如图1所示，通过支架130将第一摄像头模组10和第二摄像头模组20装配成多摄系统。每个摄像头模组包括感光芯片(140，150)及镜头组件(110，120)，其中，镜头组件(110，120)包括镜头、镜座和马达。感光芯片(140，150)焊接于线路板160上，且感光芯片(140，150)上的成像区(141，151)位于镜头(110，120)的垂直投影区域。由于采用模组级别的组装方式，可能无法满足模组间位置的生产、标定精度要求。如双目测距、图像融合等场景，微小的距离或角度的偏差都会对最终结果造成较大的偏差。
发明内容
本申请实施例提供一种感光芯片、摄像头模组及电子设备，可以优化相关技术中的多摄系统的设计方案。
第一方面，本申请实施例提供了一种感光芯片，包括衬底，所述衬底包括至少两个像素阵列以及集成电路，所述集成电路包括输入输出接口电路，所述至少两个像素阵列复用所述输入输出接口。
第二方面，本申请实施例还提供了一种摄像头模组，该摄像头模组包括如上述第一方面所述的感光芯片。
第三方面，本申请实施例还提供了一种电子设备，该电子设备具有如上述第二方面所述的摄像头模组。
本申请实施例提供一种感光芯片方案，包括衬底，所述衬底包括至少两个像素阵列以及集成电路，该集成电路包括输入输出接口电路；所述至少两个像素阵列复用所述输入输出接口，用于顺序输出每个像素阵列对应的影像数据及阵列标识。通过本申请实施例的技术方案，以同一晶圆作为衬底，在该衬底上设计并形成多摄系统的感光芯片，实现在半导体上制造感光芯片的阶段实现多摄系统感光区的位置标定，提高了多摄系统的装配精度。另外，该感光芯片具有多摄系统要求数目的像素阵列，且至少两个像素阵列复用输入输出接口电路，从而，可以节省芯片空间，减小芯片的尺寸，或者保持芯片的尺寸不变以增大感光区的面积。同时，通过复用输入输出接口电路的方式，可以减少芯片引脚的数量。
附图说明
图1为传统的双摄系统的结构示意图；
图2为本申请实施例提供的一种感光芯片的结构框图；
图3为本申请实施例提供的另一种感光芯片的结构框图；
图4为本申请实施例提供的又一种感光芯片的结构框图；
图5为本申请实施例提供的又一种感光芯片的结构框图；
图6为本申请实施例提供的又一种感光芯片的结构框图；
图7为相关技术中经典的相关双采样电路的电路原理图；
图8为相关双采样电路的工作时序图；
图9为本申请实施例提供的一种摄像头模组的结构示意图；
图10为本申请实施例提供的一种智能手机的结构框图。
具体实施方式
下面结合附图和实施例对本申请作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本申请，而非对本申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本申请相关的部分而非全部结构。
需要说明的是，由于半导体技术和工艺水平的不断提高，图像传感器(ImageSensor)作为视觉信息获取的一种基础器件，因其能实现信息的获取、转换和视觉功能的扩展，给出直观、多层次、内容丰富的可视图像信息，而具有越来越广泛的应用。相关技术中应用最为广泛的固体图像传感器主要包括电荷耦合器件(CCD)图像传感器和互补金属氧化物半导体(CMOS)图像传感器。本申请实施例的感光芯片可以是上述两种类型的图像传感器。
该感光芯片的半导体衬底上具有至少两个像素阵列，以及围绕该像素阵列设置以实现感光芯片功能的集成电路。该集成电路包括输入输出接口电路，上述至少两个像素阵列复用该输入输出接口电路。需要说明的是，本申请实施例中按照设定时序对至少两个像素阵列进行顺序读取，且对每个像素阵列采用逐行扫描逐列读取的方式，由此保证第一像素阵列内所有像素单元对应的像素信号均被读取后才读取第二像素阵列内的像素信号。将该像素信号输出至模拟信号放大电路进行信号放大后，再输出至模数转换器。需要说明的是，像素阵列，为影像的成像区，含有x*y(行*列)成像像素单元，每个像素单元均具有感光能力，可以将光信号转换为对应的模拟电子信号。像素阵列中设置有行总线和列总线，像素单元连接至对应的行总线和列总线。
集成电路包括行扫描电路，行总线通过开关单元(三极管或场效应管)与该行扫描电路电连接，行扫描电路输出行扫描信号至该像素阵列。可以理解的是，行扫描电路的数量可以与像素阵列的数量相同，第一行扫描电路与第一像素阵列电连接，第二行扫描电路与第二像素阵列电连接，……，第n行扫描电路与第n像素阵列电连接，其中，n的取值由多摄系统中摄像头模组的数量确定。可选的，上述至少两个行扫描电路按照串行工作方式输出行扫描信号，实现顺序扫描至少两个像素阵列。
集成电路还包括列选择电路和列读取电路，该列选择电路连接开关单元(三极管或场效应管)的控制端，该开关单元的另外两端中一端连接列总线，另一端连接列读取电路，实现连通待读取的列总线与列读取电路。
需要说明的是，可以采用半导体器件制备工艺在同一晶圆上形成多个感光芯片，并逐个进行切割。其中，感光芯片包括至少两个像素阵列及对应的集成电路。可以避免相关技术中多摄系统模组级装配难度大、难调试的问题。相关技术中，多摄系统的摄像头模组为多个感光芯片对应多个镜头，每个摄像头具有各自独立的功能、相互之间没有功能共用部分，由于芯片是分别位于各自的线路板上，每个芯片的放置角度、倾斜度均有差异，会增加后续装备及调试的难度。
为了便于理解，以CMOS图像传感器为例介绍感光芯片的结构。图2为本申请实施例提供的一种感光芯片的结构框图。图2所示的感光芯片包括第一像素阵列202、第二像素阵列206，以及集成电路，其中，集成电路包括与第一像素阵列202电连接的第一行扫描电路201及第一列读取电路203、与第一列读取电路203通过开关单元电连接的第一选择电路204，与第二像素阵列206电连接的第二行扫描电路205及第二列读取电路206、与第二列读取电路206通过开关单元电连接的第二选择电路208、与第一列读取电路203的输出端连接的第一模拟信号放大器209、与第二列读取电路206的输出端连接的第二模拟信号放大器210、与第一模拟信号放大器209的输出端连接的第一模数转换器211及与第二模拟信号放大器210连接的第二模数转换器212、与第一模数转换器211连接的第一影像处理器213、与第二模数转换器212连接的第二影像处理器214以及输入输出接口电路215，并且，第一影像处理器213和第二影像处理器214的输出端均与输入输出接口电路215连接。
在检测到摄像头开启指令时，处理器(如CPU)输出控制信号至感光芯片的时序控制电路，以使时序控制电路输出扫描控制脉冲至第一行扫描电路201，以及，输出列选控制信号至第一列选择电路204。第一行扫描电路201按照扫描控制脉冲逐行输出行扫描信号至第一像素阵列202。第一列选择电路204按照列选控制信号选通待读取列的列总线216与第一列读取电路203。其中，扫描控制脉冲用于控制第一行扫描电路201在第一时间段向第一像素阵列的第一行输出行扫描信号，以实现与第一行的像素电连接的开关单元导通，且在该第一时间段内，列选控制信号用于控制第一列选择电路204输出导通信号至列总线与第一列读取电路203之间的开关单元，以分别接通各个开关单元，实现逐个读取列总线上的像素信号，并将所述像素信号输出至第一模拟信号放大器209。在读取完第一行最后一列像素的像素信号后，向第二行输出扫描信号，以实现与第二行的像素电连接的场效应管导通，并逐个读取列总线上的像素信号。依此类推，直至读取完成第一像素阵列中最后一行最后一列像素的像素信号。
在读取完成第一像素阵列中最后一行最后一列像素的像素信号后，时序控制电路输出扫描控制脉冲至第二行扫描电路205，以及，输出列选控制信号至第二列选择电路208。第二行扫描电路205按照扫描控制脉冲逐行输出行扫描信号至第二像素阵列206。第二列选择电路208根据列选控制信号选通待读取的一列像素单元的列总线216与第二列读取电路207。其中，扫描控制脉冲用于控制第二行扫描电路205在第二时间段向第二像素阵列的第一行输出行扫描信号，以实现与第一行的像素电连接的开关单元导通，且在该第二时间段内，列选控制信号控制第二列选择电路208输出导通信号至列总线与第二列读取电路207之间的开关单元，以分别接通各个开关单元，实现逐个读取列总线上的像素信号，并将所述像素信号输出至第二模拟信号放大器210。在读取完第一行最后一列像素的像素信号后，向第二行输出扫描信号，以实现与第二行的像素电连接的开关单元导通，并逐个读取列总线上的像素信号。依此类推，直至读取完成第二像素阵列中最后一行最后一列像素的像素信号。
第一模拟信号放大器209对由第一像素阵列读取的像素信号进行放大处理，并输出放大像素信号至第一模数转换器211。
第二模拟信号放大器210对由第二像素阵列读取的像素信号进行放大处理，并输出放大像素信号至第二模数转换器212。
第一模数转换器211将第一模拟信号放大器209输出的放大像素信号转换为数字信号，并输出至第一影像处理器213。
第二模数转换器212将第二模拟信号放大器210输出的放大像素信号转换为数字信号，并输出至第二影像处理器214。
第一影像处理器213接收第一模数转换器211输出的数字信号，按照感光芯片的芯片定义功能对数字信号进行预设处理，得到影像数据，并根据像素信号的来源为该影像数据增加阵列标识。需要说明的是，对数字信号的预设处理包括AEC(自动曝光控制)、AGC(自动增益控制)、AWB(自动白平衡)、色彩校正、Lens Shading(镜头阴影校正)、Gamma校正、祛除坏点、Auto Black Level(自动黑电平校正)及Auto White Level(自动白电平校正)等等功能的处理。需要说明的是，由于第一影像处理器213与第一模数转换器211的输出端电连接，以由第一模数转换器211获取数字化的像素信号，而该像素信号由第一像素阵列读取，由此可知像素信号的来源是第一像素阵列。
第二影像处理器214接收第二模数转换器212输出的数字信号，按照感光芯片的芯片定义功能对数字信号进行预设处理，得到影像数据，并根据像素信号的来源为该影像数据增加阵列标识。需要说明的是，由于第二影像处理器214与第二模数转换器212的输出端电连接，以由第二模数转换器212获取数字化的像素信号，而该像素信号由第二像素阵列读取，由此可知像素信号的来源是第二像素阵列。
至少两个像素阵列复用输入输出接口电路215，输入输出接口电路215顺序输出每个像素阵列对应的影像数据和阵列标识。可选的，至少两个像素阵列复用输入输出接口电路215，从而，输入输出接口电路215中芯片引脚的数量与目标输入输出接口电路的芯片引脚的数量相同，其中，目标输入输出接口电路是具有单个像素阵列的感光芯片的输入输出接口电路。可选的，输入输出接口电路215获取每个影像处理器输出的影像数据，并按照设定格式分别对每个像素阵列的影像数据进行格式调整，在格式调整后的影像数据的预设位置添加阵列标识后输出至后端平台，以供后续步骤使用。其中，预设位置可以有多种选择，本申请实施例并不作具体限定。例如，可以在格式调整后的影像数据的头部添加阵列标识。又如，可以在格式调整后的影像数据的尾部添加阵列标识等等。
本申请实施例的技术方案提供一种感光芯片，包括衬底，所述衬底包括至少两个像素阵列以及集成电路，该集成电路包括影像处理器和输入输出接口电路；该影像处理器，用于对由至少两个像素阵列读取的像素信号进行预设处理，得到影像数据，并根据所述像素信号的来源为影像数据增加阵列标识；输入输出接口电路与影像处理器电连接，且至少两个像素阵列复用所述输入输出接口电路，用于顺序输出每个像素阵列对应的影像数据及阵列标识。通过本申请实施例的技术方案，以同一晶圆作为衬底，在该衬底上设计并形成多摄系统的感光芯片，实现在半导体上制造感光芯片的阶段实现多摄系统感光区的位置标定，提高了多摄系统的装配精度。另外，该感光芯片具有多摄系统要求数目的像素阵列，且至少两个像素阵列复用输入输出接口电路，从而，可以节省芯片空间，减小芯片的尺寸，或者保持芯片的尺寸不变以增大感光区的面积。同时，通过复用输入输出接口电路的方式，可以减少芯片引脚的数量。
图3为本申请实施例提供的另一种感光芯片的结构框图。该感光芯片中至少两个像素阵列的列总线通过蚀刻工艺对应电连接，列总线通过开关单元与列读取电路电连接，实现列读取电路分别连接至少两个像素阵列。需要说明的是，对应电连接的含义可以是第一像素阵列202的第一个列总线216与第二像素阵列206的第一个列总线216电连接，第一像素阵列202的第二个列总线216与第二像素阵列206的第二个列总线216电连接，第一像素阵列202的第3个列总线216与第二像素阵列206的第3个列总线216电连接。如图3所示，第二像素阵列206的列总线216由第一像素阵列202的列总线216向下延伸构成。列选择电路302连接开关单元的控制端(标号为1的一端)，列总线216及列读取电路301分别连接开关单元的剩余两端(标号分别为2和3)。列读取电路301分别与第一模拟信号放大器209和第二模拟信号放大器210电连接，且在列读取电路301与第一模拟信号放大器209之间串联第一开关电路303，在列读取电路301与第二模拟信号放大器210之间串联第二开关电路301。其余电路与上述实施例相似，此处不再赘述。
在检测到摄像头开启指令时，处理器(如CPU)输出控制信号至感光芯片的时序控制电路，以使时序控制电路输出扫描控制脉冲至第一行扫描电路201，以及，输出列选控制信号至列选择电路302。第一行扫描电路201按照扫描控制脉冲逐行输出行扫描信号至第一像素阵列202。列选择电路302按照列选控制信号选通第一像素阵列202中待读取列的列总线216与列读取电路203。从而，先后读取第一像素阵列202中第一行的3个像素单元的像素信号；再读取第一像素阵列202中第二行的3个像素单元的像素信号，然后依次读取第三行及第四行中各个像素单元的像素信号。在读取第一像素阵列202中最后一行最后一列的一个像素单元的像素信号时，时序控制电路输出扫描控制脉冲至第二行扫描电路，列选择电路302按照列选控制信号选通第二像素阵列206中待读取列的列总线216与列读取电路301。从而，先后读取第二像素阵列206中第一行的3个像素单元的像素信号；再读取第二像素阵列206中第二行的3个像素单元的像素信号，然后依次读取第三行及第四行中各个像素单元的像素信号。
时序控制电路与开关电路电连接。该时序控制电路基于至少两个像素阵列的读取顺序以及每个像素阵列的读取时间生成开关脉冲，输出该开关脉冲至第一开关电路303及第二开关电路304，基于开关脉冲控制开关电路(包括第一开关电路303及第二开关电路304)实现接通或断开与列读取电路301连接的模拟信号放大器。例如，时序控制电路根据第一像素阵列202与第二像素阵列206的读取顺序以及读取完每个像素阵列的读取时间生成开关脉冲。若先读取第一像素阵列202，且第一开关电路303为高电平导通，则输出至第一开关电路303中开关单元的控制端的开关脉冲为高电平，第一开关电路303接通第一像素阵列202的列总线216与列读取电路301，直至读取完第一像素阵列202时，该开关脉冲翻转为低电平。相应地，若后读取第二像素阵列206，且第二开关电路304为高电平导通，则输出至第二开关电路304中开关单元的控制端的开关脉冲先为低电平，直至读取完第一像素阵列202时，该开关脉冲翻转为高电平，第二开关电路304接通第二像素阵列206的列总线216与列读取电路301。在读取第一像素阵列202的时间段，列读取电路301每读出一个像素信号，则输出至第一模拟信号放大器209，以通过第一模拟信号放大器209对像素信号进行放大处理。在读取第二像素阵列的时间段，列读取电路301每读出一个像素信号，则输出至第二模拟信号放大器210，以通过第二模拟信号放大器210对像素信号进行放大处理。然后将放大后的模拟信号分别输入对应的第一模数转换器211和第二模数转换器212。第一模数转换器211输出数字信号至第一影像处理器213，第一影像处理器213对像素信号进行预设处理，得到影像数据，并为影像数据增加代表第一像素阵列202的阵列标识。第二模数转换器212输出数字信号至第二影像处理器214，第二影像处理器214对像素信号进行预设处理，得到影像数据，并为影像数据增加代表第二像素阵列206的阵列标识。
例如，可以在每个像素阵列对应的所有像素信号被对应的影像处理器处理后，得到像素阵列对应的影像数据，在影像数据的尾部添加一个阵列标识。每个影像处理器顺序将携带阵列标识的影像数据输出至输入输出接口电路对应的队列。输入输出接口电路由队列中先读取到队尾的阵列标识，确定下面再读取到的影像数据是第一像素阵列对应的影像数据(直至读取到第二像素阵列对应的阵列标识)。输入输出接口电路由队列中读取影像数据，并按照设定格式对第一像素阵列对应的影像数据进行格式调整，输出格式调整后的影像数据和第一像素阵列对应的阵列标识。相似的，输入输出接口电路由队列中读取到第二像素阵列对应的阵列标识，确定下面再读取到的影像数据是第二像素阵列对应的影像数据(直至读取到第三像素阵列对应的阵列标识)。输入输出接口电路由队列中读取影像数据，并按照设定格式对第二像素阵列对应的影像数据进行格式调整，输出格式调整后的影像数据和第二像素阵列对应的阵列标识。依次类推，直至输出最后第一像素阵列的影像数据及阵列标识。
本申请实施例的技术方案提供一种感光芯片，包括采用蚀刻工艺使至少两个像素阵列的列总线对应电连接，列总线通过开关单元分别与列选择电路和列读取电路电连接，实现两个像素阵列共用列选择电路和列读取电路。从而减少衬底上的电路，进而，可以减小感光芯片及摄像头模组的尺寸。或者，在保持感光芯片尺寸不变的基础上增加感光区域的面积，可以提高拍摄图像的质量。
图4为本申请实施例提供的又一种感光芯片的结构框图。该感光芯片包括一个列选择电路302、一个列读取电路301、一个模拟信号放大器401、至少两个模数转换器(210，211)、至少两个影像处理器(213，214)及一个输入输出接口电路215。该模拟信号放大器401的输入端与列读取电路301的输出端电连接。第一模数转换器210和第二模数转换器211均与模拟信号放大器401电连接，且第一模数转换器210与模拟信号放大器401之间串联第三开关电路402，第二模数转换器211与模拟信号放大器401之间串联第四开关电路403。其余电路与上述实施例相似，此处不再赘述。
时序控制电路与第三开关电路402及第四开关电路403电连接。该时序控制电路基于至少两个像素阵列的读取顺序以及每个像素阵列的读取时间生成开关脉冲，输出该开关脉冲至第三开关电路402及第四开关电路403，基于开关脉冲控制开关电路(包括第三开关电路402及第四开关电路403)实现接通或断开与模拟信号放大器401连接的模数转换器。
例如，时序控制电路根据第一像素阵列202与第二像素阵列206的读取顺序以及读取完每个像素阵列的读取时间生成开关脉冲。若先读取第一像素阵列202，则输出开关脉冲使第三开关电路402导通且使第四开关电路403断开，以将放大后的像素信号输入至第一模数转换器210。在读取第二像素阵列206时，输出开关脉冲使第四开关电路403导通且使第三开关电路402断开，以将放大后的像素信号输入至第二模数转换器211。第一模数转换器210将像素信号转换为对应的数字信号，输出数字信号至第一影像处理器213。第一影像处理器213对数字信号执行预设操作后得到影像数据，并为影像数据添加代表第一像素阵列的阵列标识，将携带阵列标识的影像数据输出至输入输出接口电路215，实现输出符合预设格式或规范的携带阵列标识的影像数据。类似地，第二模数转换器211将像素信号转换为对应的数字信号，输出数字信号至第二影像处理器215。第二影像处理器215对数字信号执行预设操作后得到影像数据，并为影像数据添加代表第二像素阵列的阵列标识，将携带阵列标识的影像数据输出至输入输出接口电路215，实现输出符合预设格式或规范的携带阵列标识的影像数据。
本申请实施例的技术方案提供一种感光芯片，通过两个像素阵列共用列选择电路、列读取电路、模拟信号放大器及输入输出接口，减少衬底上的电路，从而，可以减小感光芯片及摄像头模组的尺寸。或者，在保持感光芯片尺寸不变的基础上增加感光区域的面积，可以提高拍摄图像的质量。
图5为本申请实施例提供的又一种感光芯片的结构框图。该感光芯片包括一个列选择电路302、一个列读取电路301、一个模拟信号放大器401、一个模数转换器501及一个影像处理器502及一个输入输出接口电路215。该模拟信号放大器401的输入端与列读取电路301的输出端电连接，该模拟信号放大器401的输出端与模数转换器501的输入端电连接，该模数转换器501的输出端与影像处理器502电连接，影像处理器502的输出端与输入输出接口电路215电连接。
在检测到摄像头开启指令时，处理器(如CPU)输出控制信号至感光芯片的时序控制电路，以使时序控制电路顺序输出扫描控制脉冲至每个行扫描电路，以及，输出列选控制信号至列选择电路302，实现通过列读取电路301顺序读取每个像素阵列中的像素信号。列读取电路301输出像素信号至模拟信号放大器401进行放大处理，得到放大像素信号，该放大像素信号被输入至模数转换器501。模数转换器501将放大像素信号转换为对应的数字信号，并输出至影像处理器502。该影像处理器502记录接收到的数字信号的数量，并将该数量与预设阈值进行比较。若影像处理器502接收到的数字信号的数量等于预设阈值，则确定下一个读取的数字信号属于下一个像素阵列，获取预设标识集合中的第一个阵列标识，将该第一个阵列标识添加至影像数据。然后，将计数值清零，重新对读取的数字信号进行计数。其中，预设阈值可以是顺序排列的至少两个正整数的集合，且取值由像素阵列的读取顺序与像素阵列中包含的像素单元的数量确定。以两个3*4的像素阵列为例，先读取第一像素阵列，其包含12个像素单元，则预设阈值对应的集合中第一个数为12，由于第二像素阵列也包含12个像素单元，则第二个数也为12。预设阈值为[12,12]，影像处理器502工作时，先获取第一个数值作为预设阈值，在记录的像素信号的数量等于第一个数值时，再将第二个数值作为预设阈值。预设标识集合中的阵列标识根据每个像素阵列的读取顺序确定，且阵列标识可以是唯一确定像素阵列的标识。
影像处理器502将携带有阵列标识的影像数据输出至输入输出接口电路215，该输入输出接口电路215按照设定格式顺序对每个像素阵列的所述影像数据进行格式调整，并输出格式调整后的影像数据和所述阵列标识。
本申请实施例的技术方案提供一种感光芯片，通过两个像素阵列共用列选择电路、列读取电路、模拟信号放大器、模数转换器、影像处理器及输入输出接口电路，进一步减少衬底上的电路，从而，可以节省芯片在摄像头模组中占用的空间。
在一些实施例中感光芯片的集成电路还包括相关双采样电路，图6为本申请实施例提供的又一种感光芯片的结构框图。该相关双采样电路包括第一复位控制电路605和第二复位控制电路606，用于在接收到复位信号后分别对第一像素阵列202中的像素以及第二像素阵列206中的像素进行复位。这样设计的好处在于采集像素的复位以及像素积分后的积分信号，计算积分信号与复位信号的差值并输出至模拟信号放大器，通过相关双采样技术消除固定模式噪声(包括列固定模式操作及像素固定模式噪声)。其中，由于制作工艺精确度的限制，每一列读出电路读出的像素信号会存在一定的误差偏移量，这个偏移量被称为列固定模式噪声。此外，像素与像素之间也存在着制作工艺误差带来的差异，被称为像素固定模式噪声。
示例性的，感光芯片包括第一像素阵列202、第二像素阵列206以及集成电路。该集成电路包括：
接口电路601，用于将外部控制数据加载到芯片内存寄存器组。
时序控制电路602，用于根据内部寄存器设置的数据产生像素单元的积分读取、复位等内部时序信号，并以脉冲信号的形式输出至对应的电路。
第一行扫描电路(包括第一行地址译码器6031和第一行移位寄存器6032)分别与时序控制电路和第一像素阵列202电连接，用于在时序控制电路的控制下输出行扫描信号至第一像素阵列202，或者输出复位控制信号至第一复位控制电路605，可以分别实现行选择以及行复位功能。
第二行扫描电路(包括第二行地址译码器6041和第二行移位寄存器6042)分别与时序控制电路和第二像素阵列206电连接，用于在时序控制电路的控制下输出行扫描信号至第二像素阵列206，或者输出复位控制信号至第二复位控制电路606，可以分别实现行选择以及行复位功能。
第一复位控制电路605与第一像素阵列202电连接，用于根据复位控制信号对当前行中的像素进行复位处理。其中，当前行是当前像素阵列中待读取的一行。
第二复位控制电路606与第二像素阵列206电连接，用于根据复位控制信号对当前行中的像素进行复位处理。
为了便于理解，采用经典的相关双采样电路对一个像素单元进行采样和复位为例，举例说明通过相关双采样技术消除固定模式噪声的方式。图7为相关技术中经典的相关双采样电路的电路原理图。如图7所示，将像素单元包含的光电二极管用电流源Iph、电容Cd和电阻Rd来等效模拟，复位开关为NMOS晶体管MR。NMOS管MLN和MIN构成源极跟随放大器，PMOS管MSR和MSHS是两个信号传输门，电容CR和Cs构成两个采样电容，NMOS管MS1和MS2用来给采样电容清零。
图8为相关双采样电路的工作时序图。如图8所示，相关双采样电路的工作过程如下：
(1)采样复位信号Vr：时间t由0到t0过程中，复位开关管MR在复位控制信号VR控制下导通，n点电位变为高电平，VX与VLN保持高电平；在t0时刻感光芯片开始曝光，n点电压通过源跟随器和传输门MSR，输出的复位信号Vr被采样到电容CR上。
(2)采样积分信号Vs：由t1到t2过程中，两传输门断开，不进行信号采样，由于光电流Iph的作用使n点处的积分电压逐渐下降。在t2时刻，传输门MSHS导通，此时n点电压通过源跟随器和传输门，输出的积分电压信号Vs被采样到电容CS上。
(3)在t3时刻，两个采样电容上的信号Vr和Vs做差，将该差值作为有效信号，通过列总线输出。
模拟信号放大器、模数转换器等剩余电路与上述实施例相似，此处不再赘述。
本申请实施例的技术方案提供一种感光芯片，还包括相关双采样电路，基于相关双采样电路采集所述像素阵列中像素的积分信号及复位信号，计算所述积分信号与所述复位信号的差值，将所述差值输出至所述模拟信号放大器，可以有效地消除固定模式噪声。
本申请实施例还提供一种摄像头模组，包括如上述实施例提供的感光芯片，实现通过具有至少两个像素阵列的一块感光芯片构成多摄系统。该摄像头模组可以包括具有上述实施例提供的感光芯片的多个后置摄像头模组和/或多个前置摄像头模组。该摄像头模组包括：
具有上述实施例记载结构的感光芯片，该感光芯片焊接于线路板上。其中，至少两个像素阵列(即成像区或感光区)，由于半导体制程的精度远远高于模组制程精度，在同一衬底上制备两个或多个像素阵列形成多个感光区域，可以将芯片平整度、至少两个感光区域的相对偏差、相对倾斜角等角度由毫米级提高至微米级。
镜头，与该感光芯片的像素阵列的数量一致。多个透镜通过镜座固定形成镜头，镜头、镜座与音圈马达构成镜头组件，镜头组件通过支架固定于线路板上构成多摄系统。需要说明的是，多摄系统可以是由多个后置摄像头模组和/或多个前置摄像头模组构成的拍摄系统。
图9为本申请实施例提供的一种摄像头模组的结构示意图。如图9所示，该摄像头模组包括：第一镜头组件910、第二镜头组件920、支架930及感光芯片940。其中，第一镜头组件910包括第一镜头、第一镜座和第一马达，实现第一镜头在第一马达的带动下在第一镜筒中滑动，以调节焦距；第二镜头组件920包括第二镜头、第二镜座和第二马达，实现第二镜头在第二马达的带动下在第二镜筒中滑动，以调节焦距。感光芯片940包括第一像素阵列941和第二像素阵列942，其电路结构如上述实施例所示，此处不再赘述。且感光芯片940焊接于线路板950上，线路板950的尺寸大于感光芯片940的尺寸，支架930与线路板950固定连接，构成摄像头模组的封装结构。
可选的，第一镜头组件910还包括第一红外滤光片，用于滤除通过第一镜头采集的红外光信号。第二镜头组件920还包括第二红外滤光片，用于滤除通过第二镜头采集的红外光信号。
可选的，第一红外滤光片还可以与第一镜头组件910分离设置，第二红外光滤光片还可以与第二镜头组件920分离设置。
本申请实施例还提供一种电子设备，具有本申请实施例提供的摄像头模组。其中，电子设备可以为智能手机、PAD(平板电脑)、笔记本电脑及智能穿戴设备等具有摄像头的终端。以智能手机为例说明电子设备的结构，图10为本申请实施例提供的一种智能手机的结构框图。如图10所示，该智能手机可以包括：存储器1001、中央处理器(Central ProcessingUnit，CPU)1002(又称处理器，以下简称CPU)、外设接口1003、RF(Radio Frequency，射频)电路1005、音频电路1006、扬声器1011、触摸屏1012、多摄系统1013、电源管理芯片1008、输入/输出(I/O)子系统1009、其他输入/控制设备1010以及外部端口1004，这些部件通过一个或多个通信总线或信号线1007来通信。
存储器1001，所述存储器1001可以被CPU1002、外设接口1003等访问，所述存储器1001可以包括高速随机存取存储器，还可以包括非易失性存储器，例如一个或多个磁盘存储器件、闪存器件、或其他易失性固态存储器件。
外设接口1003，所述外设接口1003可以将设备的输入和输出外设连接到CPU1002和存储器1001。
I/O子系统1009，所述I/O子系统1009可以将设备上的输入输出外设，例如触摸屏1012和其他输入/控制设备1010，连接到外设接口1003。I/O子系统1009可以包括显示控制器10091和用于控制其他输入/控制设备1010的一个或多个输入控制器10092。其中，一个或多个输入控制器10092从其他输入/控制设备1010接收电信号或者向其他输入/控制设备1010发送电信号，其他输入/控制设备1010可以包括物理按钮(按压按钮、摇臂按钮等)、拨号盘、滑动开关、操纵杆、点击滚轮。值得说明的是，输入控制器10092可以与以下任一个连接：键盘、红外端口、USB接口以及诸如鼠标的指示设备。
触摸屏1012，所述触摸屏1012是用户终端与用户之间的输入接口和输出接口，将可视输出显示给用户，可视输出可以包括图形、文本、图标、视频等。
I/O子系统1009中的显示控制器10091从触摸屏1012接收电信号或者向触摸屏1012发送电信号。触摸屏1012检测触摸屏上的接触，显示控制器10091将检测到的接触转换为与显示在触摸屏1012上的用户界面对象的交互，即实现人机交互，显示在触摸屏1012上的用户界面对象可以是运行游戏的图标、联网到相应网络的图标等。值得说明的是，设备还可以包括光鼠，光鼠是不显示可视输出的触摸敏感表面，或者是由触摸屏形成的触摸敏感表面的延伸。
RF电路1005，主要用于建立手机与无线网络(即网络侧)的通信，实现手机与无线网络的数据接收和发送。例如收发短信息、电子邮件等。具体地，RF电路1005接收并发送RF信号，RF信号也称为电磁信号，RF电路1005将电信号转换为电磁信号或将电磁信号转换为电信号，并且通过该电磁信号与通信网络以及其他设备进行通信。RF电路1005可以包括用于执行这些功能的已知电路，其包括但不限于天线系统、RF收发机、一个或多个放大器、调谐器、一个或多个振荡器、数字信号处理器、CODEC(COder-DECoder，编译码器)芯片组、用户标识模块(Subscriber Identity Module，SIM)等等。
音频电路1006，主要用于从外设接口1003接收音频数据，将该音频数据转换为电信号，并且将该电信号发送给扬声器1011。
扬声器1011，用于将手机通过RF电路1005从无线网络接收的语音信号，还原为声音并向用户播放该声音。
电源管理芯片1008，用于为CPU1002、I/O子系统及外设接口所连接的硬件进行供电及电源管理。
多摄系统1013，包括多个后置摄像头模组和/或多个前置摄像头模组，用于获取目标对象的不同视角、不同景深等方面的影像数据，并通过外设接口1003传输至存储器1001进行存储，以备CPU1002调用。由于多摄系统的多个感光区域在同一衬底上形成，且可以共用部分集成电路，从而，摄像头模组的尺寸比由分离式感光芯片制备的摄像头模组小，减少了多摄系统的体积。
应该理解的是，图示智能手机1000仅仅是电子设备的一个范例，并且智能手机1000可以具有比图中所示出的更多的或者更少的部件，可以组合两个或更多的部件，或者可以具有不同的部件配置。图中所示出的各种部件可以在包括一个或多个信号处理和/或专用集成电路在内的硬件、软件、或硬件和软件的组合中实现。
注意，上述仅为本申请的较佳实施例及所运用技术原理。本领域技术人员会理解，本申请不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本申请的保护范围。因此，虽然通过以上实施例对本申请进行了较为详细的说明，但是本申请不仅仅限于以上实施例，在不脱离本申请构思的情况下，还可以包括更多其他等效实施例，而本申请的范围由所附的权利要求范围决定。

Claims (10)

1.一种感光芯片，包括衬底，所述衬底包括至少两个像素阵列以及集成电路，其特征在于，所述集成电路包括输入输出接口电路，所述至少两个像素阵列复用所述输入输出接口。
2.根据权利要求1所述的感光芯片，其特征在于，所述集成电路还包括影像处理器；
所述影像处理器，用于对由至少两个像素阵列读取的像素信号进行预设处理，得到影像数据，并根据所述像素信号的来源为所述影像数据增加阵列标识；
所述输入输出接口电路与所述影像处理器电连接，用于顺序输出每个像素阵列对应的所述影像数据和阵列标识。
3.根据权利要求2所述的感光芯片，其特征在于，所述影像处理器的数量为至少两个，且至少两个影像处理器的输出端均与所述输入输出接口电路的输入端电连接。
4.根据权利要求1所述的感光芯片，其特征在于，所述集成电路还包括至少两个行扫描电路，至少两个行扫描电路按照串行工作方式输出行扫描信号，实现顺序扫描至少两个像素阵列。
5.根据权利要求1所述的感光芯片，其特征在于，采用蚀刻工艺使至少两个所述像素阵列的列总线对应电连接；
所述集成电路还包括列读取电路，所述列读取电路分别与至少两个像素阵列电连接，用于顺序读取像素阵列中列总线上的像素信号。
6.根据权利要求5所述的感光芯片，其特征在于，所述集成电路还包括模拟信号放大器，所述模拟信号放大器的数量与所述像素阵列相同；
所述列读取电路与每个所述模拟信号放大器之间均串联开关电路，用于切换与所述列读取电路接通的所述模拟信号放大器。
7.根据权利要求6所述的感光芯片，其特征在于，所述集成电路还包括时序控制电路，与所述开关电路电连接，用于基于至少两个像素阵列的读取顺序以及每个像素阵列的读取时间生成开关脉冲，输出所述开关脉冲至所述开关电路。
8.根据权利要求1至7中任一项所述的感光芯片，其特征在于，所述输入输出接口电路，用于按照设定格式分别对每个像素阵列的所述影像数据进行格式调整，并输出格式调整后的影像数据和所述阵列标识。
9.一种摄像头模组，其特征在于，包括如权利要求1至8中任一项所述的感光芯片。
10.一种电子设备，其特征在于，所述电子设备具有如权利要求9所述的摄像头模组。
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