CN108728825B - 沉积薄膜的方法及制造半导体装置的方法 - Google Patents

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Abstract

本发明提供一种在半导体衬底的图案结构上沉积薄膜的方法及制造半导体装置的方法，所述方法包含(a)供应源气体；(b)供应反应气体；以及(c)供应等离子体，其中步骤(a)、步骤(b)以及步骤(c)在反应空间内的半导体衬底上依序重复，直到获得所要厚度为止，且等离子体的频率为60兆赫兹或更高的高频。本发明也提供制造半导体装置的方法。本发明的方法在后续湿式蚀刻工艺中增强湿式蚀刻速率(WER)的保形性，并且还防止下部图案结构的损坏且因此增强临界尺寸(CD)均匀性。

Description

沉积薄膜的方法及制造半导体装置的方法
相关申请案的交叉参考
本申请要求2017年4月25日在韩国知识产权局递交的第10-2017-0053228号韩国专利申请案的权益，所述申请案的公开内容以引用的方式全文并入本文中。另外，本申请要求2018年3月22日在韩国知识产权局申请的韩国专利申请案第10-2018-0033495号的权益，所述申请案的公开内容以引用的方式全文并入本文中。
技术领域
一或多个实施例涉及一种沉积薄膜的方法及一种制造半导体装置的方法，且更确切地说，涉及经由等离子体增强原子层沉积(plasma-enhanced atomic layerdeposition，PEALD)在衬底上的图案结构上沉积薄膜的方法，以及制造半导体装置的方法。
背景技术
近年来，归因于半导体装置的小型化，用于沉积均匀薄膜的原子层沉积工艺正被广泛使用。在多数情况下，半导体薄膜工艺在高温下进行，其产生降低半导体装置的性能的热冲击或热预算。因此，已引入能够在低温下沉积薄膜且精确地控制所述沉积的等离子体增强原子层沉积(PEALD)方法，且PEALD的应用范围已逐渐扩大。
发明内容
一或多个实施例包含一种用于在半导体图案结构中的阶梯的顶部及侧壁上沉积均匀膜品质的薄膜及在后续湿式蚀刻工艺中增强湿式蚀刻速率(wet etch rate，WER)的保形性方法。
一或多个实施例包含一种用于增强WER的保形性并且还防止下部图案结构的损坏且因此增强临界尺寸(critical dimension，CD)均匀性的衬底处理方法。
额外方面将部分地在以下描述中得到阐述，并且部分地将从所述描述中显而易见，或者可以通过对所呈现实施例的实践而习得。
根据一或多个实施例，一种在半导体衬底的图案结构上沉积薄膜的方法包含(a)供应源气体；(b)供应反应气体；以及(c)供应等离子体，其中步骤(a)、步骤(b)以及步骤(c)在反应空间内的半导体衬底上依序重复，直到获得所要厚度为止，且等离子体的频率为60兆赫兹或更高的高频。
冲洗气体可在步骤(a)、步骤(b)以及步骤(c)中的全部中连续供应。
反应气体可在步骤(a)、步骤(b)以及步骤(c)中的全部中连续供应，反应气体可包含薄膜的成分，并且，当反应气体并未由等离子体激活时，反应气体对源气体来说可为惰性的。
在步骤(c)之后，可进一步供应冲洗气体及反应气体。
在步骤(c)期间，可去除图案结构的至少一部分。
在步骤(c)中，可以连续模式供应等离子体。
在步骤(c)中，可以脉冲模式供应等离子体，且所供应的等离子体的总量可等于以连续模式供应的等离子体的量。
等离子体可以50％的占空比(duty ratio)供应到半导体衬底上，且等离子体可以在连续模式中供应的等离子体的两倍功率量供应。举例来说，等离子体可以在200瓦特(W)到2,000瓦特范围内的功率供应。
等离子体可以25％的占空比供应到半导体衬底上，且等离子体可以在连续模式中供应的等离子体的四倍功率量供应。举例来说，等离子体可以在400瓦特到4,000瓦特范围内的功率供应。
方法可进一步包含湿式蚀刻沉积在图案结构上的薄膜。
分别沉积在图案结构的侧壁及顶部上的薄膜的部分的湿式蚀刻速率(WER)之间的比率可为1.5或更小。
半导体衬底的图案结构可包含硬掩模。
根据一或多个实施例，一种薄膜沉积方法包含：制备包含薄膜及形成于所述薄膜上的第一掩模图案的衬底；以及在薄膜的暴露表面上及在第一掩模图案上形成第二掩模层，其中第二掩模层的形成通过使用等离子体增强原子层沉积(PEALD)工艺通过以60兆赫兹或更高的频率施加等离子体而执行，且等离子体不连续地施加。
在PEALD工艺期间使用的材料中的至少一种可具有与第一掩模图案的反应性。
等离子体可在多个子周期中的全部期间不连续地施加，并且，在多个子周期中的每一个期间，等离子体可以50％或更小的占空比施加。
根据一或多个实施例，一种制造半导体装置的方法包含：在衬底上形成第一层；在第一层上形成第二层；通过图案化第二层暴露第一层的至少一部分；在第一层的暴露表面上及在第二层上形成第三层，其中第三层的形成通过使用等离子体增强原子层沉积(PEALD)工艺通过以60兆赫兹或更高的频率施加等离子体而执行；以及通过去除第三层的至少一部分形成间隔物图案。
方法可进一步包含去除第二层；以及通过将间隔物图案用作掩模来蚀刻第一层。
具有60兆赫兹或更高的频率的等离子体可在多个子周期期间不连续地施加。
附图说明
通过结合附图对实施例进行的以下描述，这些和/或其它方面将变得显而易见并且更加容易了解，在所述附图中：
图1为用于说明根据本发明概念的实施例的薄膜沉积方法的示意性时序图。
图2说明对掩模图案的损坏。
图3为用于说明根据本发明概念的实施例的薄膜沉积方法的示意性时序图。
图4示出在沉积硅(Si)氧化物层时可使用的工艺参数。
图5为说明透射电子显微镜(transmission electron microscopy,TEM)图像的表，所述表示出在湿式蚀刻前后在图案结构上的薄膜的阶梯覆盖率，及对应于在湿式蚀刻之后在图案结构的侧壁及顶部上的薄膜的部分的湿式蚀刻速率(WER)之间的比较的WER保形性。
图6为示出对分别沉积在图案结构的顶部、底部以及侧壁上的Si氧化物层的部分的WER实验的结果的曲线图。
图7到图9为用于说明根据本发明概念的实施例的薄膜沉积方法的示意性时序图。
图10及图11为示出在等离子体以连续模式及脉冲模式供应到衬底上时的膜的WER以及根据占空比的图案结构的下部膜的损失的曲线图。
图12到图15为根据本发明概念的实施例的用于说明制造半导体装置的方法的示意性横截面图。
图16到图18为示出在执行等离子体工艺时产生的旋涂硬掩模(spin-on-hardmask,SOH)的损失的曲线图。
图19说明图案结构上的等离子体在13.56兆赫兹及60兆赫兹的等离子体工艺中的特性。
图20为示出在13.56兆赫兹的等离子体条件及60兆赫兹的等离子体条件下的透射电子显微镜(TEM)图像的表，所述表示出在湿式蚀刻之后经由图案的顶部及侧壁上的薄膜的沉积及均匀性形成于图案上的SiN膜。
图21及图22为用于说明根据本发明概念的实施例的等离子体增强原子层沉积(PEALD)SiN薄膜沉积方法的示意性时序图。
图23示出在根据图21的实施例沉积氮化硅层时可使用的工艺参数。
图24示出在根据图22的实施例沉积氮化硅层时可使用的工艺参数。
附图标号说明
100：衬底；
110：第一层；
120：第一掩模图案；
130：第三层；
135：间隔物图案。
具体实施方式
现在将参考附图更加完整地描述发明概念，在所述附图中示出了发明概念的实例实施例。
然而，本发明概念可以许多不同形式来体现，且不应解释为限于本文中所阐述的实施例；确切来说，提供这些实施例以使得本发明将为透彻的及完整的，且将本发明概念充分传达给所属领域的普通技术人员。
本文中所使用的术语仅出于描述特定实施例的目的并且并不希望限制本发明。如本文中所使用，除非上下文另外清晰地指示，否则单数形式“一”和“所述”也希望包含复数形式。将进一步理解，术语“包括(comprise)”和/或“包括(comprising)”在用于本说明书中时指定所陈述的特征、整数、步骤、操作、元件、组件和/或其群组的存在，但并不排除一或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。如本文中所使用，术语“和/或”包含相关联的所列项目中的一或多者的任何和所有组合。
将理解，尽管本文中可以使用术语第一、第二、第三等来描述各种元件、组件、区域、层和/或区段，但是这些元件、组件、区域、层和/或区段不应受到这些术语的限制。这些术语仅用于区分一个元件、组件、区域、层或区段与另一元件、组件、区域、层或区段。因此，在不脱离本发明概念的教示的情况下，下文论述的第一元件、组件、区域、层或区段可称为第二元件、组件、区域、层或区段。
本发明概念的实施例参考本发明概念的实施例的示意性说明描述于本文中。因此，应预期作为例如制造技术和/或公差的结果而从图示的形状的变化。因而，本发明概念的实施例不应解释为限于本文中说明的区域的特定形状，而是包含例如因制造引起的形状偏差。
图1为用于说明根据本发明概念的实施例的薄膜沉积方法的示意性时序图。
参考图1，薄膜沉积方法包含源气体供应步骤(第一步骤)、反应气体供应步骤(第二步骤)，以及等离子体供应步骤(第三步骤)。
在第一步骤中，在时间点t0与时间点t1之间的时段期间，第一气体在被供应到反应空间中时化学吸附到衬底上。其后，在时间点t1到时间点t2的整个时段中，停止第一气体的供应，且将冲洗气体供应到反应空间中以从反应器排出反应空间中剩余的第一气体。
在第二步骤和第三步骤中，在时间点t2到时间点t3的时段期间，将第二气体供应到反应空间中，且薄膜层在第二气体与化学吸附到衬底上的第一气体化学反应时形成。在时间点t2与时间点t3之间的时段期间供应等离子体，使得薄膜层可在低温下形成(换句话说，使得化学反应在低温下进行)。其后，在时间点t3到时间点t4的时段期间，停止第二气体的供应，且再次供应冲洗气体以使得剩余第二气体从反应器去除。
形成薄膜单元的这一过程被定义为循环。换句话说，图1的时间点t0与时间点t4之间的时段可被定义为一个循环，且具有所要厚度的薄膜可由重复所述周期若干次形成。
根据本发明概念，对衬底的图案结构(例如，高度大于宽度的结构)执行第一步骤到第三步骤，且等离子体供应步骤在60兆赫兹或更高的高频下执行。图案结构可具有顶部表面、底部表面以及连接顶部表面与底部表面的侧表面。侧表面的长度可大于顶部表面的宽度及底部表面的宽度。
确切地说，图案结构可为掩模图案，且可以由具有与在前述薄膜沉积工艺(即使用等离子体的ALD工艺)期间使用的材料(例如，源气体和/或反应气体)中的至少一种的反应性的材料形成。掩模图案可以由例如旋涂硬掩模(SOH)材料或碳SOH(C-SOH)材料形成。
举例来说，当掩模图案由SOH材料形成且硅(Si)氧化物层使用薄膜沉积工艺形成于掩模图案上时，氧气气体可作为反应气体供应。在此情况下，因为氧气气体在等离子体供应步骤期间得以供应，掩模图案可归因于氧气等离子体而损坏(例如，灰化)。
图2说明对掩模图案的损坏。如上文所描述，氧气等离子体可通过在等离子体供应步骤期间供应的氧气气体产生，且具有与用于形成掩模图案的SOH或C-SOH材料的反应性，且因此硬掩模图案的至少一部分(具体地说，侧壁的一部分)可在等离子体供应步骤期间去除。
当在等离子体供应步骤期间去除硬掩模图案时，硬掩模图案的内部空间及外部空间的关键尺寸(CD)之间的差异可产生。
更详细地，参考图2的左侧上的硬掩模图案，例如，晶片的中心上的硬掩模图案(参见图16的x＝0)，即使在供应等离子体时，硬掩模图案实质上可能并未损坏。因此，内部空间CD及外部空间CD可彼此相同。
另一方面，参考图2的右侧上的硬掩模图案，例如，晶片的边缘上的硬掩模图案(参见图16的x＝150)，当供应等离子体且将氧气作为反应气体供应时，硬掩模图案的侧壁可归因于氧气等离子体而损坏。因此，内部空间CD及外部空间CD可彼此不同。
内部空间CD与外部空间CD之间的此差异影响使用双图案化技术(doublepatterning technology，DPT)的后续工艺。换句话说，硬掩模图案的内部空间CD与外部空间CD之间的差异造成归因于差异产生的特征的未对准，且因此，不利地影响整个产品的特性。
根据本发明概念的实施例，在等离子体供应步骤期间施加60兆赫兹或更高的高频的等离子体。通过使用对应于如上文所描述的高频的射频(radio frequency，RF)施加等离子体，所沉积薄膜的阶梯覆盖率可提高，且因此，内部空间CD及外部空间CD可做成等于彼此。因此，CD均匀性可提高。
根据本发明概念的额外实施例，等离子体在正供应高频等离子体时不连续地施加。高频等离子体可以脉冲模式供应。此时，对于相对较短的时间段，等离子体可以比在连续模式中供应的高频等离子体更高的功率供应，且因此，因离子轰击减少所致的对薄膜的等离子体损坏可最小化。此外，归因于高功率等离子体在短时间段内的应用，具有图案结构(例如，SOH条)的硬掩模图案的沟槽中的自由基密度增大，且因此，高质量薄膜可形成于硬掩模的侧壁上，且归因于长时间的自由基(例如，氧气自由基)的应用，亦可防止对硬掩模的损坏。
图3为用于说明根据本发明概念的实施例的薄膜沉积方法的示意性时序图。图3的薄膜沉积方法可以是图1的薄膜沉积方法的改进。现将省略实施例之间的重叠描述。
参考图3，薄膜沉积方法可经由PEALD进行。举例来说，在一个循环中，源供应(t0到t1)、冲洗(t1到t2)、反应剂供应以及等离子体施加(t2到t3)以及冲洗(t3到t4)可依序进行。
根据一选择性实施例，在整个循环期间反应剂及冲洗气体可连续供应到反应器。当反应剂并未由等离子体激活时，反应剂不与源反应但与冲洗气体一起冲洗反应器。然而，当反应剂由等离子体激活时，反应剂经激活以使得其与吸附到衬底上的源气体化学反应，由此形成薄膜。换句话说，反应剂(例如，反应气体)可充当反应性冲洗气体。
在图3中，反应剂在PEALD工艺的整个循环期间连续供应。然而，根据其它实施例，反应剂可仅在正供应等离子体时供应，或可在恰好等离子体供应步骤之前的步骤期间开始供应，且反应剂的供应及等离子体的供应可同时停止。
根据其它实施例，当反应剂通过与衬底热反应而与源气体反应时，反应剂可仅在供应等离子体时供应，且因此可形成薄膜。
在图3的实施例中，等离子体可为在衬底上产生的原位等离子体，或在反应器外部形成且供应到反应空间中的远程等离子体。根据其它实施例，等离子体可为能够激活反应气体的另一源(例如，UV)。
图4示出在根据图3的实施例沉积氧化硅层时可使用的工艺参数。参考图4，氧化硅层可在室温到500℃，例如室温到100℃范围内的温度下沉积。氧化硅层可在1.0托(Torr)到3.0托，例如1.5托到2.5托范围内的压力下沉积。
源气体可以脉冲形式与100标准立方厘米/分钟(sccm)到1,000标准立方厘米/分钟的氩(Ar)运载气体一起供应到反应器。举例来说，Ar运载气体可以300标准立方厘米/分钟到800标准立方厘米/分钟的流动速率供应。
冲洗气体的供应可以通过将1,000标准立方厘米/分钟到3,000标准立方厘米/分钟的惰性气体连续供应到反应器而进行。举例来说，惰性气体可以1,500标准立方厘米/分钟到2,000标准立方厘米/分钟的流动速率供应。惰性气体的实例包含Ar及He。根据本发明的实施例，使用Ar。
反应剂的供应可以通过将50标准立方厘米/分钟到300标准立方厘米/分钟的反应气体连续供应到反应器而进行。举例来说，反应气体可以80标准立方厘米/分钟到200标准立方厘米/分钟的流动速率供应。根据本发明的实施例，氧气作为反应气体供应。
根据本发明概念的实施例，反应气体仅在反应气体由等离子体激活时与源气体化学反应。另一方面，当反应气体并未由等离子体激活时，反应气体充当冲洗气体且因此充当反应性冲洗气体。因此，反应气体可在图3的时间点t0与时间点t4之间的时段期间连续供应。
根据其它实施例，若反应气体在反应气体并未由等离子体激活时与源气体化学反应，则反应气体可仅在等离子体供应步骤期间(t2到t3)(参见图1)供应。
在等离子体供应步骤期间(t2到t3)，等离子体可通过100瓦特到4,000瓦特的功率产生。举例来说，等离子体功率可在100瓦特到1000瓦特，例如400瓦特到800瓦特的范围内。根据本发明概念的实施例，等离子体的频率可为27兆赫兹到100兆赫兹。施加100兆赫兹或更高的频率并非优选的，因为当施加频率为100兆赫兹或更高的等离子体时，难以从反应器放电等离子体。因此，等离子体的频率可为60兆赫兹到70兆赫兹。
等离子体可为在衬底上的反应空间中产生的原位等离子体，或可为在反应器外部产生且供应到反应空间中的远程等离子体。
将图3的时间点t0与时间点t4之间的时段设置为基本循环，且重复基本循环直到沉积了所要厚度的薄膜为止。如图4中所示出，源馈送、源冲洗、等离子体供应及后续冲洗的处理时间可为0.05秒到2秒，例如0.1秒到1秒。
根据一些实施例，DIPAS(SiH3N(iPr)2)可用作用于沉积氧化硅层的源气体，且氧气可用作反应气体。然而，源气体及反应气体并不限于此。
举例来说，Si源可为TSA，(SiH3)3N；DSO，(SiH3)2；DSMA，(SiH3)2NMe；DSEA，(SiH3)2NEt；DSIPA，(SiH3)2N(iPr)；DSTBA，(SiH3)2N(tBu)；DEAS，SiH3NEt2；DTBAS，SiH3N(tBu)2；BDEAS，SiH2(NEt2)2；BDMAS，SiH2(NMe2)2；BTBAS，SiH2(NHtBu)2；BITS，SiH2(NHSiMe3)2；TEOS，Si(OEt)4；SiCl4；HCD，Si2Cl6；3DMAS，SiH(N(Me)2)3；BEMAS，SiH2[N(Et)(Me)]2；AHEAD，Si2(NHEt)6；TEAS，Si(NHEt)4；Si3H8；DCS，SiH2Cl2；SiHI3；SiH2I2，或其类似者，而不是DIPAS。替代地，此等材料的组合可用作Si源。作为反应气体的氧气源可包含O2、O3、N2O以及CO2中的至少一种。
根据本发明概念的实施例，薄膜通过使用高频等离子体沉积在衬底上的图案结构上。更详细地，反应气体可使用60兆赫兹或更高的高频等离子体激活，且高质量薄膜可经由在图案结构的侧壁及底部上的沉积形成。
在等离子体原子层工艺中，在具有深阶梯(即，具有高纵横比)的图案结构上，归因于等离子体的特性，分别沉积在所述阶梯的顶部、侧壁以及底部上的薄膜的部分具有不均匀特性。换句话说，薄膜的部分具有类似的物理厚度但具有不同化学特性，例如实际膜的湿式蚀刻速率(WER)的组合物。举例来说，分别沉积在图案结构的阶梯的顶部及侧壁上的膜部分的组件可具有不同化学计量比，或沉积在图案结构的阶梯的顶部上的膜部分可为结晶的，而沉积在图案结构的阶梯的侧壁上的膜部分可为非晶的。替代地，沉积在图案结构的阶梯的顶部上的膜部分可比沉积在图案结构的阶梯的侧壁上的膜部分更致密。在此情况下，装置特性归因于后续工艺中的膜部分之间的特性的非均匀性而劣化。
举例来说，在半导体光工艺中的DPT过程中，氧化物膜可沉积在图案衬底上的硬掩模上(参见图12到图15)。在此情况下，因为分别沉积在图案的顶部及侧壁上的氧化物膜的部分具有不同膜质量，图案的顶部及侧壁上剩余的氧化物膜的部分在后续湿式蚀刻步骤执行之后可具有不同厚度。
因为此剩余氧化物膜充当后续DPT过程的掩模，所以剩余氧化物膜的厚度的非均匀性可导致CD非均匀性，且CD非均匀性可产生缺陷装置。
然而，根据本发明概念的实施例，通过使用具有高RF频率，例如60兆赫兹或更高的频率的等离子体，具有均匀物理厚度及均匀化学特性(例如实际膜的组合物或WER)的膜可形成于具有顶部、底部以及将所述顶部连接到所述底部的侧壁的图案结构的整个区域上。因此形成的氧化物膜的厚度可保持均匀，即使在经受后续蚀刻步骤时，且因此从剩余氧化物膜形成的掩模可具有彼此相同的内部空间CD及外部空间CD。
图5为包含透射电子显微镜(TEM)图像的表。所述表示出根据图3的处理序列及图4的工艺条件在27.12兆赫兹及60兆赫兹的等离子体频率条件下在氧化硅层(SiO2)沉积在图案结构上之后在湿式蚀刻前后的阶梯覆盖率，以及在湿式蚀刻之后图案结构的侧壁及顶部上的WER之间的WER保形性。湿式蚀刻使用稀释氢氟酸(diluted hydrofluoric,dHF)溶液进行。
在图5中，阶梯覆盖率指示分别沉积在图案结构的侧壁及顶部上的薄膜的物理厚度之间的厚度比。WER保形性指示分别沉积在图案结构的侧壁及顶部上的薄膜的WER之间的差，且因此为通过将蚀刻前后在侧壁上的膜的厚度之间的差除以蚀刻前后在顶部上的膜的厚度之间的差所获得的值。当WER保形性接近于1时，图案结构的侧壁及顶部上的薄膜的WER相同且其膜质量为均匀的。
参考图5的“当沉积时(As dep)”，在沉积之后获得的膜在27.12兆赫兹及60兆赫兹的两种工艺条件下在图案结构的侧壁及顶部上具有几乎相同的厚度，且展现大致100％的阶梯覆盖率。然而，参考图5的“在湿式蚀刻之后”，在湿式蚀刻执行之后在27.12兆赫兹的等离子体频率条件下的阶梯覆盖率为79.4％，且在60兆赫兹的等离子体频率条件下的阶梯覆盖率为93.3％。换句话说，当比较分别沉积在图案结构的侧壁及顶部上的薄膜的WER时，在60兆赫兹等离子体工艺期间的图案结构的侧壁及顶部之间的WER比率比在27.12兆赫兹等离子体工艺期间的更均匀。
在27.12兆赫兹的条件下，归因于等离子体内的离子的线性离子轰击，沉积在顶部上的膜比沉积在侧壁上的膜更致密。因此，在后续湿式蚀刻期间，沉积在侧壁上的膜比沉积在顶部上的膜被更多地蚀刻。
另一方面，在60兆赫兹的条件下，在执行湿式蚀刻之后阶梯覆盖率是93.3％。现将描述此现象。在高频等离子体工艺中，图案结构的沟槽中的自由基密度及离子密度归因于反应气体的解离速率的提高而提高。归因于通过高频的离子能量的减少(即，归因于低偏压)，关于沉积在顶部上的膜的离子轰击减少。换句话说，沉积在侧壁上的膜的沉积速度及膜质量提高，且因此可沉积具有完全均匀WER的薄膜。
如上文所描述，当等离子体频率增加时，离子密度(即，等离子体密度)增大，且离子轰击归因于离子能量的减少而减少。因此，在对形成于图案结构上的层执行湿式蚀刻之后，剩余层(例如，间隔物)可具有均匀厚度。因此，当将本发明概念应用于DPT过程时，可防止根据常规技术的经双图案化掩模间隔物的CD非均匀性。
图6为示出在图5的27.12兆赫兹及60兆赫兹的工艺条件下对分别沉积在图案结构的顶部、底部以及侧壁上的氧化硅层(SiO2)的部分的WER实验的结果的曲线图，其中侧壁将顶部连接到底部。
首先，在27.12兆赫兹的条件下，沉积在图案结构的顶部上的氧化硅层的部分的WER为12.8纳米/分钟(nm/min)，沉积在其侧壁上的氧化硅层的部分的WER为25.8纳米/分钟，且沉积在其底部上的氧化硅层的部分的WER为20.8纳米/分钟。在60兆赫兹的条件下，沉积在顶部上的氧化硅层的部分的WER为16.0纳米/分钟，沉积在侧壁上的氧化硅层的部分的WER为19.6纳米/分钟，及沉积在底部上的氧化硅层的部分的WER为20.0纳米/分钟。
当侧壁及顶部上的氧化硅层的部分的WER彼此相比较时，在27.12兆赫兹的情况下为25.8/12.8＝2.02，且在60兆赫兹的情况下为19.6/16.0＝1.23。换句话说，沉积在图案结构的侧壁及顶部上的薄层的部分的WER之间的比率可为1.5或更小。因此，在60兆赫兹等离子体工艺中，具有更均匀厚度的掩模可在湿式蚀刻之后获得，且因此由掩模形成的特征可具有更均匀宽度。
类似地，当沉积在侧壁及底部上的Si氧化物层的部分的WER彼此相比较时，在27.12兆赫兹的情况下为25.8/20.8＝1.24，且在60兆赫兹的情况下为19.6/20.0＝0.98。因此，在60兆赫兹等离子体工艺中，具有更均匀厚度的掩模可在湿式蚀刻之后获得，且因此由掩模形成的特征可具有更均匀宽度。
因此，根据本发明概念的实施例，离子轰击通过执行60兆赫兹等离子体工艺减少，且膜形成及膜的密集化通过增大图案结构的沟槽中的自由基密度而改进。因此，与27.12兆赫兹工艺相比较，沉积在图案结构的顶部上的层的部分的较少密集化发生，且因此沉积在顶部上的层的部分的WER可相对提高，而沉积在侧壁上的层的部分的WER可相对降低。因此，沉积在图案结构的顶部/侧壁上的薄膜的部分的WER保形性可得以改进，且在DPT过程中图案结构的侧壁上的薄膜沉积根据沟槽中的自由基密度的增大可得以改进，从而引起CD均匀性的改进。
图7到图9为用于说明根据本发明概念的实施例的薄膜沉积方法的示意性时序图。图7到图9的薄膜沉积方法可为根据上述实施例的薄膜沉积方法的修改。现将省略实施例之间的重叠描述。
图7说明在连续模式中的等离子体供应步骤，其中等离子体在时间点t2与时间点t3之间的时段期间连续供应，类似于图3的实施例。在连续模式中的等离子体供应步骤期间，可施加预定值的电能。
一般来说，电能的单位为瓦特小时(watt-hour,Wh)。然而，在本发明书中，电能的单位为瓦特秒(watt-second,Ws)。举例来说，根据实施例，400瓦特的功率可施加0.5秒。在此情况下，电能可为200瓦特秒。
图8及图9说明在脉冲模式中的等离子体供应步骤，其中等离子体在时间点t2与时间点t3之间时段期间不连续地供应。在本实施例中，等离子体可在多个子周期内不连续地供应，且在多个子周期中的每一个中，等离子体可以小于100％的占空比(例如，50％或更小的占空比)施加。
参考图8及图9，在时间点t2与时间点t3之间的时段期间，可重复子周期。在图8中，时间点t2与时间点t3之间的时段包含三个子周期abcd、a'b'c'd'以及a”b”c”d”，且包含总计12个单独周期。然而，子周期的数目和/或单独周期的数目不限于此。在图8中，子周期和/或单独周期具有相同宽度。然而，根据另一实施例，子周期和/或单独周期可具有不同宽度。
在图7的连续模式中，等离子体在时间点t2与时间点t3之间的时段的子周期中的全部期间连续供应。然而，在图8的脉冲模式中，等离子体在时间点t2与时间点t3之间的时段的子周期abcd、a'b'c'd'以及a”b”c”d”内的单独周期ab、a'b'以及a”b”期间以脉冲形式供应。因为等离子体在50％的每一子周期期间供应，在图8中占空比为50％。为使在图8的子周期abcd、a'b'c'd'以及a”b”c”d”期间供应的等离子体的电能等于在图7的子周期abcd、a'b'c'd'以及a”b”c”d”期间供应的等离子体的电能，图8的等离子体脉冲周期中的等离子体功率的量被设置成2y，其为图7的等离子体功率的量y的两倍。举例来说，当在400瓦特功率下的等离子体以图7的连续模式供应时，800瓦特功率下的等离子体以图8的脉冲模式供应。
类似地，在图7的连续模式中，等离子体在时间点t2与时间点t3之间的时段的子周期中的全部期间连续供应。然而，在图9的脉冲模式中，等离子体在时间点t2与时间点t3之间的时段的子周期abcd、a'b'c'd'以及a”b”c”d”内的单独周期a、a'以及a”期间以脉冲形式供应。因为等离子体在25％的每一子周期期间供应，在图9中占空比为25％。为使在图9的子周期abcd、a'b'c'd'以及a”b”c”d”期间供应的等离子体的电能等于在图7的子周期abcd、a'b'c'd'以及a”b”c”d”期间供应的等离子体的电能，图9的等离子体脉冲周期中的等离子体功率的量被设置成4y，其为图7的等离子体功率的量y的四倍。举例来说，当在400瓦特功率下的等离子体以图7的连续模式供应时，1600瓦特功率下的等离子体以图9的脉冲模式供应。
举例来说，在等离子体供应步骤期间，120瓦特秒的电能可在60兆赫兹的频率下供应。在此情况下，400瓦特功率下的等离子体可以连续模式供应约0.3秒(参见图7)。根据另一实施例，在具有3个子周期及50％的占空比的脉冲模式中，800瓦特功率下的等离子体可在三个子周期期间供应，每一子周期可为0.1秒，且800瓦特功率下的等离子体可在一个子周期期间供应约0.05秒(参见图8)。根据另一实施例，在具有3个子周期及25％的占空比的脉冲模式中，1600瓦特功率下的等离子体可在三个子周期期间供应，每一子周期可为0.1秒，且1600瓦特功率下的等离子体可在一个子周期期间供应约0.025秒(参见图9)。
与上文实施例中提及的等离子体功率相关的图仅为实例。因此，举例来说，在连续模式中的等离子体可以100％的占空比供应到衬底上，且等离子体功率的量可在100瓦特到1000瓦特的范围内。另一方面，在脉冲模式中的等离子体可以50％的占空比供应到衬底上，且等离子体功率的量可在200瓦特到2000瓦特的范围内，其为连续模式的范围的两倍。根据其它实施例，在另一脉冲模式中的等离子体可以25％的占空比供应到衬底上，且等离子体功率的量可在400瓦特到4000瓦特的范围内，其为连续模式的范围的四倍。
因此，根据本发明概念的实施例，以脉冲模式施加等离子体，在所述脉冲模式中不连续地供应等离子体功率。换句话说，通过在以脉冲模式供应等离子体时增加等离子体的量，可供应与在连续模式中供应的等离子体的电能相同的等离子体电能。因此，可形成与在连续模式中形成的薄膜(例如，氮化硅层)具有相同WER特性的薄膜。尽管在上述实施例中将每一子周期划分成三个部分，但本发明概念不限于此。子周期可划分成两个部分或四个或大于四个部分，且在每一部分期间供应的等离子体的强度可根据所设置占空比受控制。
通过应用脉冲模式，所施加的等离子体功率立即增加，从而引起自由基密度的增大。因此，借以将薄膜沉积在图案结构的侧壁上的沉积速率可增大。此外，归因于脉冲模式的应用，因离子轰击所致的对薄膜的等离子体损坏可减少。尽管60兆赫兹工艺在本发明概念的实施例中说明，但可使用大于60兆赫兹的频率。
图10及图11为示出在等离子体根据上述实施例以连续模式及脉冲模式供应到衬底上时的膜的WER及根据占空比的图案结构的下部膜的损失的曲线图。
参考图10，以25％、50％以及100％的占空比沉积在硬掩模图案上的氧化硅层(SiO2)的WER彼此进行比较。100％的占空比对应于连续模式。因此，图10示出连续模式(100％的占空比)与脉冲模式(25％及50％的占空比)之间的比较。
为获得相同WER，随着占空比减小，所供应的等离子体功率可增大。举例来说，参考图10的点线，为获得约17纳米/分钟的WER，约400瓦特功率下的等离子体在连续模式中以100％的占空比供应，约800瓦特功率下的等离子体在脉冲模式中以50％的占空比供应，且约1600瓦特功率下的等离子体在脉冲模式中以25％的占空比供应。
图11示出随着占空比减小，下部膜的损失减小，尽管总电能的量实质上相同。参考图11，当下部膜由SOH的硬掩模形成时，下部膜图案在氧化硅层(SiO2)经由PEALD沉积在硬掩模上时归因于氧气自由基可变形且损失，且损失的程度可根据供应等离子体的模式而不同。
详细地说，当以脉冲模式供应等离子体时，下部膜的损失可降低，但WER可维持。举例来说，如图11的点线所示，当400瓦特的功率以连续模式供应时，下部膜图案的损失为约
Figure BDA0001640524910000101
当800瓦特的功率以具有50％的占空比的脉冲模式供应时，下部膜图案的损失减少到约
Figure BDA0001640524910000102
当1600瓦特的功率以具有25％的占空比的脉冲模式供应时，下部膜图案的损失减少到约
Figure BDA0001640524910000103
因此，考虑到图10及图11，当等离子体(具有实质上相同电能)在60兆赫兹或更高的高频等离子体条件下以脉冲模式而不是连续模式供应时，图案的顶部及侧面上的WER保形性可维持，且同时下部膜的损失可减少。
通过考虑此技术影响，本发明概念施加60兆赫兹或更高的高频等离子体并且在执行DPT工艺时还不连续地以脉冲模式供应高频等离子体，这是因为具有均匀厚度的掩模可经由60兆赫兹等离子体工艺获得，且供用于DPT过程中的下部掩模的损失可通过等离子体的不连续供应最小化。
图12到图15为根据本发明概念的实施例的用于说明制造半导体装置的方法的示意性横截面图。图12到图15的方法可使用根据上述实施例的薄膜沉积方法。现将省略实施例之间的重叠描述。
参考图12，为蚀刻目标膜的第一层110形成于衬底100上。蚀刻目标膜可以是例如氧化硅层的绝缘层，或可以是供用于图案化下部层的例如非晶碳层(amorphous carbonlayer，ACL)的掩模层。
其后，第二层形成于第一层110上。第二层充当硬掩模且可以由可通过灰化和/或剥离容易地去除的聚合物材料形成。举例来说，第二层可以由SOH材料或C-SOH材料形成。随后，第二层经图案化以暴露第一层110的至少一部分。因此，可制备包含第一层110的薄膜以及形成于所述薄膜上的第一掩模图案120的衬底100，所述第一层为蚀刻目标膜。
参考图13，第三层130形成于第一层110的暴露表面上及第二层(即，第一掩模图案120)上。第三层130可使用根据上述实施例的薄膜沉积方法中的任一种形成。换句话说，第三层130可经由PEALD形成。在PEALD期间，可施加60兆赫兹或更高的高频等离子体，和/或可以脉冲模式，即，在多个子周期内不连续地执行等离子体施加。
参考图14，第三层130的至少一部分经去除以形成间隔物图案135。举例来说，通过对第三层130执行湿式蚀刻，形成于第二层(第一掩模图案120)上的第三层130可经回蚀，且因此可形成间隔物图案135。
参看图15，第二层(第一掩模图案120)经去除。因此，通过将第三层130的间隔物图案135用作掩模，蚀刻作为蚀刻目标膜的第一层110的DPT过程可得以进行。
如上文所描述，根据本发明概念的实施例，通过使用具有高RF频率，例如60兆赫兹或更高的频率的等离子体，具有均匀物理特性及均匀化学特性的膜可形成于具有顶部、底部以及将所述顶部连接到所述底部的侧壁的图案结构的整个区域上。即使经受后续蚀刻步骤，因此形成的氧化物膜也可维持均匀厚度。此外，高频等离子体以脉冲模式供应，具体地说，比在连续模式中供应的等离子体功率更大的等离子体功率施加相对较短的时间段，且因此可防止DPT过程中对硬掩模的损坏。因此，由剩余间隔物形成的掩模可具有均匀内部空间CD及均匀外部空间CD，并且，由于特征对准，最终产物的产率可提高且最终产物可具有良好特性。
本发明概念的这些技术优势将参考图16到图18更清晰地理解。图16到图18为说明在执行根据本发明概念的实施例的薄膜沉积方法中的等离子体工艺时产生的下部掩模(即，SOH掩模)的损失的曲线图。在图16到图18的曲线图中，x轴指示距晶片的中心的距离，且y轴指示SOH的损失的量。
参考图16，当具有预定值的电能在连续模式中以27.12兆赫兹的频率施加时，位于晶片的边缘上的SOH掩模(具体地说，SOH掩模的侧壁的一部分)归因于氧气等离子体损失得相对更多。
参考图17，当具有预定值的电能(与图16中施加的电能相同的电能)在连续模式中以60兆赫兹的频率施加时，SOH的损失整体减少。位于晶片的中心上的SOH的损失相对较高且位于晶片的边缘上的SOH的损失相对较低，但SOH损失的变化仍然整体减少。
参考图18，当具有预定值的电能(与图15及图16中施加的电能相同的电能)在脉冲模式中以60兆赫兹的频率施加时，SOH的损失另外减少，且位于晶片的中心上的SOH的损失与位于晶片的边缘上的SOH的损失之间的差更多地减少。
因此，根据本发明概念的实施例，通过以脉冲模式施加60兆赫兹或更高的频率，可防止供用于形成用于DPT过程的间隔物掩模图案(即，第二掩模图案)的SOH掩模图案(即，第一掩模图案)遭受损失。此外，如上文所描述，沉积在第一掩模图案的顶部上的用于形成第二掩模图案的第二掩模层与沉积在第一掩模图案的侧壁上的第二掩模层之间的化学计量比可变得更均匀，且因此更均匀间隔物掩模可在执行DPT过程的回蚀工艺之后形成。
尽管已基于27.12兆赫兹的等离子体工艺比较上述实施例，但本发明概念的技术精神可与同样13.56兆赫兹的等离子体工艺相比较。换句话说，根据本发明概念，供应60兆赫兹的RF等离子体(高RF(high RF，HRF))，替代地，供应13.56兆赫兹的常规RF等离子体。在60兆赫兹的情况下，与13.56兆赫兹相比较，自由基密度和/或离子密度相对较高且等离子体的寿命相对较长。因此，可在深沟槽结构(或凹口结构)中获得高沉积速率及高膜密度。HRF可减少由等离子体导致的薄膜损坏，因为HRF下的电子温度比低RF(low RF，LRF)下的更低。因此，可在深沟槽结构中获得高沉积速率及高膜密度。
图19说明图案结构上的等离子体在13.56兆赫兹及60兆赫兹的等离子体工艺中的特性。
参考图19，与13.56兆赫兹工艺(在左侧)相比较，在60兆赫兹工艺(在右侧)中，自由基密度及离子密度高，且因此充足数目的自由基及离子可供应到图案之间的深沟槽结构(即，高纵横比结构)。因此，就厚度来说薄膜均匀性可不仅在沉积期间获得而且还在沉积之后的湿式清洁之后获得。
图20为示出在13.56兆赫兹的等离子体条件下及60兆赫兹的等离子体条件下的TEM图像的表，所述表示出在湿式蚀刻之后经由图案的顶部及侧壁上的薄膜的沉积及均匀性形成于图案上的SiN膜。
参考图20，在SiN薄膜沉积期间(即，在各向同性蚀刻之前)，96％的阶梯覆盖率示于60兆赫兹RF工艺中，但44％的阶梯覆盖率示于13.56兆赫兹RF工艺中。在各向同性蚀刻(例如，湿式清洁)之后，87％的阶梯覆盖率及0％的阶梯覆盖率分别示于60兆赫兹RF工艺及13.56兆赫兹RF工艺中。从实验的结果可以看出，在60兆赫兹等离子体频率工艺中可将比13.56兆赫兹工艺更多的自由基及离子供应到沟槽结构，且因此具有与形成于图案的顶部上的膜实质上相同的膜保形性的膜可形成于图案的侧壁上。
图21及图22为用于说明根据本发明概念的实施例的等离子体增强原子层沉积(PEALD)SiN薄膜沉积方法的示意性时序图。在图21的情况下，二氯硅烷(DCS)用作Si前体，且NH3气体用作N源。在图22的情况下，DCS用作Si前体，且N2/H3混合气体用作N源。在上文实施例中，在等离子体供应期间使用60兆赫兹RF等离子体。
参考图21，NH3用作反应气体，且除了NH3之外N2进一步作为氮气源供应。氮气源由等离子体激发且与吸收到衬底上的DCS源颗粒反应，且因此可形成SiN层。
图23示出在根据图21的实施例沉积SiN层时可使用的工艺参数。参考图23，可在350℃到550℃，举例来说，从450℃到550℃范围内的温度下沉积SiN层。SiN层的沉积可在3.0托到7.0托的压力范围内进行。
源气体可以100标准立方厘米/分钟到1,000标准立方厘米/分钟的流动速率以脉冲形式供应到反应器。举例来说，源气体可以300标准立方厘米/分钟到700标准立方厘米/分钟的流动速率供应。
冲洗气体的供应可在工艺期间继续。详细地说，冲洗气体的供应可以通过将1,000标准立方厘米/分钟到5,000标准立方厘米/分钟的惰性气体连续供应到反应器而进行。举例来说，惰性气体可以2,000标准立方厘米/分钟到3,000标准立方厘米/分钟的流动速率供应。惰性气体的实例包含Ar及He。根据本发明的实施例，使用Ar。
反应剂的供应可以通过将0标准立方厘米/分钟到6,000标准立方厘米/分钟的N2气体连续地供应到反应器且将0标准立方厘米/分钟到1,000标准立方厘米/分钟的NH3气体不连续地供应到反应器而进行。举例来说，N2可以1,000标准立方厘米/分钟到3,000标准立方厘米/分钟的流动速率供应，且NH3可以100标准立方厘米/分钟到300标准立方厘米/分钟的流动速率供应。
在图21的等离子体供应操作(t3到t4)期间，可用200瓦特到1,000瓦特的功率产生等离子体。举例来说，等离子体功率可在300瓦特到700瓦特的范围内。等离子体的频率可为60兆赫兹。
返回参考图23，i)源供应、ii)源冲洗、ⅲ)反应剂供应、iv)等离子体供应以及v)后续等离子体冲洗的过程时段可分别为i)0.5秒到3.0秒、ii)0.5秒到3.0秒、ⅲ)0秒到2.0秒、iv)0.5秒到5.0秒，以及v)0.5秒到3.0秒。替代地，过程时段可分别为i)0.5秒到2.0秒、ii)0.5秒到1.5秒、ⅲ)0秒到1.0秒、iv)0.5秒到1.5秒，以及v)0.5秒到1.5秒。
参考图22，将N2/H2混合气体用作反应气体。供应H2气体以分别减少从DCS源气体(SiCl2H2)到HCl及H2中的Cl及H，及由此从源分子去除Cl及H。
图24示出在根据图22的实施例沉积SiN层时可使用的工艺参数。参考图24，可在350℃到550℃，举例来说，从450℃到550℃范围内的温度下沉积SiN层。SiN层的沉积可在3.0托到7.0托的压力范围内进行。
源气体可以100标准立方厘米/分钟到1,000标准立方厘米/分钟的流动速率以脉冲形式供应到反应器。举例来说，源气体可以300标准立方厘米/分钟到700标准立方厘米/分钟的流动速率供应。
冲洗气体的供应可在工艺期间继续。详细地说，冲洗气体的供应可以通过将1,000标准立方厘米/分钟到5,000标准立方厘米/分钟的惰性气体连续供应到反应器而进行。举例来说，惰性气体可以2,000标准立方厘米/分钟到3,000标准立方厘米/分钟的流动速率供应。惰性气体的实例包含Ar及He。根据本发明的实施例，使用Ar。
反应剂的供应可以通过将200标准立方厘米/分钟到6,000标准立方厘米/分钟的N2气体及0标准立方厘米/分钟到1,000标准立方厘米/分钟的H2气体连续供应到反应器而进行。举例来说，N2可以500标准立方厘米/分钟到1,500标准立方厘米/分钟的流动速率供应，且H2可以200标准立方厘米/分钟到1,000标准立方厘米/分钟的流动速率供应。
在图22的等离子体供应操作(t2到t3)期间，可用100瓦特到2,000瓦特的功率产生等离子体。举例来说，等离子体功率可在1,000瓦特到1,500瓦特的范围内。等离子体的频率可为60兆赫兹。
返回参考图24，i)源供应、ii)源冲洗、ⅲ)等离子体供应以及iv)后续等离子体冲洗的过程时段可分别为i)0.5秒到3.0秒、ii)0.5秒到3.0秒、ⅲ)1.0秒到5.0秒，以及iv)0.5秒到3.0秒。替代地，过程时段可分别为i)0.5秒到2.0秒、ii)0.5秒到1.5秒、ⅲ)1.0秒到3.0秒，以及iv)0.5秒到1.5秒。
为了清晰地理解本发明概念，附图中的每一区域的形状需要理解为一实例。应注意，每一区域的形状可改变。贯穿本说明书，相似编号指代相似元件。
尽管已参考本发明的实例实施例而具体地示出并描述了本发明概念，然而所属领域的一般技术人员将理解，在不脱离由以下权利要求定义的精神和范围的情况下，可在其中进行形式和细节的各种改变。

Claims (15)

1.一种在半导体衬底的图案结构上沉积薄膜的方法，其特征在于，包括：
步骤a、供应源气体；
步骤b、供应反应气体；以及
步骤c、供应等离子体，
其中所述步骤a、所述步骤b以及所述步骤c在反应空间内的所述半导体衬底上依序重复，直到获得所要厚度为止，以及所述等离子体的频率为至少60兆赫兹或更高的频率，
其中所述图案结构具有顶部表面、底部表面以及连接所述顶部表面与所述底部表面的侧表面，所述侧表面的长度大于所述顶部表面的宽度及所述底部表面的宽度，
使用所述至少60兆赫兹或更高的所述频率于具有所述顶部表面、所述底部表面以及所述侧表面的所述图案结构的整个区域上形成具有均匀物理厚度及均匀化学特性的所述薄膜，
其中在所述步骤c中，所述等离子体以脉冲模式供应，以及所供应的等离子体的总量等于以连续模式供应的所述等离子体的量，以及
其中在所述等离子体增强原子层沉积工艺期间使用的材料中的至少一种具有与所述图案结构的反应性，使得在所述步骤c中的所述图案结构的至少一部分被损坏，并产生所述图案结构的内部空间及外部空间的临界尺寸之间的差异，
其中，为了减小所述图案结构的损失，所述等离子体以50％的占空比供应到所述半导体衬底上，且所述等离子体以两倍在所述连续模式供应的所述等离子体的功率量供应。
2.根据权利要求1所述的在半导体衬底的图案结构上沉积薄膜的方法，其中在所述步骤a、所述步骤b以及所述步骤c中的全部中连续供应冲洗气体。
3.根据权利要求2所述的在半导体衬底的图案结构上沉积薄膜的方法，其中所述反应气体在所述步骤a、所述步骤b以及所述步骤c中的全部中连续供应，所述反应气体包括所述薄膜的成分，并且，当所述反应气体并未由所述等离子体激活时，所述反应气体对所述源气体来说是惰性的。
4.根据权利要求3所述的在半导体衬底的图案结构上沉积薄膜的方法，其中在所述步骤c之后，进一步供应所述冲洗气体以及所述反应气体。
5.根据权利要求1所述的在半导体衬底的图案结构上沉积薄膜的方法，其中在所述步骤c期间，去除所述图案结构的至少一部分。
6.根据权利要求1所述的在半导体衬底的图案结构上沉积薄膜的方法，其中在所述步骤c中，所述等离子体以连续模式供应。
7.根据权利要求1所述的在半导体衬底的图案结构上沉积薄膜的方法，其中所述等离子体以在200瓦特到2,000瓦特范围内的功率供应。
8.根据权利要求1所述的在半导体衬底的图案结构上沉积薄膜的方法，还包括湿式蚀刻沉积在所述图案结构上的所述薄膜。
9.根据权利要求1所述的在半导体衬底的图案结构上沉积薄膜的方法，其中分别沉积在所述图案结构的侧壁以及顶部上的所述薄膜的部分的湿式蚀刻速率之间的比率为1.5或更小。
10.根据权利要求1所述的在半导体衬底的图案结构上沉积薄膜的方法，其中所述半导体衬底的所述图案结构包括硬掩模。
11.一种薄膜沉积方法，其特征在于，包括：
制备包括薄膜以及形成于所述薄膜上的第一掩模图案的衬底；以及
在所述薄膜的暴露表面上以及在所述第一掩模图案上形成第二掩模层，
其中
所述第二掩模层的所述形成通过使用等离子体增强原子层沉积工艺通过以60兆赫兹或更高的频率施加等离子体而执行，以及
所述等离子体不连续地施加，
其中所述第一掩模图案具有顶部表面、底部表面以及连接所述顶部表面与所述底部表面的侧表面，所述侧表面的长度大于所述顶部表面的宽度及所述底部表面的宽度，
使用所述60兆赫兹或更高的所述频率于具有所述顶部表面、所述底部表面以及所述侧表面的所述第一掩模图案的整个区域上形成具有均匀物理厚度及均匀化学特性的所述第二掩模层，以及
其中在所述等离子体增强原子层沉积工艺期间使用的材料中的至少一种具有与所述第一掩模图案的反应性，使得在所述第二掩模层的所述形成时的在所述施加所述等离子体时，所述第一掩模图案的至少一部分被损坏，并产生所述第一掩模图案的内部空间及外部空间的临界尺寸之间的差异，
其中，为了减小所述第一掩模图案的损失，所述等离子体以脉冲模式供应，以及以所述脉冲模式所供应的等离子体的总量等于以连续模式供应的所述等离子体的量。
12.根据权利要求11所述的薄膜沉积方法，其中
所述等离子体在多个子周期中的全部期间不连续地施加，以及
在所述多个子周期中的每一个期间，所述等离子体以50％或更小的占空比施加。
13.一种制造半导体装置的方法，其特征在于，包括：
在衬底上形成第一层；
在所述第一层上形成第二层；
通过图案化所述第二层暴露所述第一层的至少一部分；
在所述第一层的暴露表面上以及在所述第二层上形成第三层，其中所述第三层的所述形成通过使用等离子体增强原子层沉积工艺通过以60兆赫兹或更高的频率施加等离子体而执行；以及
通过去除所述第三层的至少一部分形成间隔物图案，
其中经图案化的所述第二层具有顶部表面、底部表面以及连接所述顶部表面与所述底部表面的侧表面，所述侧表面的长度大于所述顶部表面的宽度及所述底部表面的宽度，
使用所述60兆赫兹或更高的所述频率于具有所述顶部表面、所述底部表面以及所述侧表面的经图案化的所述第二层的整个区域上形成具有均匀物理厚度及均匀化学特性的所述第三层，
其中在所述施加所述等离子体时，所述等离子体以脉冲模式供应，以及所供应的等离子体的总量等于以连续模式供应的所述等离子体的量，以及
其中在所述等离子体增强原子层沉积工艺期间使用的材料中的至少一种具有与经图案化的所述第二层的反应性，使得在所述第三层的所述形成时的在所述施加所述等离子体时，经图案化的所述第二层的至少一部分被损坏，并产生经图案化的所述第二层的内部空间及外部空间的临界尺寸之间的差异，
其中，为了减小在所述第三层小下部的经图案化的所述第二层的损失，所述等离子体以50％的占空比供应到所述半导体衬底上，且所述等离子体以两倍或大于两倍在所述连续模式供应的所述等离子体的功率量供应。
14.根据权利要求13所述的制造半导体装置的方法，还包括：
去除所述第二层；以及
通过将所述间隔物图案用作掩模来蚀刻所述第一层。
15.根据权利要求13所述的制造半导体装置的方法，其中具有60兆赫兹或更高的所述频率的所述等离子体在多个子周期期间不连续地施加。
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