CN108683424A - 全并行双向递归流水线ldpc编码器及方法 - Google Patents

全并行双向递归流水线ldpc编码器及方法 Download PDF

Info

Publication number
CN108683424A
CN108683424A CN201810873042.4A CN201810873042A CN108683424A CN 108683424 A CN108683424 A CN 108683424A CN 201810873042 A CN201810873042 A CN 201810873042A CN 108683424 A CN108683424 A CN 108683424A
Authority
CN
China
Prior art keywords
memory group
arithmetic unit
backward recutrnce
memory
input terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810873042.4A
Other languages
English (en)
Other versions
CN108683424B (zh
Inventor
周林
吴淼
贺玉成
江梓弘
李晓磊
张亚坤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huaqiao University
Original Assignee
Huaqiao University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huaqiao University filed Critical Huaqiao University
Priority to CN201810873042.4A priority Critical patent/CN108683424B/zh
Publication of CN108683424A publication Critical patent/CN108683424A/zh
Application granted granted Critical
Publication of CN108683424B publication Critical patent/CN108683424B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D30/00—Reducing energy consumption in communication networks
    • Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

本发明提供了一种全并行双向递归流水线LDPC编码器，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；第一存储器组的输出端与并行运算器的输入端连接；并行运算器的输出端与第二存储器组的输入端连接；第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；双向递归运算器的输出端与第三存储器组的输入端连接；本发明还提供一种全并行双向递归流水线LDPC编码方法。本发明的优点在于：可提升编码器的工作频率和吞吐量。

Description

全并行双向递归流水线LDPC编码器及方法
技术领域
本发明涉及一种编码器，特别指一种全并行双向递归流水线LDPC编码器及方法。
背景技术
LDPC编码技术是近年来信道编码领域的研究热点，目前已广泛应用于卫星通信、光纤通信、移动通信、数字广播通信等领域。如何在大规模集成电路以及FPGA上实现LDCP编译码器的高速运行，一直是LDPC码应用研究的一个焦点。
在编码器的实现上，若直接采用信息序列与生成矩阵相乘的方法设计编码电路，编码所需的数据存储量以及计算量都将随着码长的增加而呈平方式的递增，相应的需要更大的存储器以及计算能力更高的处理器。
针对此问题，传统的方法有以下两种：方法之一为采用RU编码算法，该算法具有通用性；方法之二为采用双对角结构(双向递归)的结构化编码，该编码方法可以大幅度地降低编码复杂度和所需的存储空间。但是这两种方法也存在有如下问题：方法之一存在需要耗费较大的存储和运算量的问题；方法之二存在不利于提升编码器的工作频率与吞吐量的问题。
经检索，申请日为2009.09.07，申请号为200920104739.1的中国发明专利公开了一种高速部分并行LDPC信道编码器，该编码器采用了部分并行编码电路，并未对所有数据都进行并行编码，存在编码器的工作频率不能有效利用，导致资源浪费的问题。
发明内容
本发明要解决的技术问题之一，在于提供一种全并行双向递归流水线LDPC编码器，用来提升编码器的工作频率和吞吐量。
本发明是这样实现的：一种全并行双向递归流水线LDPC编码器，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接。
进一步地，所述控制器为RAM地址发生器，且通过所述RAM地址发生器来产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址。
进一步地，所述第一存储器组、第二存储器组以及第三存储器组均包含有mb个RAM存储器；其中，mb＝m/z，m表示校验位个数，z表示校验矩阵子块的大小。
进一步地，所述并行运算器上设有mb个y输入异或器以及(x+mb)个D触发器；
所述校验位信息运算器上设有1个mb输入异或器；所述双向递归运算器上设有(mb-2)个二输入异或门、(mb+1)个寄存器以及1个三输入异或门；
其中x为校验矩阵中，值不为0的校验矩阵块的个数；y为校验矩阵中，行中包含值不为0的校验矩阵块最多的个数。
本发明要解决的技术问题之二，在于提供一种全并行双向递归流水线LDPC编码方法，用来提升编码器的工作频率和吞吐量。
本发明是这样实现的：一种全并行双向递归流水线LDPC编码方法，所述方法包括如下步骤：
步骤S10、控制器产生第一存储器组、第二存储器组以及第三存储器组的存储地址；
步骤S20、输入原始数据，并存储至第一存储器组；
步骤S30、并行运算器读取第一存储器组的原始数据进行bi的全并行计算，并将计算结果存储至第二存储器组；其中bi为中间变量、无实际意义，i为整数，且0≤i≤mb-1；
步骤S40、校验位信息运算器读取第二存储器组的bi，进行P0的计算，并将计算结果存储至第三存储器组；
步骤S50、双向递归运算器读取第二存储器组的bi以及校验位信息运算器的P0，进行P1至P(mb-1)的双向递归计算，并将计算结果存储至第三存储器组。
进一步地，所述步骤S20具体为：输入原始数据，并存储至第一存储器组的mb个RAM存储器中，存储地址范围为0～z-1，每个RAM存储器均存储z比特的原始数据。
进一步地，所述步骤S30具体为：并行运算器读取第一存储器组的原始数据，并将其存储至mb个D触发器中，每个D触发器存储z比特的原始数据；x个D触发器中存储校验矩阵中非-1的值；
x个D触发器读取mb个D触发器中的原始数据，按照校验矩阵中的值进行循环位移重新排列，并将数据传输至mb个y输入异或器进行异或运算，最后将运算结果存储至所述第二RAM存储器组的mb个RAM存储器中。
进一步地，所述步骤S40具体为：校验位信息运算器读取第二存储器组的bi，将bi输入至mb输入异或器进行异或运算，并将运算结果P0存储至第三存储器组的mb个RAM存储器中。
进一步地，所述步骤S50具体为：双向递归运算器读取第二存储器组的bi以及校验位信息运算器的P0，并存入(mb+1)个寄存器中；
对P0进行l个循环位移得到P0 (l)，其中l是校验矩阵中第1列第mb行的元素；
二输入异或门对P0 (l)、bi进行双向递归的异或运算，并将计算结果P1至P(mb-1)存储至寄存器中；
三输入异或门对P0 (l)、ba、Pa进行异或运算，并将计算结果Pa+1更新至寄存器中，其中a为校验矩阵第mb列中，最后一个不为-1的元素所在的行数，1≤a+1≤mb-1；
将寄存器中存储的P1至P(mb-1)的终值存储至第三存储器组的mb个RAM存储器中。
本发明的优点在于：
1、通过所述并行运算器实现行间并行计算、列间并行计算，与行间串行列间并行比使得编码器的吞吐量提升50％，缩短了(mb-1)个工作时钟周期。
2、通过所述双向递归运算器，实现同时向上递归运算和向下递归运算，与单向递归比可节约一半的工作时钟周期，提升编码速度。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1是本发明全并行双向递归流水线LDPC编码器的电路原理框图。
具体实施方式
请参照图1所示，本发明一种全并行双向递归流水线LDPC编码器的较佳实施例，包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接；所述并行运算器用于bi的行间并行计算、列间并行计算；所述校验位信息运算器用于P0的计算；所述双向递归运算器用于P1至P(mb-1)的双向递归计算；其中bi为中间变量、无实际意义，i为整数，且0≤i≤mb-1；P0为第1位校验位信息，P1为第2位校验位信息，P(mb-1)为第mb位校验位信息。
所述控制器为RAM地址发生器，且通过所述RAM地址发生器来产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址；所述第一存储器组、第二存储器组以及第三存储器组可通过该地址进行寻址。
所述第一存储器组、第二存储器组以及第三存储器组均包含有mb个RAM存储器；其中，mb＝m/z，m表示校验位个数，z表示校验矩阵子块的大小；所述第一RAM存储器用于存储初始数据，所述第二RAM存储器用于存储bi，所述第三RAM存储器用于存储P，其中P为校验位信息。
所述并行运算器上设有mb个y输入异或器以及(x+mb)个D触发器；异或器可对多个值进行异或计算；所述校验位信息运算器上设有1个mb输入异或器；所述双向递归运算器上设有(mb-2)个二输入异或门、(mb+1)个寄存器以及1个三输入异或门；二输入异或门仅能进行2个值的异或运算，三输入异或门仅能进行3个值的异或运算；
其中x为校验矩阵中，值不为0的校验矩阵块的个数；y为校验矩阵中，行中包含值不为0的校验矩阵块最多的个数；例如此矩阵，x＝10，y＝3，
编码器通过所述第一存储器组输出原始数据，通过所述校验位信息运算器输出P0，通过所述第三存储器组输出P1至P(mb-1)。
本编码器工作原理：
所述控制器产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址。原始数据根据存储地址存储至所述第一存储器组，所述并行运算器读取所述第一存储器组中的原始数据，进行行间并行、列间并行计算，并将计算结果bi存储至所述第二存储器组里相应的地址中；所述校验位信息运算器读取第二存储器组里的bi，并计算出P0，并将P0存储至所述第三存储器组里相应的地址中；所述双向递归运算器通过读取所述校验位信息运算器的P0，所述第二存储器组里的bi，进行P1至P(mb-1)的双向递归计算，并将计算结果存储至所述第三存储器组里相应的地址中。
请参照图1所示，本发明一种全并行双向递归流水线LDPC编码方法的较佳实施例，包括如下步骤：
步骤S10、控制器产生第一存储器组、第二存储器组以及第三存储器组的存储地址；第一存储器组、第二存储器组以及第三存储器组可通过该地址进行寻址；
步骤S20、输入原始数据，并存储至第一存储器组；
步骤S30、并行运算器读取第一存储器组的原始数据进行bi的全并行计算，并将计算结果存储至第二存储器组；其中bi为中间变量、无实际意义，i为整数，且0≤i≤mb-1；
步骤S40、校验位信息运算器读取第二存储器组的bi，进行P0的计算，并将计算结果存储至第三存储器组；
步骤S50、双向递归运算器读取第二存储器组的bi以及校验位信息运算器的P0，进行P1至P(mb-1)的双向递归计算，并将计算结果存储至第三存储器组。
所述步骤S20具体为：输入原始数据，并存储至第一存储器组的mb个RAM存储器中，存储地址范围为0～z-1，每个RAM存储器均存储z比特的原始数据。
所述步骤S30具体为：并行运算器读取第一存储器组的原始数据，并将其存储至mb个D触发器中，每个D触发器存储z比特的原始数据；x个D触发器中存储校验矩阵中非-1的值；
x个D触发器读取mb个D触发器中的原始数据，按照校验矩阵中的值进行循环位移重新排列，并将数据传输至mb个y输入异或器进行异或运算，最后将运算结果存储至所述第二RAM存储器组的mb个RAM存储器中。
所述步骤S40具体为：校验位信息运算器读取第二存储器组的bi，将bi输入至mb输入异或器进行异或运算，并将运算结果P0存储至第三存储器组的mb个RAM存储器中，存储地址为0。
所述步骤S50具体为：双向递归运算器读取第二存储器组的bi以及校验位信息运算器的P0，并存入(mb+1)个寄存器中；
对P0进行l个循环位移得到P0 (l)，其中l是校验矩阵中第1列第mb行的元素；
二输入异或门对P0 (l)、bi进行双向递归的异或运算，即第一个时钟周期对P0 (l)和b0进行异或运算，求出P1，对P0 (l)和b(mb-1)进行异或运算，求出P(mb-1)；第二个时钟周期对P1和b1进行异或运算，求出P2，对P(mb-1)和b(mb-2)进行异或运算，求出P(mb-2)；第三个时钟周期对P2和b2进行异或运算，求出P3，对P(mb-2)和b(mb-3)进行异或运算，求出P(mb-3)；以此类推计算出P1至P(mb-1)，并将计算结果P1至P(mb-1)存储至寄存器中；
三输入异或门对P0 (l)、ba、Pa进行异或运算，并将计算结果Pa+1更新至寄存器中，其中a为校验矩阵第mb列中，最后一个不为-1的元素所在的行数，1≤a+1≤mb-1；
将寄存器中存储的P1至P(mb-1)的终值存储至第三存储器组的mb个RAM存储器中，存储地址为1～z-1。
综上所述，本发明的优点在于：
1、通过所述并行运算器实现行间并行计算、列间并行计算，与行间串行列间并行比使得编码器的吞吐量提升50％，缩短了(mb-1)个工作时钟周期。
2、通过所述双向递归运算器，实现同时向上递归运算和向下递归运算，与单向递归比可节约一半的工作时钟周期，提升编码速度。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。

Claims (9)

1.一种全并行双向递归流水线LDPC编码器，其特征在于：包括一控制器、一第一存储器组、一第二存储器组、一第三存储器组、并行运算器、一校验位信息运算器以及一双向递归运算器；所述第一存储器组的输出端与并行运算器的输入端连接；所述并行运算器的输出端与第二存储器组的输入端连接；所述第二存储器组的输出端分别与校验位信息运算器的输入端和双向递归运算器的输入端连接；所述校验位信息运算器的输出端分别与双向递归运算器的输入端和第三存储器组的输入端连接；所述双向递归运算器的输出端与第三存储器组的输入端连接。
2.如权利要求1所述的全并行双向递归流水线LDPC编码器，其特征在于：所述控制器为RAM地址发生器，且通过所述RAM地址发生器来产生所述第一存储器组、第二存储器组以及第三存储器组的存储地址。
3.如权利要求1所述的全并行双向递归流水线LDPC编码器，其特征在于：所述第一存储器组、第二存储器组以及第三存储器组均包含有mb个RAM存储器；其中，mb＝m/z，m表示校验位个数，z表示校验矩阵子块的大小。
4.如权利要求1所述的全并行双向递归流水线LDPC编码器，其特征在于：所述并行运算器上设有mb个y输入异或器以及(x+mb)个D触发器；所述校验位信息运算器上设有1个mb输入异或器；所述双向递归运算器上设有(mb-2)个二输入异或门、(mb+1)个寄存器以及1个三输入异或门；
其中x为校验矩阵中，值不为0的校验矩阵块的个数；y为校验矩阵中，行中包含值不为0的校验矩阵块最多的个数。
5.一种全并行双向递归流水线LDPC编码方法，其特征在于：所述方法需使用如权利要求1-4之一所述的编码器，所述方法包括如下步骤：
步骤S10、控制器产生第一存储器组、第二存储器组以及第三存储器组的存储地址；
步骤S20、输入原始数据，并存储至第一存储器组；
步骤S30、并行运算器读取第一存储器组的原始数据进行bi的全并行计算，并将计算结果存储至第二存储器组；其中bi为中间变量、无实际意义，i为整数，且0≤i≤mb-1；
步骤S40、校验位信息运算器读取第二存储器组的bi，进行P0的计算，并将计算结果存储至第三存储器组；
步骤S50、双向递归运算器读取第二存储器组的bi以及校验位信息运算器的P0，进行P1至P(mb-1)的双向递归计算，并将计算结果存储至第三存储器组。
6.如权利要求5所述的全并行双向递归流水线LDPC编码方法，其特征在于：
所述步骤S20具体为：输入原始数据，并存储至第一存储器组的mb个RAM存储器中，存储地址范围为0～z-1，每个RAM存储器均存储z比特的原始数据。
7.如权利要求5所述的全并行双向递归流水线LDPC编码方法，其特征在于：
所述步骤S30具体为：并行运算器读取第一存储器组的原始数据，并将其存储至mb个D触发器中，每个D触发器存储z比特的原始数据；x个D触发器中存储校验矩阵中非-1的值；
x个D触发器读取mb个D触发器中的原始数据，按照校验矩阵中的值进行循环位移重新排列，并将数据传输至mb个y输入异或器进行异或运算，最后将运算结果存储至所述第二RAM存储器组的mb个RAM存储器中。
8.如权利要求5所述的全并行双向递归流水线LDPC编码方法，其特征在于：
所述步骤S40具体为：校验位信息运算器读取第二存储器组的bi，将bi输入至mb输入异或器进行异或运算，并将运算结果P0存储至第三存储器组的mb个RAM存储器中。
9.如权利要求5所述的全并行双向递归流水线LDPC编码方法，其特征在于：
所述步骤S50具体为：双向递归运算器读取第二存储器组的bi以及校验位信息运算器的P0，并存入(mb+1)个寄存器中；
对P0进行l个循环位移得到P0 (l)，其中l是校验矩阵中第1列第mb行的元素；
二输入异或门对P0 (l)、bi进行双向递归的异或运算，并将计算结果P1至P(mb-1)存储至寄存器中；
三输入异或门对P0 (l)、ba、Pa进行异或运算，并将计算结果Pa+1更新至寄存器中，其中a为校验矩阵第mb列中，最后一个不为-1的元素所在的行数，1≤a+1≤mb-1；
将寄存器中存储的P1至P(mb-1)的终值存储至第三存储器组的mb个RAM存储器中。
CN201810873042.4A 2018-08-02 2018-08-02 全并行双向递归流水线ldpc编码器及方法 Active CN108683424B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201810873042.4A CN108683424B (zh) 2018-08-02 2018-08-02 全并行双向递归流水线ldpc编码器及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201810873042.4A CN108683424B (zh) 2018-08-02 2018-08-02 全并行双向递归流水线ldpc编码器及方法

Publications (2)

Publication Number Publication Date
CN108683424A true CN108683424A (zh) 2018-10-19
CN108683424B CN108683424B (zh) 2023-05-30

Family

ID=63816197

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810873042.4A Active CN108683424B (zh) 2018-08-02 2018-08-02 全并行双向递归流水线ldpc编码器及方法

Country Status (1)

Country Link
CN (1) CN108683424B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008072247A (ja) * 2006-09-12 2008-03-27 Fujitsu Ltd Ｌｄｐｃ復号器の演算制御データ生成方法及びｌｄｐｃ復号器
CN101911503A (zh) * 2007-12-29 2010-12-08 上海贝尔股份有限公司 Ldpc码的编码方法和编码设备
CN103634014A (zh) * 2012-08-24 2014-03-12 中兴通讯股份有限公司 一种ldpc编码方法及装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008072247A (ja) * 2006-09-12 2008-03-27 Fujitsu Ltd Ｌｄｐｃ復号器の演算制御データ生成方法及びｌｄｐｃ復号器
CN101911503A (zh) * 2007-12-29 2010-12-08 上海贝尔股份有限公司 Ldpc码的编码方法和编码设备
CN103634014A (zh) * 2012-08-24 2014-03-12 中兴通讯股份有限公司 一种ldpc编码方法及装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
赵岭;张晓林;: "一种准循环低密度校验码部分并行编码结构设计", 航空学报 *

Also Published As

Publication number Publication date
CN108683424B (zh) 2023-05-30

Similar Documents

Publication Publication Date Title
Jiang et al. Correcting charge-constrained errors in the rank-modulation scheme
CN105049061B (zh) 基于超前计算的高维基极化码译码器和极化码译码方法
CN101777924B (zh) 一种Turbo码译码方法和装置
CN101902228B (zh) 快速循环冗余校验编码方法及装置
CN107786211B (zh) 一种ira-qc-ldpc码的代数结构获取方法、编码方法和编码器
WO2023045204A1 (zh) 一种有限状态熵编码表的生成方法、系统、介质及设备
CN107294539B (zh) 一种准动态霍夫曼硬件编码器及编码方法
CN106936446A (zh) 一种基于多进制ldpc码的高速译码器及其译码方法
Hou et al. BASIC regenerating code: Binary addition and shift for exact repair
CN100508405C (zh) 提高Turbo码译码速度的并行译码方法及译码装置
KR100550101B1 (ko) 저밀도 패리티 검사 부호의 부호화와 복호 장치 및 그방법
CN101969358B (zh) 一种用于空间通信的高速并行rs译码方法
Elishco et al. Semiconstrained systems
Buzaglo et al. Consecutive switch codes
CN108683424A (zh) 全并行双向递归流水线ldpc编码器及方法
US9985654B1 (en) High-throughput low-latency erasure error correction in an integrated circuit
CN101848001A (zh) Flash控制器中BCH编译码的数据长度扩展方法
CN105515588B (zh) 一种ldpc‑cc高速译码器
WO2006047952A2 (fr) Schema technique informatique d'echelle mixte et procede de conception numerique de ligne de transport
Li et al. Automatic preimage attack framework on Ascon using a linearize-and-guess approach
CN208522727U (zh) 全并行双向递归流水线ldpc编码器
EP3889791B1 (en) Efficient encoding methods
CN108628698A (zh) 计算crc编码的方法和装置
CN1192486C (zh) 一种缩短循环码纠错译码算法的集成电路实现方法及电路
CN101777920A (zh) 低密度奇偶校验码的编码方法和编码译码装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant