CN108650048B - 一种高精度数字阵列多通道延时补偿方法 - Google Patents

一种高精度数字阵列多通道延时补偿方法 Download PDF

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Abstract

本发明提供了一种高精度数字阵列多通道延时补偿方法，属于数字阵列技术领域，包括：射频源产生校准信号；校准信号通过空间辐射到达数字阵列每个通道的射频接收端，通过低噪声放大、滤波后与本振信号进行混频滤波得到模拟中频信号；模拟中频信号经过AD采样转化为数字信号，送入频率测量装置进行处理；在频率测量装置内对数字信号频率进行测量得到高精度频率值，通过此值计算得到每个通道高精度延时值；以延时值为基准，改变频率测量装置内通道数字下变频的NCO频率值，通过对每个通道进行频率补偿等效实现延时补偿。该方法不增加数字阵列的硬件，在FPGA原有的硬件基础上通过软件方式达到延时测量和补偿的目的，延时补偿精度高速度快。

Description

一种高精度数字阵列多通道延时补偿方法
技术领域
本发明属于数字阵列技术领域，具体涉及一种高精度数字阵列多通道延时补偿方法。
背景技术
随着科学技术的不断发展，数字阵列技术已经在雷达、通信等无线电技术领域得到大规模应用。数字阵列技术利用多通道空间波束合成技术，可以获得高增益、强方向性，具有较强的抗干扰性能。
当采用数字阵列进行宽带信号传输时，会面临延时补偿的问题。延时补偿的主要目的有两个，其一是解决孔径度越问题；其二是解决多通道间的延时不一致问题。孔径度越问题由信号到达天线不同位置通道的固定延时导致，其延时量大小由波束方向、频率和天线阵元间间距决定。固定延时造成的孔径度越问题会使宽带波束扫描方向出现偏差。多通道间的延时不一致是由随机延时造成，短时间看，延时量大小由通道间信号路径不一致、器件群延时特性不一致性、同步信号采样位置不一致性等决定；长时间看，延时量大小还会随着环境温度变化、干扰和元器件老化发生漂移。
延时补偿具体分为延时测量和延时补偿两个步骤。
在线性调频信号应用的背景下，延时测量通常采用De-chirp的方法，将延时量转化为有固定对应关系的点频信号，通常采用FFT对点频信号频率进行测量，从而得到具体延时量。FFT的测频精度决定于采样频率和FFT处理点数，在不改变采样率的条件下，达到高的测频精度需要增加FFT处理点数，会大大增加硬件开销。
解决延时补偿问题的传统方法是采用光纤延时线，它可以在数字阵列各个通道上，对固定延时和随机延时统一进行补偿，但其存在成本高、尺寸大、承受功率有限等问题，并且需要在高精度和大时延量间进行平衡。近几年的研究均期望采用数字的方式进行多通道延时补偿。一些研究针对孔径度越问题带来的固定延时补偿，提出了相应的解决方案，并有较好的仿真测试结果。但是针对由于射频路径差异、滤波器群延时差异等带来的随机延时，一般是通过提高通道路径一致性的设计要求，提高元器件群延时一致性要求来减小一致性差异，并没有高精度的随机延时补偿方法。
因此，如何实时、有效、高精度对多通道间延时不一致性进行补偿，成为宽带数字阵列面临的一个关键问题。
发明内容
本发明要解决在宽带线性调频信号应用的背景下，不添加多余硬件设备，用数字方法，实现数字阵列多通道延时高精度测量和补偿的问题。
为了克服上述现有技术存在的不足，本发明提供了一种高精度数字阵列多通道延时补偿方法。
为了实现上述目的，本发明提供如下技术方案：
一种高精度数字阵列多通道延时补偿方法，包括以下步骤：
步骤1、射频源产生校准信号，所述校准信号是一个带宽为B、信号时宽为T的线性调频信号，所述校准信号经过延时，到达混频器入口的信号表达式为：
Sd(t)＝Acos[ω0(t-td)+0.5k(t-td)2) (1)
式中，td-通道延时，A-信号幅度，ω0-载频频率，T-信号时宽，k-调频斜率，信号带宽为B时，k＝2πB/T；
其中，-0.5T+td≤t≤0.5T+td；
步骤2、所述校准信号通过空间辐射到达数字阵列每个通道的射频接收端，数字阵列每个通道接收校准信号，通过低噪声放大、滤波后与本振信号进行混频滤波得到模拟中频信号；
所述本振信号的表达式为：
S(t)＝Acos(ω0t+0.5kt2) (2)
式中，|t|≤0.5T；
所述模拟中频信号的表达式为：
S(t)*Sd(t)
＝Acos(ω0t+0.5kt2)*Acos[ω0(t-td)+0.5k(t-td)2)
＝A2cos(2ω0t+0.5kt2+0.5k(t-td)2-ω0td)+A2cos(ktdt-0.5ktd 2+ω0td) (3)
混频后信号有两个分量，+号前为载频为2ω0的高频分量，+号后为一个点频信号ωd，通过滤波滤除高频分量后的信号表达式为：
Sf(t)＝A2cos(ktdt-0.5ktd 2+ω0td) (4)
Sf(t)为一点频信号，其中频率ωd的表达式为：
ωd＝ktd＝2πfd＝2πBtd/T (5)
其中，-0.5T+td≤t≤0.5T；
步骤3、所述模拟中频信号经过AD采样转化为数字信号，送入频率FPGA测量装置进行处理；
步骤4、在FPGA频率测量装置内对所述数字信号频率进行测量得到频率估计值，通过所述频率值计算得到每个通道延时值；
步骤5、以所述延时值为基准，改变频率测量装置内通道数字下变频的NCO频率值，通过对每个通道进行频率补偿等效实现延时补偿。
优选地，所述FPGA频率测量装置包括RAM、迭代CZT模块和parameter计算模块；
所述RAM，用于保存数字阵列接收校准信号后生成的基带数据；
所述迭代CZT模块，用于完成基带数据的频谱估计，通过迭代运算得到频率估计值F_ESTn；
所述parameter计算模块，用于完成每次迭代后，根据所述迭代CZT模块输出的频率估计值，完成送入所述迭代CZT模块的参数更新运算。
优选地，所述步骤4中“在FPGA频率测量装置内对所述数字信号频率进行测量得到频率估计值”的过程为：
步骤41：采用FFT算法完成频率的首次估计，RAM中的基带数据信号按照设定路径，进行FFT运算，通过计算FFT得到的频谱最大点位置，得到频率估计值F_EST0和频率分辨率Δf0；
步骤42：采用CZT算法完成第一次迭代运算，频率的一次收敛估计，具体为：
RAM中的基带数据信号按照实线路径，进行CZT运算，Parameter计算模块根据步骤41得到的频率估计值F_EST0和频率分辨率Δf0，计算本次迭代CZT运算参数，送入Cordic模块进行数据产生，通过计算CZT得到的频谱最大点位置，得到频率估计值F_EST1和频率分辨率Δf1；
步骤43：采用CZT算法完成第二次迭代运算，频率的二次收敛估计，具体为：
RAM中的基带数据信号按照实线路径，进行CZT运算，Parameter计算模块会根据步骤42得到的频率估计值F_EST1和频率分辨率Δf1，计算本次迭代CZT运算参数，送入Cordic模块进行数据产生，通过计算CZT得到的频谱最大点位置，得到频率估计值F_EST2和频率分辨率Δf2；
步骤44：以此类推，采用CZT算法完成第n次迭代运算，频率的n次收敛估计，具体为：
RAM中的基带数据信号按照实线路径，进行CZT运算，Parameter计算模块会根据步骤n-1得到的频率估计值F_EST(n-1)和频率分辨率Δf(n-1)，计算本次迭代CZT运算参数，送入Cordic模块进行数据产生，通过计算CZT得到的频谱最大点位置，得到频率估计值F_ESTn和频率分辨率Δfn。
优选地，在所述步骤5中，将F_ESTn值代入公式5的fd，联合校准信号带宽和时宽得到延时测量结果可知td＝fdT/B＝F_ESTn*T/B，根据工作状态下，不同工作波形的时宽参数T'和带宽参数B'，对数字下变频中NCO的频率进行补偿。
优选地，所述CZT算法的具体实现过程为：
步骤A：Cordic产生CZT系数A和Wn
CZT算法实现原理如下：
其中，表示Z平面螺旋线步进；表示Z平面上等高螺旋线的起点；
CZT算法中螺旋线均沿着单位圆等高线进行旋转，引入两个边缘频率f1和f2表示系数A和Wn：
其中，A＝ej2πf1/fs，Wn＝e-j2π(f2-f1)/(fs*M)；
其中fs表示AD的采样频率，M表示CZT的点数；
方法中需要计算A-n、和序列，其中可由共轭得到；
令：
coef_A＝2πf1/fs (7)
coef_Wn＝2π(f2-f1)/(fs*M) (8)
此时A-n为-coef_A*n的三角函数值，为coef_Wn*n2/2的三角函数值，配合Cordic算法产生相应的正余弦值便可得到目的信号；
在FPGA中，需要将数据量化为定点，设将0～2π量化到0～224区域，即coef_A和coef_Wn变为：
其中，round代表四舍五入，A-n由以下步骤产生：
构造计数器n，计数器n的范围是(0，N-1)，采用16位二进制有符号数表示，计数器n取其相反数后，与coef_A'相乘，乘法结果取低24位完成对2π的取模运算后送入Cordic IP核的角度输入端，此时Cordic IP核的cos(θ)输出端输出A-n的实部，sin(θ)输出端输出A-n的虚部；
构造函数其中0≤n≤2N，N表示基带数据点个数，Sn由以下步骤产生：
构造计数器n，计数器n的范围是(0，2N)，采用16位二进制有符号数表示，计数器值与N值相减后，进行自乘，自乘后结果与coef_Wn'相乘，乘法结果取低24位完成对2π的取模运算后送入Cordic IP核的角度输入端，此时Cordic IP核的cos(θ)输出端输出Sn的实部，sin(θ)输出端输出Sn的虚部；
parameter计算模块负责根据每次迭代后的频率估计值和频率分辨率，计算出边缘频率f1和f2，结合系统设定参数fs、M和N(采样点个数)带入公式7和8中进行计算，得到下一次迭代运算使用的系数coef_A'和coef_Wn'，送入“迭代CZT”模块完成系数A-n和Sn的产生；
步骤B：Sn构造F_Wn1、F_Wn2和F_Wn3的方法：
Sn产生为一个2N+1点的序列，这里我们默认N≥M，即处理用的采样点个数大于CZT的点数，Sn序列产生后进入缓存，等待读取；
F_Wn1为一个N点序列，取Sn序列的[N+1，2N]数据位；
F_Wn2为一个N+M点序列
F_Wn3为一个M点序列，取Sn序列的[N，N+M-1]数据位；
步骤C：迭代CZT算法精度
第一次FFT运算，边缘频率f1＝0，f2＝fs，Δf0＝fs/N，本次FFT计算的估计频率为F_EST0；
第一次CZT迭代计算，边缘频率f11为F_EST0-Δf0，边缘频率f21为F_EST0+Δf0，计算精度Δf1＝(f21-f11)/M＝2fs/M*N，本次CZT计算的频谱最大点位置处的频率认为是F_EST1；
第二次CZT迭代计算时，边缘频率f12为F_EST1-Δf1，边缘频率f22为F_EST1+Δf1，计算精度Δf2＝(f22-f12)/M＝4fs/M2*N，第二次CZT计算的频谱最大点位置处的频率认为是F_EST2；
以此类推，第n次CZT迭代计算时，边缘频率f1n为F_EST(n-1)-Δf(n-1)，边缘频率f2n为F_EST(n-1)+Δf(n-1)，计算精度Δfn＝(f2n-f1n)/M＝2nfs/Mn*N，第二次CZT计算的频谱最大点位置处的频率认为是F_ESTn。
本发明提供的高精度数字阵列多通道延时补偿方法包括：射频源产生校准信号；所述校准信号通过空间辐射到达数字阵列每个通道的射频接收端，数字阵列每个通道接收校准信号，通过低噪声放大、滤波后与本振信号进行混频滤波得到模拟中频信号；所述模拟中频信号经过AD采样转化为数字信号，送入频率测量装置进行处理；在频率测量装置内，采用迭代CZT方法对所述数字信号频率进行测量得到高精度频率值，通过所述频率值计算得到每个通道高精度延时值；以所述延时值为基准，改变频率测量装置内通道数字下变频的NCO频率值，通过对每个通道进行频率补偿等效实现延时补偿。该方法具有以下有益效果：
(1)不增加数字阵列的硬件，在数字阵列多通道FPGA原有的硬件基础上，通过软件方式达到延时测量和补偿的目的；
(2)延时补偿精度高，速度快；
(3)当环境变化导致系统状态发生改变时，可以实时调整补偿值；
(4)采用迭代CZT算法实现多通道高精度延时测量，以此延时测量结果为基础，采用数字频率合成DDS技术进行高精度延时补偿；
(5)该方法可以对数字阵列的固定延时和随机延时统一进行测量和补偿，并达到较高的补偿精度；
(6)该方法通过多次迭代运算提高精度，迭代运算的次数决定了其运行时间，采用基于FPGA的实现方式可以大幅缩短其运算时间，一次迭代的时间仅为us量级，并且数字阵列一般采用独立的时间周期完成校准工作，实时性要求不高，因此该方法可以满足数字阵列系统校准时间要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例1提供的一种高精度数字阵列多通道延时补偿方法的硬件框图；
图2为FPGA频率测量装置内部的软件框图；
图3为A-n的产生过程；
图4为Sn的产生过程。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1
本发明实施例1提供了一种高精度数字阵列多通道延时补偿方法，图1为本发明实施例提供的一种高精度数字阵列多通道延时补偿方法的硬件框图，该方法包括以下步骤：
步骤1、射频源产生校准信号，校准信号是一个带宽为B、信号时宽为T的线性调频信号，校准信号经过延时，到达混频器入口的信号表达式为：
Sd(t)＝Acos[ω0(t-td)+0.5k(t-td)2) (1)
式中，td-通道延时，A-信号幅度，ω0-载频频率，T-信号时宽，k-调频斜率，信号带宽为B时，k＝2πB/T；
其中，-0.5T+td≤t≤0.5T+td；
步骤2、校准信号通过空间辐射到达数字阵列每个通道的射频接收端，数字阵列每个通道接收校准信号，通过低噪声放大、滤波后与本振信号进行混频滤波得到模拟中频信号；
本振信号的表达式为：S(t)＝Acos(ω0t+0.5kt2) (2)
式中，|t|≤0.5T；
模拟中频信号的表达式为：
S(t)*Sd(t)
＝Acos(ω0t+0.5kt2)*Acos[ω0(t-td)+0.5k(t-td)2)
＝A2cos(2ω0t+0.5kt2+0.5k(t-td)2-ω0td)+A2cos(ktdt-0.5ktd 2+ω0td) (3)
混频后信号有两个分量，+号前为载频为2ω0的高频分量，+号后为一个点频信号ωd，通过滤波滤除高频分量后的信号表达式为：
Sf(t)＝A2cos(ktdt-0.5ktd 2+ω0td) (4)
Sf(t)为一点频信号，其中频率ωd的表达式为：
ωd＝ktd＝2πfd＝2πBtd/T (5)
其中，-0.5T+td≤t≤0.5T；
步骤3、模拟中频信号经过AD采样转化为数字信号，送入FPGA频率测量装置进行处理；
步骤4、在FPGA频率测量装置内对数字信号频率进行测量得到频率值，通过频率值计算得到每个通道延时值；
步骤5、以延时值为基准，改变频率测量装置内通道数字下变频的NCO频率值，通过对每个通道进行频率补偿等效实现延时补偿。
具体的，本实施例中，本实施例中我们采用基于FPGA的迭代CZT算法对FFT频谱进行细化。CZT算法可以在指定频率范围内进行离散傅里叶变换，从而提高其频率测量精度。图2表示了本实施例FPGA频率测量装置内部的软件框图，本实施例不更改原数字阵列的FPGA软件模块内容，具体FPGA频率测量装置包括RAM、迭代CZT模块和parameter计算模块；
原数字阵列的FPGA软件模块内容主要完成数字下变频、控制及数据打包工作，这部分FPGA软件模块在图2中由“数字阵列工作通道”表示；
迭代CZT算法中，RAM用于保存数字阵列接收校准信号后生成的基带数据；迭代CZT模块用于完成基带数据的频谱估计，通过迭代运算得到频率估计值F_ESTn；parameter计算模块用于完成每次迭代后，根据所述迭代CZT模块输出的频率估计值，完成送入迭代CZT模块的参数更新运算。
需要说明的是步骤4中“在FPGA频率测量装置内对数字信号频率进行测量得到频率估计值”的过程为：
步骤41：采用FFT算法完成频率的首次估计，RAM中的基带数据信号按照设定路径，进行FFT运算，通过计算FFT得到的频谱最大点位置，得到频率估计值F_EST0和频率分辨率Δf0；
步骤42：采用CZT算法完成第一次迭代运算，频率的一次收敛估计，具体为：
RAM中的基带数据信号按照实线路径，进行CZT运算，Parameter计算模块根据步骤41得到的频率估计值F_EST0和频率分辨率Δf0，计算本次迭代CZT运算参数，送入Cordic模块进行数据产生，通过计算CZT得到的频谱最大点位置，得到频率估计值F_EST1和频率分辨率Δf1；
步骤43：采用CZT算法完成第二次迭代运算，频率的二次收敛估计，具体为：
RAM中的基带数据信号按照实线路径，进行CZT运算，Parameter计算模块会根据步骤42得到的频率估计值F_EST1和频率分辨率Δf1，计算本次迭代CZT运算参数，送入Cordic模块进行数据产生，通过计算CZT得到的频谱最大点位置，得到频率估计值F_EST2和频率分辨率Δf2；
步骤44：以此类推，采用CZT算法完成第n次迭代运算，频率的n次收敛估计，具体为：
RAM中的基带数据信号按照实线路径，进行CZT运算，Parameter计算模块会根据步骤n-1得到的频率估计值F_EST(n-1)和频率分辨率Δf(n-1)，计算本次迭代CZT运算参数，送入Cordic模块进行数据产生，通过计算CZT得到的频谱最大点位置，得到频率估计值F_ESTn和频率分辨率Δfn。
在步骤5中，将F_ESTn值代入公式5的fd，联合校准信号带宽和时宽得到延时测量结果可知td＝fdT/B＝F_ESTn*T/B，根据工作状态下，不同工作波形的时宽参数T'和带宽参数B'，对数字下变频中NCO的频率进行补偿。以Xilinx的Z系列为例，Bθ(n)可以达到32bit，当参数fclk＝80MHz时，Δf＝0.0186Hz。时宽T＝300μs，带宽B＝500MHz的线性调频信号，对应的延时补偿量：Δτd＝0.01116ps。
下面说明迭代CZT算法具体实现过程：
第一、CZT算法实现原理如下：
其中表示Z平面螺旋线步进，
表示Z平面上等高螺旋线的起点。
根据以上的经典公式，可以得到FPGA实现CZT的功能框图，主要由三个乘法器、FFT运算和IFFT运算构成。
传统CZT方式的FPGA实现的难点在于系数A-n和的产生。这两个系数由CZT变换的频率范围和点数决定，需要较为复杂的复数运算。通常做法是采用存储等固定产生方式，参数值不能调整。本实施例通过Cordic方式实时产生系数A-n和参数可根据上次CZT计算频谱值进行实时调整，具体产生方法见下述Cordic产生CZT系数的过程。
第二、Cordic产生CZT系数
本实施例中，CZT算法中螺旋线均沿着单位圆等高线进行旋转，为了将CZT算法与实际频域进行对应，引入两个边缘频率f1和f2表示系数A和Wn：
其中fs表示AD的采样频率，M表示CZT的点数。
方法中需要计算A-n、和序列，其中可由共轭得到，这里不在赘述。
令：
coef_A＝2πf1/fs (7)
coef_Wn＝2π(f2-f1)/(fs*M) (8)
此时A-n为-coef_A*n的三角函数值，为coef_Wn*n2/2的三角函数值，配合Cordic算法产生相应的正余弦值便可得到目的信号。
在FPGA中，需要将数据量化为定点，设将0～2π量化到0～224区域，即coef_A和coef_Wn变为：
其中，round代表四舍五入，如图3所示，A-n由以下步骤产生：
构造计数器n，计数器n的范围是(0，N-1)，采用16位二进制有符号数表示，计数器n取其相反数后，与coef_A'相乘，乘法结果取低24位完成对2π的取模运算后送入Cordic IP核的角度输入端，此时Cordic IP核的cos(θ)输出端输出A-n的实部，sin(θ)输出端输出A-n的虚部；
为了兼顾三处或者数据输出的需要，并考虑到FPGA的计数器实现，我们构造这样的函数：
其中0≤n≤2N，N表示基带数据点个数。如图4所示，Sn由以下步骤产生：
构造计数器n，计数器n的范围是(0，2N)，采用16位二进制有符号数表示，计数器值与N值相减后，进行自乘，自乘后结果与coef_Wn'相乘，乘法结果取低24位完成对2π的取模运算后送入Cordic IP核的角度输入端，此时Cordic IP核的cos(θ)输出端输出Sn的实部，sin(θ)输出端输出Sn的虚部；
“parameter计算”模块负责根据每次迭代后的频率估计值和频率分辨率，计算出边缘频率f1和f2，结合系统设定参数fs、M和N(采样点个数)带入公式(7)和(8)中进行计算，得到下一次迭代运算使用的系数coef_A'和coef_Wn'，送入“迭代CZT”模块完成系数A-n和Sn的产生。
第三、Sn构造图1中F_Wn1、F_Wn2和F_Wn3的方法：
Sn产生为一个2N+1点的序列，这里我们默认N≥M，即处理用的采样点个数大于CZT的点数。Sn序列产生后进入缓存，等待读取。
F_Wn1为一个N点序列，取Sn序列的[N+1，2N]数据位。
F_Wn2为一个N+M点序列
F_Wn3为一个M点序列，取Sn序列的[N，N+M-1]数据位。
第五、迭代CZT算法精度
第一次FFT运算，边缘频率f1＝0，f2＝fs，Δf0＝fs/N。本次FFT计算的估计频率为F_EST0。
第一次CZT迭代计算，边缘频率f11为F_EST0-Δf0，边缘频率f21为F_EST0+Δf0，计算精度Δf1＝(f21-f11)/M＝2fs/M*N。本次CZT计算的频谱最大点位置处的频率认为是F_EST1。
第二次CZT迭代计算时，边缘频率f12为F_EST1-Δf1，边缘频率f22为F_EST1+Δf1，计算精度Δf2＝(f22-f12)/M＝4fs/M2*N。第二次CZT计算的频谱最大点位置处的频率认为是F_EST2。
以此类推，第n次CZT迭代计算时，边缘频率f1n为F_EST(n-1)-Δf(n-1)，边缘频率f2n为F_EST(n-1)+Δf(n-1)，计算精度Δfn＝(f2n-f1n)/M＝2nfs/Mn*N。第二次CZT计算的频谱最大点位置处的频率认为是F_ESTn。
以时宽T＝300μs，带宽B＝500MHz的线性调频信号为例，当AD采样率为10MHz，采用64点的基带采样数据，64点CZT运算，2次迭代时，频率测量精度为2.384Hz，对应延时精度为1.43ps，可以满足实际系统应用需要。
实际应用中，迭代次数需要根据系统精度要求、硬件资源(FPGA内部DSP和寄存器等占用情况)时间资源统筹决定。达到相同的系统精度，若时间资源比较紧张，可以选择采用单次点数较多的CZT运算，较少的迭代次数，占用较多硬件资源较少时间；若硬件资源紧张，可以选择采用单次点数较少的CZT运算，较多的迭代次数，占用较长时间较少硬件资源。
综上所述，本实施例主要包含延时测量和延时补偿两个方面，NCO的延时补偿精度高于本实施例中2次迭代CZT算法进行延时测量的精度，所以系统时延补偿的精度由2次迭代CZT算法的精度决定，在本实施例中，延时补偿精度可以达到1.43ps，综合考虑系统时间分配的基础上，可由增加迭代次数进一步提高精度。此方法不需要增加多余的硬件，完全在数字阵列接收通道x中的FPGA内部实现。当数字阵列的通道硬件状态随环境发生改变时，可再次校准进行延时计算和补偿。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (5)

1.一种高精度数字阵列多通道延时补偿方法，其特征在于，包括以下步骤：
步骤1、射频源产生校准信号，所述校准信号是一个带宽为B、信号时宽为T的线性调频信号，所述校准信号经过延时，到达混频器入口的信号表达式为：
Sd(t)＝Acos[ω0(t-td)+0.5k(t-td)2] (1)
式中，td-通道延时，A-信号幅度，ω0-载频频率，T-信号时宽，k-调频斜率，信号带宽为B时，k＝2πB/T；
其中，-0.5T+td≤t≤0.5T+td；
步骤2、所述校准信号通过空间辐射到达数字阵列每个通道的射频接收端，数字阵列每个通道接收校准信号，通过低噪声放大、滤波后与本振信号进行混频滤波得到模拟中频信号；
所述本振信号的表达式为：
S(t)＝Acos(ω0t+0.5kt2) (2)
式中，|t|≤0.5T；
所述模拟中频信号的表达式为：
混频后信号有两个分量，+号前A2cos(2ω0t+0.5kt2+0.5k(t-td)2-ω0td)为载频为2ω0的高频分量，+号后A2cos(ktdt-0.5ktd 2+ω0td)为一个点频信号ωd，通过滤波滤除高频分量后的信号表达式为：
Sf(t)＝A2cos(ktdt-0.5ktd 2+ω0td) (4)
Sf(t)为一点频信号，其中频率ωd的表达式为：
ωd＝ktd＝2πfd＝2πBtd/T (5)
其中，-0.5T+td≤t≤0.5T，fd表示具有td延时的线性调频信号的等效频率偏移；
步骤3、所述模拟中频信号经过AD采样转化为数字信号，送入FPGA频率测量装置进行处理；
步骤4、在FPGA频率测量装置内对所述数字信号频率进行测量得到频率估计值，通过所述频率值计算得到每个通道延时值；
步骤5、以所述延时值为基准，改变频率测量装置内通道数字下变频的NCO频率值，通过对每个通道进行频率补偿等效实现延时补偿。
2.根据权利要求1所述的高精度数字阵列多通道延时补偿方法，其特征在于，所述FPGA频率测量装置包括RAM、迭代CZT模块和parameter计算模块；
所述RAM，用于保存数字阵列接收校准信号后生成的基带数据；
所述迭代CZT模块，用于完成基带数据的频谱估计，通过迭代运算得到频率估计值F_ESTn；其中，n表示迭代次数；
所述parameter计算模块，用于完成每次迭代后，根据所述迭代CZT模块输出的频率估计值，完成送入所述迭代CZT模块的参数更新运算。
3.根据权利要求2所述的高精度数字阵列多通道延时补偿方法，其特征在于，所述步骤4中“在FPGA频率测量装置内对所述数字信号频率进行测量得到频率估计值”的过程为：
步骤41：采用FFT算法完成频率的首次估计，RAM中的基带数据信号按照设定路径，进行FFT运算，通过计算FFT得到的频谱最大点位置，得到频率估计值F_EST0和频率分辨率Δf0；
步骤42：采用CZT算法完成第一次迭代运算，频率的一次收敛估计，具体为：
RAM中的基带数据信号按照实线路径，进行CZT运算，Parameter计算模块根据步骤41得到的频率估计值F_EST0和频率分辨率Δf0，计算本次迭代CZT运算参数，送入Cordic模块进行数据产生，通过计算CZT得到的频谱最大点位置，得到频率估计值F_EST1和频率分辨率Δf1；
步骤43：采用CZT算法完成第二次迭代运算，频率的二次收敛估计，具体为：
RAM中的基带数据信号按照实线路径，进行CZT运算，Parameter计算模块会根据步骤42得到的频率估计值F_EST1和频率分辨率Δf1，计算本次迭代CZT运算参数，送入Cordic模块进行数据产生，通过计算CZT得到的频谱最大点位置，得到频率估计值F_EST2和频率分辨率Δf2；
步骤44：以此类推，采用CZT算法完成第n次迭代运算，频率的n次收敛估计，具体为：
RAM中的基带数据信号按照实线路径，进行CZT运算，Parameter计算模块会根据步骤n-1得到的频率估计值F_EST(n-1)和频率分辨率Δf(n-1)，计算本次迭代CZT运算参数，送入Cordic模块进行数据产生，通过计算CZT得到的频谱最大点位置，得到频率估计值F_ESTn和频率分辨率Δfn。
4.根据权利要求3所述的高精度数字阵列多通道延时补偿方法，其特征在于，在所述步骤5中，将F_ESTn值代入公式5的fd，联合校准信号带宽和时宽得到延时测量结果可知td＝fdT/B＝F_ESTn*T/B，根据工作状态下，不同工作波形的时宽参数T'和带宽参数B'，对数字下变频中NCO的频率进行补偿。
5.根据权利要求3所述的高精度数字阵列多通道延时补偿方法，其特征在于，所述CZT算法的具体实现过程为：
步骤A：Cordic产生CZT系数A和Wn
CZT算法实现原理如下：
其中，表示Z平面螺旋线步进；表示Z平面上等高螺旋线的起点；
CZT算法中螺旋线均沿着单位圆等高线进行旋转，引入两个边缘频率f1和f2表示系数A和Wn：
其中，A＝ej2πf1/fs，Wn＝e-j2π(f2-f1)/(fs*M)；
其中fs表示AD的采样频率，M表示CZT的点数；
方法中需要计算A-n、和序列，其中可由共轭得到；
令：
coef_A＝2πf1/fs (7)
coef_Wn＝2π(f2-f1)/(fs*M) (8)
此时A-n为-coef_A*n的三角函数值，为coef_Wn*n2/2的三角函数值，配合Cordic算法产生相应的正余弦值便可得到目的信号；
在FPGA中，需要将数据量化为定点，设将0～2π量化到0～224区域，即coef_A和coef_Wn变为：
其中，round代表四舍五入，A-n由以下步骤产生：
构造计数器n，计数器n的范围是(0，N-1)，采用16位二进制有符号数表示，计数器n取其相反数后，与coef_A'相乘，乘法结果取低24位完成对2π的取模运算后送入Cordic IP核的角度输入端，此时Cordic IP核的cos(θ)输出端输出A-n的实部，sin(θ)输出端输出A-n的虚部；
构造函数其中0≤n≤2N，N表示基带数据点个数，Sn由以下步骤产生，e的上标为-jcoef_Wn'*(n-N)2：
构造计数器n，计数器n的范围是(0，2N)，采用16位二进制有符号数表示，计数器值与N值相减后，进行自乘，自乘后结果与coef_Wn'相乘，乘法结果取低24位完成对2π的取模运算后送入Cordic IP核的角度输入端，此时Cordic IP核的cos(θ)输出端输出Sn的实部，sin(θ)输出端输出Sn的虚部；
parameter计算模块负责根据每次迭代后的频率估计值和频率分辨率，计算出边缘频率f1和f2，结合系统设定参数fs、M和采样点个数N带入公式(7)和(8)中进行计算，得到下一次迭代运算使用的系数coef_A'和coef_Wn'，送入“迭代CZT”模块完成系数A-n和Sn的产生；
步骤B：Sn构造F_Wn1、F_Wn2和F_Wn3的方法：
Sn产生为一个2N+1点的序列，这里我们默认N≥M，即处理用的采样点个数大于CZT的点数，Sn序列产生后进入缓存，等待读取；
F_Wn1为一个N点序列，取Sn序列的[N+1，2N]数据位；
F_Wn2为一个N+M点序列
F_Wn3为一个M点序列，取Sn序列的[N，N+M-1]数据位；
步骤C：迭代CZT算法精度
第一次FFT运算，边缘频率f1＝0，f2＝fs，Δf0＝fs/N，本次FFT计算的估计频率为F_EST0；
第一次CZT迭代计算，边缘频率f11为F_EST0-Δf0，边缘频率f21为F_EST0+Δf0，计算精度Δf1＝(f21-f11)/M＝2fs/M*N，本次CZT计算的频谱最大点位置处的频率认为是F_EST1；
第二次CZT迭代计算时，边缘频率f12为F_EST1-Δf1，边缘频率f22为F_EST1+Δf1，计算精度Δf2＝(f22-f12)/M＝4fs/M2*N，第二次CZT计算的频谱最大点位置处的频率认为是F_EST2；
以此类推，第n次CZT迭代计算时，边缘频率f1n为F_EST(n-1)-Δf(n-1)，边缘频率f2n为F_EST(n-1)+Δf(n-1)，计算精度Δfn＝(f2n-f1n)/M＝2nfs/Mn*N，第二次CZT计算的频谱最大点位置处的频率认为是F_ESTn。
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