CN1086364A

CN1086364A - 电信设备的双重控制处理器

Info

Publication number: CN1086364A
Application number: CN93118454A
Authority: CN
Inventors: C·迪莱瓦; M·森巴迪
Original assignee: Siemens Telecomunicazioni SpA
Current assignee: Siemens Telecomunicazioni SpA
Priority date: 1992-09-30
Filing date: 1993-09-30
Publication date: 1994-05-04
Also published as: DE69308868D1; NO951204D0; WO1994008292A1; ITMI922261A0; NO951204L; ITMI922261A1; BR9307149A; EP0663086B1; DE69308868T2; ATE150192T1; EP0663086A1; ZA936351B; IT1255618B; US5784551A; GR3023113T3; ES2099473T3

Abstract

本发明涉及电信设备的双重控制处理器，它由两个互相连接在一起的相同控制器组成。每个控制器包括一个可作现用的或备用的处理器、一个为操作时提供处理数据的外围数据RAM和连接设备其余部分的数个外围电路。每个处理器的EPROM包括单部选择固件。该数据RAM和外围电路各自包括一个双门存取电路，它只允许选择存取现用的处理器。后者同步完成两个双重数据RAM的写入周期，在现用的处理器因故障而转换之后，用备用处理器能迅速恢复操作同步。

Description

本发明涉及到过程控制系统的领域，更确切地说涉及到电信设备的双重控制处理器。

为了简便起见，控制处理器在下文中仅以控制器来表示。

众所周知，微处理器的重大成就大大地促进了电信设备的控制器的实现，甚至对相当复杂的设备，例如电话设备。也可以这样说，多亏有了微处理器，控制器的硬件设计在今天似乎可以独立于所述控制器监控的设备特性。实际上，在相当复杂的设备中使用已知微处理器作为控制器的大部分例子中，控制器通常包括：

-一个处理器，它执行设备操作和控制所需的处理，

-一个RAM随机存取存储库，它含有表示设备特性的和因此在正常操作期间进行处理的那些数据，

-数个外围电路，它完善着处理器，并包括处理器和设备其余部分之间的接口。后者也可以全部或部分地双重化。

处理器的先进程度可能是不同的，但通常依次包括：当然一个具有适当的集成电路的微处理器，用它在某些功能方面进行合作，例如中断处理、对存储器的直接存取等;一个RAM，包括控制整套设备的程序;一个选择电路，在信号上产生奇偶校验位，该信号通过微处理器总线转递;最后一个诊断电路，它检测处理器存取差错和处理设备在出故障时产生的报警。在某些情况下处理器包括两个或更多可选的同步微处理器。

“外围电路”这一名称延伸到通常已知的全部电路，这些电路装备处理器且使它转换成实际的控制器，即：

-海量存储器和用于处理器的有关接口电路，

-数据输入/输出终端和与处理器总线接口和扩展有关的电路，

-用于系统其余部分的接口电路，其特点是更具体地表示出设备的型式特征，举例如电话机或电话交换用的脉码调制（PCM）多路复用设备，

-在上述的外围电路的定义中因此也合理地包括上述与用于处理器有关接口电路一起的数据RAM。

众所周知，微处理器控制器利用特殊位结构在设备控制的专用寄存器中执行选择写入操作，来行使其对设备的控制作用，称为“控制点”，从专用状态寄存器的选择读出操作，称为“读出点”。控制点的写入用于控制设备各组成部分的某些操作方式，而读出点的读出使控制器用于检验其操作状态。

在最近的十年里，特别是在电信工业方面，设备的特点是高可靠性和高有效性，越来越需要引用冗余标准而生产的这种设备。一种被广泛应用在实际中的所述标准，包括双重化全部控制器。双重化也需要包括单部处理器操作的码和数据。

当控制器的双重化促使设备的可靠性更好，这便带来在非双重控制器中未发现的问题。这些问题主要是由于这一事实，即有两个可利用的处理器，对它们必须确定其作用，控制区分各种任务的标准，和规定他们之间的转接程序，即在发生故障时，允许一部处理器能够替代另一部处理器当时的工作。

由于控制器的双重化，产生的另一个问题是确定两个处理器如何与设备的其余部分互相连接。

在大多数已知的事例中，两部控制器中的一部被称为现用的，赋予现用的控制器的任务是监督设备的其余部分，而另一部是作为备份的，因此，在发生故障的情况下用它来代替第一部。

替换工作是在出故障的情况下通过适当地控制选择器来完成，它防止出故障的那部控制器存取设备的其余部分，而允许存取原先备用的一部。

由上可见，已知类型的双重控制器的某些缺点已经很明显。第一个缺点是出于这一事实，即甚至某些重要部分的简单故障，它的副作用通过软件是不能及时消除的，它会妨碍继续操作整个控制器的可能性。

第二个缺点是由于在因出故障而致两部控制器互相转换之后现用处理器损失了实际的处理时间。的确，为了能够以损失最少信息来达到两部控制器的转换，在转换瞬间之后立即出现了两部控制器的数据RAM中数据结构的同步问题。为此目的，在已知事例中，一个相应的子程序读出在前现用数据RAM中的数据，并重新组成现用数据RAM的数据。当然，这引起实际处理时间的损失。这个缺点要是因为发生在设备操作的关键时刻也是特别严重的。

基于上述的全部认识，这些操作中局限性和缺点是很明显的，这些缺点在上述已知型式的控制器中仍然有所表现。

因此，本发明的目的是指出一个适合电信设备的双重控制处理器，全部或部分地双重化以便解决上述缺点。

为了达到所述目的，本发明的目标是一个用于电信设备的双重控制处理器，它包括两个相同的控制器，适当地互相连接，并与设备的其余部分连接。每个控制器包括：一个处理器，它能完成操作和控制全套设备所需的处理，如果所述处理器必须规定有现用的或备份的，那么它还包括确定功能;一个数据RAM，它含有设备操作所需的数据，和因此在操作时处理的那些数据;以及处理器的某些外围电路，它包括处理器与设备的其余电路及装置之间的接口。

两个控制器的数据RAM和外围电路都包括相应的双门存取电路，两个处理器的各总线都通到该电路。所述电路包括一个在出故障情况下适合控制用的选择器，它防止处理器从存取设备的其余部分的工作状态里中断业务，并允许访问前述的备用的处理器。

现用的处理器同步完成两个双重数据RAM中的数据RAM写入周期，从而允许立即恢复所需数据，以便随着一次故障两部处理器转换之后能继续操作，进一步对其描述如下：电信设备的双重控制处理器基本上是由两个相同的连接到设备的其余部分的控制器组成的，每个控制器包括一个对设备操作与控制进行必要处理的处理器、数个连接处理器总线的外围电路，以便协助处理器进行控制操作，其特点是：

-每个处理器包括相应配置的控制电路，它产生单部选择信号传向属于他们自己控制器的外围电路，其信号的逻辑值确定选择对全套设备实施控制的现用处理器;

-每个外围电路包括各自的双门存取电路，两个处理器的总线接入电路的门，所述的存取电路还有一个控制输入端，所述的单部选择信号进入控制输入端用于控制现用处理器的总线线路与备用处理器总线线路断路时的电气连接;

-现用处理器存取其自己控制器的通用外围电路，而且无区别地存取相应的双重外围电路，同时向企图存取的外围电路发送相应的启动信号，由所述存取电路使用，以扩展现用的处理器。

本发明的另一个目标是对作为本发明目标的双重控制器的一个改进，其中现用处理器同步完成两个双重数据RAM的既写入又读出的周期。另外，对两个同步读出的字进行比较，在有差别的情况下，给微处理器发出报警信号，微处理器便能开始必要的维护操作。

根据改进，控制器能够再一次节省实际时间，因为相当地简化了对双重数据RAM内容识别的定期校验，这种检验在随着故障由一个处理器转换到另一处理器之后立即进行是完全必须的。

根据这种改进提供的一个双重控制器，在下面更好地描述：

该双重控制处理器的特点在于，所述单部选择EPROM的地址行的所述信号，经过适当的滤波，以消除任何干扰，并能使控制软件开始着手消除报警的原因。

从上述来看，根据本发明提供的一个双重控制器的优点和其改进是清楚的。第一个优点是在其任何一个部分发生故障时都是特别可靠的，因为它能迅速地对其各部分重新配置。更确切地说，现用的处理器能无区别地存取其自己控制器的或双重的外围设备组件。第二个优点是能够大量地节省实际的处理时间，特别是在处理器转换之后。这是因为在两个双重数据RAM的写入和读出的操作是同步的。

本发明另外的目的和优点是以下列详述的一个实施例加以阐明，因此以非限定的例子给出附图，其中：

图1示出一个非常普通的电信设备的组件图，包括根据本发明的双重控制器，它是由标示UC0和UC1的两个相同的控制器组成，两者适当地互相连接，并接到标示设备的其余部分的TEL组件;

图2示出图1的双重控制器的更详细的组件图，使上述标着UP0和UP1的组件更清楚，还示出它们的互相连接，和在上述组件与属于UC0和UC1控制器的其余各组件之间现存的连接;

图3示出属于UP0组件的并由图2中的CPU0标示的电路图;和

图4示出一个时序逻辑状态图，它显示了配置控制电路的操作。

参照图1，UC0和UC1表示两个控制器，一起组成一个电信设备的单独的双重控制器，它除了包括UC0和UC1设备之外，还包括TEL组件。UC0控制器也叫0控制器，它包括UP0，PER0，MES0，I/U0和TER0各组件。

同样，UC1控制器也叫1控制器，它包括UP1，PER1，MES1，I/U1和TER1各组件。

UP0和UP1各组件表示各处理器，每个处理器能够监督整个设备的操作。MES0和MES1各组件包括RAM数据库，其中存储一个处理器在正常操作时处理的数据，和有关的存取和接口电路。PER0和PER1组件的图式单元被视为相关两个处理器的外围设备，所述组件也是双重控制器的一部分，因为它们是使处理器能够完成对设备其余部分进行监督所必需的。更确切地说，PER0和PER1组件或者可以表示海量存储器和用于处理器的有关存取和接口电路，或者可以表示处理器与不属于控制器，例如TEL组件的设备其余部分之间的接口。

I/U0和I/U1组件与相应的TER0和TER1组件也组成外围电路。更确切地说，TER0和TER1组件或者表示通用的输入/输出终端，例如个人计算机或报警预警照明板，或遥控制操作接力设备或其他。I/U0或I/U1组件包括用于处理器的存取和接口电路，以及现用的处理器总线为了相应的TER0或TER1组件扩展的电路。

UP0和UP1各部处理器，每个都具有自己的双向总线，分别以BUS0和BUS1表示。两个总线中每一条连接到UC0控制器的UP0，PER0，MES0，I/U0组件，并与UC1控制器的UP1，PER1，MES1，和I/U1组件并联。UP0和UP1处理器也互相连接，采用专门的双向连接，如下所述。PER0组件表示的外围设备以双向方式与TEL组件连接，它图示了特征为由双重控制器监督的那类设备的一组通用装置，在本图例中即是电话机。同样地，PER1组件也以双向方式接到同一个TEL组件。

参照图2，在图1中的同样单元在图2是以同样的符号表示，可以看出UP0和UP1两个处理器，双双接到标着BL0C0和BL0C1的两个组件，它分别表示MES0，PER0，I/U0和MES1，PES1，I/U1组件中的任一个。

UP0组件依次包括CPU0，LOCMEM0，PERSEL0，BUSDR0，IPC0，ALDET0和CCL0组件。同样地，UP1组件包括CPU1，LOCMEM1，PERSEL1，BUSDR1，IPC1，ALDET1和CCL1，它们在各个方面与UP0的相应各组件类似。在BL0C0和BL0C1组件中可以看到两个相关的“或”逻辑门，标着“OR0”和“OR1”，和两个相关的双门存取电路，标着“ACC0”和“ACC1”。

BUS0总线是一人并联异步总线，传到此总线上的是表示数据和地址的信号，一起非双工传送，用它连接必要的读-写和就绪（ready）式控制信号，外围部件的中断信号等等，和具有处理器使用特征的某些状态信号。校验BUS0的完整性是由相联的各信息字节，无论是数据或地址，和一个相关的奇偶校验位来完成。

在图2中BUS0总线是以双向表示的，但在实际中只有表示数据的信号是双向的，但地址方向，控制和状态信号总是从处理器发向外围电路，不包括从外围部件的采取反方向的就绪和中断信号。

来自CPU0组件的BUS0总线接到LOCMEM0，PERSEL0，IPC0，ALDET0组件，和BUSDR0组件，它表示一个已知型的双向总线驱动器，包括收发信机。在向外围部件扩展之前，BUS0组件分成标有BUS0L和BUS0R两个相同的总线。BUS0L和BUS0R总线分别与ACC0和ACC1存取电路第一门连接，允许由UP0存取BL0C0和BL0C1组件。

同样地，BUS1总线从CPU1组件接到LOCMEM1，PERSEL1，IPC1，ALDET1组件和BUSDR1组件，它表示一个已知型的双向总线驱动器。在向外围部件扩展之前，BUS1组件分成标有BUS1L和BUS1R两个相同的总线。BUS1L和BUS1R总线分别与ACC1和ACC0存取电路第二门连接，允许由UP1存取BL0C1和BL0C0组件。

为了简便起见，以下的附注只用在属于UP0处理器的各组件。可以理解，同样的附注也适用于属于UP1处理器的各组件，因为UP0和UP1设备是相同的。

CPU0组件表示一个微处理器电路，同图3一起会更彻底地讨论。来自ALDET0组件的一个无屏蔽中断信号和来自CCL0组件的一个RES0复原信号分别到达CPU0组件的两个输入端。在上述组件的一个输出端，可能是一个MSM0报警信号，发到ALDET0组件。

LOCMEM0组件实质上包括一个可擦的可编程序只读存储器EPROM和一个RAM。在EPROM中存储UP0设备的自诊断程序和引导程序。在RAM中存储UP0处理器操作的实际软件程序和局部数据，这些是UP1处理器转换成现用的时候并不需要的。

PERSEL0组件包括BUS0信息的译码逻辑电路，它供CPU0对外围部件每次读和写存取用的，产生相应的组合信号B0SEL0，B1SEL0等等，发送给BL0C0，BL0C1组件等等，因此供选择启动。来自CCL0组件的一个SEL0单部选择信号到达PERSEL0的启动输入端。PERSEL0组件还包括一个用于外围数据存储器写入周期（在图中未显示）的同步双重电路，其操作将在下面叙述。

ALDET0组件允许UP0处理器维护，为此目的包括专用的检测电路，供UP0处理器检测所发生的故障，并产生相应的报警信号。所述电路是用正常的译码逻辑电路实施，这些电路对于本领域技术精通者是容易了解的，因此在图中未显示。ALDET0组件连接到BUS0和UP1处理器的相应的ALDET1组件上，采用双向连接的手段，区别于BUS0。所述连接允许ALDET0组件能获得在整个双重控制器中检测的全部报警消息。在检测或获得一个或更多个报警的情况下，ALDET0组件产生NMI0无屏蔽中断信号，发给CPU0组件。ALDET0组件利用标着AL0的单向连接通道也接到CCL0组件。

CCL0组件包括一个带有固件的单部选择用的EPROM，能允许它像异步时序逻辑电路一样操作，以便确定现用的是哪部，即UP0或UP1，见图4有更好的解释。所述组件也包括一个振荡器，产生一个局部时钟信号，它与CPU0组件中产生的一个信号无关，还包括一个计数器，它产生一个16ms定时，用于筛选来自ALDET0的某些报警信号。

由CCL1组件产生的一个SEL1单部选择信号通过AL0连接通道到达CCL0组件，某些信号在下面叙述。为了选择现用的处理器的目的，CCL0组件产生一个SEL0单部选择信号，它发送给ACC0双门存取电路的选择输入端和CCL1组件的输入端。SEL0信号也发送给PERSEL0组件。在图4研究中阐明的某些特定情况下CCL0组件产生一个RES0复原信号，发送到CPU0组件。

UP0处理器直接连接到UP1处理器，反之则通过一个专用的同步通信信道连接。实现上述信道所需的电路包括在IPC0和IPC1组件中。关于IPC0组件的组成不需要补充详述，因为对本领域技术精通者是了解同步通信信道的实现情况的。

至于图2的双重控制器中的其他组件是区别于UP0和UP1的，回顾一下上述的内容是有益的，BL0C0和BL0C1组件分别以图解表示MES0，PER0，I/U0和MES1，PER1和I/U1外围组件的任意一个。所述图解从本质上只涉及到双门存取电路和那些为UP0和UP1两个处理器接口的电路和控制所述外围组件正确操作的某些电路。

为了简便起见，以后只说明BL0C0组件，当然BL0C1组件采用同样的附注。

BL0C0组件包括带有两个OR0输入端的“或”逻辑门，B0SEL0启动信号和来自PERSEL1组件的B0SEL1类似的启动信号分别到达此处。在OR0的输出端是一个BOSEL启动信号，发向ACC0双门存取电路。后者允许向UP0和UP1两个处理器中任一个选择存取。为此目的，ACC0包括数个双向双输入端选择器（图中未显示），BUS0L和BUS1R分别到达此处。选择器的输出端连接到收发信机（包括在ACC0中，图中也未显示），它允许在BL0C0扩展现用处理器的总线。由CCL0组件产生的单部选择信号到达选择器选择输入端。BOSEL启动信号到达收发信机的启动输入端，包括在ACC0组件内。

BL0C0组件也包括一个控制电路，它完成下面说明的某些重要的操作，以便控制所述组件的完整性。当BL0C0一个或更多个电路发生重大故障情况下，控制电路产生一个中断信号给现用的处理器。BL0C0所述的控制电路是用正常逻辑电路提供的，本领域技术精通者很容易实现，因此在图中未示出。

参照图3，其中全部单元与图1和图2的是共同的，用同样的符号表示的，可以看出CPU0和BUSDR0组件显示得更详细些。CPU0组件基本包括下列各组件：OSC组件、：2、MICm和MICs、PARGEN、COMP、FF0、FF1、FF2、TR1和TR2。BUSDR0组件包括T1，T2，TR3和TR4组件。在图中还可看到LOCMEM0。

OSC组件表示一个稳定性高的本机振荡器，它给UP0处理器提供时钟信号。：2组件是一个简单的分频器，它将OSC产生的时钟信号在到达MICm、MICs，FF0和COMP组件的有关计时输入端之前，一分为二。MICm和MICs组件包括两个相同的INTEL BOC 186微处理器和辅助其操作的有关的超大规模集成电路。

FF0组件表示触发器装置，到达其输入端的有下列信号：无屏蔽中断信号NMI0、某些可屏蔽中断信号INT0、某些直接存取LOCMEM0存储器组件的信号DMA0和由外围组件发送的一个就绪信号DRY0。所述这些信号由FF0组件实施同步，并发至MICm和MICs各个输入端。到达后者的还有信号RES0。

COMP组件表示一个电路，它是控制微处理器MICm、MICs校正操作的电路，和本机振荡器在出现故障时产生内部报警信号MSM0控制校正操作的电路。为此目的，由Bm和Bc表示的微处理器MICm和MICs的两条总线，分别接到COMP输入端。

Bs总线的数据线与地址线单独到达PARGEN组件，它表示奇偶校验位发生器，其输出端是BS′总线，与Bs的区别仅在于它有一条数据与地址奇偶检验位的附加线。

Bm和Bs′总线的地址线，分别连接到FF1和FF2组件，它们表示寄存器，用于存储在读或写存取周期期间的所述地址。Bm和Bs′总线的数据线分别接到TR1和TR2组件的第一端，他们表示通用收发信机。在FF1和FF2方块的输出端，地址线互相并联，组成BUS0总线的单地址线，包括Bs′总线的奇偶校验位线。同样地，数据线在TR1和TR2收发信机的第二端互相并联，组成BUS0总线的唯一数据线，它包括Bs′总线的奇偶校验位线。为了简便起见，在BUS0的表示中，微处理器的控制与状态信号线没有显示出来，但是存在的。

BUS0的地址线接到T1和T2组件的输入端，它表示与BUS0L和BUS0R总线有关的一组驱动器。BUS0的数据线接到TR3和TR4组件的输入端，它表示上述BUS0L和BUS0R总线的一组收发信机。Bm总线的控制与状态信号根据CPU0完成的读或写存取类型确定TR1，TR2，TR3和TR4收发信机的正确方位。

参照图1，2和3，在双重控制器操作的示例中，UC0和UC1两个控制器中的任一个，可配置为现用的，或者配置为备用的。配置的选择，实质上是由CCL0和CCL1组件作出的。

现用的处理器控制设备的所有其他部件，包括属于备用处理器的那些部件，同时防止备用处理器存取任何外围部件。这是可能的，因为，从图1可以看出，甚至如果UC0和UC1控制器显示为两个不同的单元，实际上外围部件连接到两个处理器配置成UC0和UC1作为唯一控制器，它是由各个部件组成，全部双重化且能够有选择地存取当时的现用处理器。

这一电路结构使双重控制器非常可靠，这是因为在任何部分发生故障时，所述故障部件能够迅速替换，无需像现有技术那样必须替换整个的单独控制器。

接到双重控制器的设备的其余部件，也可是双重的，或不是双重的。在图1，仅TEL组件不是双重的。在其他情况下就需要装备PER0/PER1类型的另一对外围设备作为双重部件之间的接口。

至于CPU0组件，包括两部INTEL80C 186微处理器，它们以微同步方式工作，并组成UP0处理器的心脏。为保证微同步，OSC振荡器至两个微处理器的时钟信号通路具有相同的长度。此外，在COMP组件内有一个适当电路，不断地检验时钟信号是否存在。而且，加入两个微处理器输入端的全部控制信号，除RES0之外，首先同所述时钟信号恢复同步。

两个微处理器准确的微同步，是由COMP组件控制的。该组件包括一些电路，它们时时刻刻检验各地址、数据和两个设备产生的控制信号是否全相同，不同进解释为故障。COMP组件还包括一个监视时钟，用于检测死循环状态。

各种故障信号送入COMP中的“或”门，产生信号MSM0，它表示CPU0组件的内部报警，并发至ALDET0组件，从那里继续往前发至CCL0和ALDET1组件。

至于LOCMEM0组件，其中包括数个RAM和EPROM，其具有的容量，例如能够对每8个内存字存储一个附加的奇偶校验信号。上述存储器还被另外的冗余码加以保护，冗余码能检验它们内容的完整性。产生这种冗余码，是为了保护每64千字节码或数据的完整性。

至于ALDET0组件的操作，指出这一点是有益的，它能使UP0处理器对全套设备进行维护操作。为此目的，在ALDET0组件中包括主要故障检测电路，在图中未显示，这是因为本领域技术精通者很容易实现，这种检测电路是：

-一个检测器电路，用在读出操作时的奇偶校验误差，读出操作是由LOCMEM0组件中包括的存储器寻址或者BL0C0或BL0C1组件任何外围设备的寻址来完成的;

-一个缺少就绪信号RDY0的检测器电路，通常由编址的外围部件向现用的处理器发送;

-全部报警信号的“或”电路，由ALDET0组件检测，或电路传给它，其输出是一个无屏蔽中断信号NMI0传给微处理器电路CPU0;

-适当的陷阱电路，在报警情况下将BUS0的位配置存储在专用陷阱寄存器，用以识别在发生报警时正在进行的操作类型。此外，ALDET0检测的报警细节存储在陷阱寄存器内。

全部故障信息和存取误差到达ALDET0组件的各种电路，使整个双重控制器的一个部件或多个部件和设备的其余部件（TEL）产生报警情况。所述信息采取下述方法到达：在CPU0处理器电路发生故障时，使用信号MSM0;接到中断信号后随即对BUS0的数据进行译码;最后，在UP1组件发生故障时，通过与ALDET1组件的双向连接。

在外围组件出现特殊故障时，偶然发生UP0处理器停机等候从不会发生的事件，但是就绪信号RDY0的检测可使处理器避免这一严重缺点。在检测出一个或多个报警信号后，ALDET0组件产生一个无屏蔽中断信号NMI0，送到CPU0处理器电路，后者通过读出ALDET0的陷阱寄存器的有关信息或直接读出BUS0的数据，获得报警类型的细节。

关于配置控制CCL0组件的操作，对通过AL0连接通道来自ALDET0组件的信号进行详细说明是有益的。这些信号是：

-MSM0和MSM1信号，表示CPU0和CPU1有关的处理器电路的内部故障报警，

-UP1处理器的电源故障的报警信号，

-来自转换到BUS0上数据的两个位，他们以编辑形式表示请求有关操作状态（现用的或备用的）软件，满足UP0需要，和

-一个称为“上电复位”信号，是在UP1处理器的电源开通时产生的，用于预置CCL0组件的内部逻辑。

CCL0组件分析所有的上述信号，并确定本身的UP0处理器应是现用的或是备用的，为此目的，产生SEL0信号，仅被分配给UC0的外围部件，用以控制选择UP0或UP1作为现用的处理器。CCL0组件的一个功能是滤掉输入信号的可能干扰，其方法是采用本组件内的时钟信号的适当定时。上述滤波的主要目的是在单部选择EPROM中存储的固件能反应来自CPU0的报警之前，允许通过16ms的时间。在这一时间内，该软件进行查找，以废除报警。

CCL0的单部选择的EPROM，如前已述，它相似一个异步时序逻辑电路。为此目的，传到EPROM地址总线的信号进入CCL0组件。包括在EPROM的各字，根据预先规定的地址位的配置读出。这些字表示CCL0组件的输出信号。众所周知，良好的设计实践是完全地适当地填充EPROM，甚至对那些不符合操作双重处理器的任何良好定义逻辑状态的地址位配置也能如此。这是因为，特别是在信号转移到地址线期间，EPROM对任何字的短暂读入，在理论上是可能的。上述字的短暂读入不会产生可能修改先存配置的CCL0的输出信号，这点是绝对需要的。

为了详细说明单部选择固件的操作，请阅图4的时序逻辑状态图解。在这方面应该回顾，由CCL0组件所作的判定生效的，通过SEL0信号仅仅发给属于UC0控制器的BL0C0类型的外围部件。在双重方式时，CCL1组件的判定是通过将SEL1信号仅仅发到UC1控制器的外围部件才生效。这实际上允许保持两部互相分离的双重控制器，提高了设备的可靠性。SEL0和SEL1信号的逻辑值必须适合现用的处理器能够存取两个控制器的外围部件。

关于PERSEL0组件，必须说明的是，为外围数据存储器写入周期的同步双重电路，基本上包括前述的为BUS0总线信息的译码逻辑电路，为CPU0写入一个两位控制配置的辅助寄存器，它表示有下述含义：

“00”完成MES0和MES1两个外围数据存储器的写入周期和仅在MES0存储器的读出周期;

“01”完成仅在MES0外围数据存储器的读出和写入周期;

“10”完成仅在MES1外围数据存储器的读出和写入周期;

“11”完成MES0和MES1两个外围数据存储器的写入周期和仅在MES1存储器的读出周期。

上述的译码逻辑电路将辅助寄存器的内容与BUS0的信号一起译码，每次产生相应的B0SEL0和B1SEL0型的组合信号，以便启动预选外围电路，也包括MES0和/或MES1存储器。更确切地说，如果辅助寄存器包括00或11配置，PERSEL0组件为MES0和MES1两个存储器产生一对写入启动信号。如果存取涉及到与MES0和（或）MES1有区别的外围电路，辅助寄存器的内容则不加以考虑。

PERSEL0的译码操作是由SEL0现用单部选择信号来启动的，以避免当UP0处理器是备用时，它能继续控制BL0C0和（或）AL0C1外围部件的ACC0，ACC1存取电路。

从单部选择信号上的全部上述附注，可以推断SEL0和SEL1信号的产生，就允许明确地规定两个处理器的作用。更确切地说，备用处理器一直保留着直到因为现用处理器出故障后，要求它替换现用的。这种选择，初看可以认为是不经济的，因为留着一份资源通常不使用，它实际上能够用单个处理器有效地和可靠地控制全套设备。

有关IPC0和IPC1组件之间的双向通信通道，是供现用的处理器来完成对备用处理器进行的某些动作时使用的。它用于例如为转换某些程序面监督处理时，和为了启动故障诊断处理。通信信道使用HDLC通信协议，因为它在保护UC0和UC1两个处理器之间转换的信息是特别有效的。

有关BL0C0和BL0C1组件，它的图解式外围组件I/U0、PER0、MES0和I/U1、PER1、MES1的操作，回顾以下内容是有益的，即它们包括有助于UP0和UP1两个处理器的存取和接口电路，和上述外围组件的控制和维护电路。

在图2可以看出，BL0C0和BL0C1类的每个组件，实际上与两个处理器是由两个不同的单独的存取通道连接的，第一个通道是以BUS0L和BUS0R总线表示的，第二个通道是以BUS1R和BUS1L总线来表示的。照此方法，任何类型的事件，甚至是在设备任何位置上出现的短暂事件，都很少有机会同时影响两个所述的存取通道，因此所述事件要使BL0C0和（或）BL0C1组件完全不能使用，终止整个设备是非常困难的。

为了简便起见，下面的附注只应用在BL0C0组件，也可应用在相似的BL0C1组件，已给出的两个组件是等效的。

正如上述，SEL0单部选择信号选择来自一个或另一个处理器的信号，在只有B0SEL选择信号是启用时，选择总线可以扩展到BL0C0内部，即在此时当由现用的处理器产生B0SEL0或B0SEL1两个信号中的一个，允许到达所述外围组件。在这种情况下，B0SEL与选择总线的控制与状态信号能使ACC0的收发信机右方向与读或写存取的类型相容。

关于BL0C0所包括的控制电路，为了检验外围部件的完整性，它完成的主要操作如下：

-检验读或写操作时地址位的校正的奇偶性，当有奇偶校验误差的情况时，禁止写入信号以避免意外的操作，

-检验写入操作后数据位的校正的奇偶性，和

-检验处理器发送的控制信号和有关标着存取类型的状态信号的相容性，它是处理器所要完成的。

在一个或更多个BL0C0电路发生重大故障的情况下，内部控制电路产生一个中断信号给现用处理器，关于故障类型的信息存入BL0C0的一个寄存器内，以便由现用处理器以后读出。

关于图1中单个外围组件的具体操作，需要说明I/U0、MES0和PER0组件与I/U1、MES1和PER1组件是相同的，因此对全部的组件可以给出一个单个的说明。

MES0和MES1组件各自包括一个RAM存储库，它存储基本数据，即是能使现用处理器控制设备的全部功能的全部信息。上述信息包括，例如系统配置的数据和某些处理的中间数据。

如果操作是正常的，即MES0和MES1两个组件均未损坏，MES0组件是与UP0处理器相联，MES1与UP1处理器相联。假设UP0处理器是现用的，UP0的微处理器需要从MES0读出任何内容，并在MES0和MES1同步写入。当UP0有故障需转换的情况时，替换的处理器从MES1读出，并在MES0和MES1同步写入。这种操作方式能够使现用处理器相当地节省实时，特别是其启动后的立即时刻。的确，刚启动的处理器在其外围数据存储库中已发现适合其继续工作的更新所需数据。

I/U0和I/U1外围组件包括有助于TER0和TER1各自组件的相同的接口电路。后者既可以表示通用的输入/输出终端，例如个人计算机，或表示指示器、报警灯面板，或遥控操作接力或其他。在任何情况下，依据设备的类型或由TER0和TER1表示的装置的类型，由那些本领域技术精通者提供所述接口电路是可能的，因此不需要进一步说明。

PER0和PER1外围组件包括与TEL组件的相同接口电路，TEL组件表示一个非限定的一些电话机。所述接口电路对于本领域技术精通者已熟知，因此未显示。

参照图4，这里显示固件主要时序逻辑状态图，固件存储在单部选择的EPROM，包括在CCL0组件内。有可能获得一个包括在CCL1组件内的单部选择固件的相似图，在图4中将UP0、CPU0、SEL0术语替换成UP1、CPU1、SEL1即可。图中没有进一步增加介绍有关不一致配置的逻辑状态，后面它只是在很短的瞬间有可能出现，例如在UP0和UP1两个处理器都是现用或备用的配置。当然，该固件允许上述情况出现，并因此而设置。

图中显示的逻辑状态实质有三个：即接通、UP0处理器现用、UP0处理器为备用。SEL0信号的逻辑值为0，则UP0为现用，逻辑值为1，则UP0为备用。如果UP1处理器的状态出现断开或备用，起始于接通状态，随后的状态是UP0处理器使用状态。在接通之后的下一个状态是UP0处理器在备用，而UP1是现用的。在各种情况下，在接通状态进入下两个状态之前，固件产生CPU处理电路的RES0复位信号。让我们假设下一个状态是UP0为现用。在这种情况下，如果在UP0设备中没有报警，所述设备长时期保持这种运行状态。但如果在UP0设计中探测到一个报警，在CPU0复位之后，它进入到备用状态。

如果在UP1现用处理器中没有出现报警，UP0处理器长时期保持备用状态。根据UP1中出现的报警，UP0处理器在CPU0复位之后，回到现用状态。在UP0处理器是备用的情况下，UP1现用处理器无报警，探测备用的UP0的报警，UP0处理器保持备用状态，但固件为CPU0处理器电路产生一个复位信号。

如果在UP0和UP1处理器任一部中都没有出现报警，在UP0处理器中驻留的软件可以要求CCL0的固件使UP0处理器从现用转换为备用的或反之，在任何一种情况下在CPU0的复位之后转换。所述要求是通过前述的两个状态位来实现，以便到达单部选择的EPROM的地址线。

非限定举例说明的双重控制器在写入阶段复制信息，但并不核对两部外围数据存储器的数据调整。应该说明，企图使两部存储器内容的完全匹配是通过数据调整。在一个处理器由备用向现用转换之后，绝对必须立即进行所述的核对。该核对是一个相应子程序的必须的职责，它核对两部存储器内容的一致性。因此，执行实例的类别并不能使软件完全解脱全部与复制信息有连接的活动。所述执行是节省处理时的要求和双重控制器硬件不过份复杂化之间的折衷结果。

因此，参照图2和以上描述叙述了双重控制器改进，该控制器是本发明的目标，它包括合理改进的写入周期的同步双重电路，它是写入包括在PERSEL0和PERSEL1组件的外围数据存储器内，以便每次现用处理器在其自己外围数据RAM内完成写入存取，同样的存取也在另一份同样的外围存储器内同步完成。字读出也进行互相比较，在有区别的情况下，产生一个报警信号，通过ALDET0或ALDET1组件传送给各自的处理器电路，于是它就能开始必要的维护操作。

一个合理改进的同步双重电路，所提供的上述改进与非限定举例中主要叙述的在译码逻辑电路中所做的某些稍微改进是有差别的，该逻辑电路包括在PERSEL0和PERSEL1组件中，并附加一个比较器供字读出。

更确切地说，所述改进的译码电路探测一个由现用处理器读出存取其自己的外围数据RAM的条件，因此产生B0SEL0，B1SEL0一对信号，它启动MES0和MES1两个数据存储器。所述的改进对于本领域技术精通者是熟悉的，因此没有必要在这方面进一步详述。

依据上述的改进而实现的双重控制电路能够再一次节省现用处理器的实时。的确，不再需要在两个处理器因故障而进行每次转换之后由软件在MES0和MES1两个外围数据存储器内核对数据调整。

已知的说明和所用的特定微处理器的信息，在制作者提供的资料中能够容易地找到，因此，那些本领域技术精通者能够提供本发明的目标-双重控制器的硬件和软件。

Claims

1、电信设备的双重处理器基本上是由两个相同的连接到设备的其余部分的控制器组成的，每个控制器包括一个对设备操作与控制进行必要处理的处理器、数个连接处理器总线的外围电路，以便协助处理器进行控制操作，其特征在于：

--每个处理器(UP0、UP1)包括相应配置的控制电路(CCL0、CCL1)，它产生单部选择信号(SEL0、SEL1)传向属于它们自己控制器(UC0、UC1)的外围电路(BL0C0、BL0C1)，其信号的逻辑值确定选择对全套设备实施控制的现用处理器(UC0、UC1)；

--每个外围电路(I/U0、PER0、MES0、I/U1、PER1、MES1)包括各自的双门存取电路(ACC0、ACC1)，两个处理器(UP0、UP1)的总线(BUS0、BUS1)接入电路的门，所述的存取电路还有一个控制输入端，所述的单部选择信号(SEL0、SEL1)进入控制输入端用于控制现用处理器的总线线路与备用处理器总线线路断路时的电气连接；

--现用处理器存取其自己控制器(UC0、UC1)的通用外围电路，而且无区别地存取相应的双重外围电路，同时向企图存取的外围电路发送相应的启动信号(B0SEL、B1SEL)，由所述存取电路(ACC0、ACC1)使用，以扩展现用的处理器。

2、根据权利要求1的双重控制处理器，其特征在于：所述处理器也包括一个时钟信号发生器、两个互相并联的微同步微处理器，组成一条总线，其中包括奇偶校验控制线，还包括含有控制软件的RAM，所述外围电路还包括处理器与不归本双重控制器所属的设备其余部分的相应接口电路，还至少包括一个数据RAM，所含必需的数据用于设备操作与操作期间的处理，因此还包括一个海量存储器和数个与输入/输出终端接口的电路;现用处理器在属于两个控制器（UC0、UC1）的两个外围数据RAM（MES0、MES1）内完成同步写入周期，能使备用处理器在转换现用处理器之后迅速恢复操作同步。

3、根据权利要求2的双重控制处理器，其特征在于所述每个处理器还包括：

-一个译码电路（PERSEL0、PERSEL1），用于译码处理器总线（BUS0、BUS1）的信息，它为所述外围存取电路（ACC0、ACC1）产生所述的启动信号（B0SEL0、B1SEL0、B0SEL1、B1SEL1）;

-一个故障检测和报警信号发生电路（ALDET0、ALDET1），它通知处理器在处理器本身内或在整套电信设备的主要电路中出现部分内部故障报警情况，以便允许由现用处理器维护;和

-一个通信电路（IPC0、IPC1），能为所述两个处理器（UP0、UP1）之间提供双向同步通信信道，能使它们之间交换信息。

4、根据权利要求3的双重控制处理器，其特征在于：上述的每个译码电路也还包括一个辅助寄存器，在寄存器内相应的处理器写入四种可能的位组合之一，编排相应的程序，根据下述标准存取所述外围数据RAM：

-第1个位组合用于完成在两个外围数据RAM（MES0、MES1）写入周期和仅在属于它自身控制器的存储器内读周期;

-第2个位组合用于完成仅在属于它自身控制器的外围数据RAM的读与写入周期;

-第3个位组合用于完成仅在双重外围数据RAM的读与写入周期，最后

-第4个位组合用于完成在两个外围数据RAM（MES0、MES1）的写入周期和仅在双重外围数据RAM的读周期;

-其特征在于所述译码电路由所述相应的单部选择信号（SEL0、SEL1）在有效的逻辑状态时启动，防止备用处理器控制所述存取电路（ACC0、ACC1）;

-且其特征在于所述译码电路被启动，为了操作译码相应辅助寄存器的内容，并同相应的处理器总线（BUS0、BUS1）的信号一起产生外围电路相应的适当的所述启动信号（B0SEL0、B1SEL0、B0SEL1、B1SEL1）的组合。

5、根据权利要求2的双重控制处理器，其特征在于：所述的每个配置控制电路（CCL0、CCL1）包括一个单部选择EPROM，达到其地址输入端的有：从双重处理器的配置控制电路（CCL1、CCL0）传来的单部选择信号（SEL1、SEL0），由自己处理器检测的报警的第1个“或”逻辑信号，由双重处理器检测的报警的第2个“或”逻辑信号，表示要求触发或启动EPROM是其中一部分的备用处理器的位，为与所述单部选择信号（SEL0、SEL1）的真或伪逻辑值相应的每个地址配置读字。

6、根据权利要求5的双重控制处理器，其特征在于：所述单部选择EPROM的地址行的所述信号，经过适当的滤波，以消除任何干扰，并能使控制软件开始着手消除报警的原因。

7、电信设备的双重控制处理器，基本上是由两个连接到设备其余部分的相同的控制器组成，每个控制器包括一个对设备的操作与控制进行必需的处理的处理器，数个连接到处理器总线的外围电路，协助处理器进行控制操作，所述的处理器基本包括一个时钟信号发生器、两个互相微同步的并联微处理器组成单总线，其中包括奇偶校验控制线路和含有控制软件的RAM，和所述外围电路，其中包括处理器与不属于本双重控制处理器所属的设备的其余部分之间的相应接口电路，且所述外围电路至少包括一个数据RAM，后者包括设备操作和操作期间进行处理所需的那些数据，因此，包括海量存储器和与输入/输出终端接口的电路，其特征在于：

-每个处理器（UP0、UP1）包括一个相应的配置控制电路（CCL0、CCL1），它产生单部选择信号（SEL0、SEL1）发生属于本身控制器（UC0、UC1）的外围电路（BL0C0、BL0C1），该信号的逻辑值确定选择对整套设备进行控制的现用处理器（UC0、UC1）;

-每个外围电路（I/U0、PER0、MES0、I/U1、PER1、MES1）包括相应的双门存取电路（ACC0、ACC1），两个处理器（UP0、UP1）的总线（BUS0、BUS1）接至电路的门，且所述存取电路还有一个控制输入端，达到该输入端的是所述单部选择信号（SEL0、SEL1），用以控制现用处理器与备用处理器之间的总线线路断路时的电气连接;

-现用处理器存取自己控制器（UC0、UC1）的通用外围电路或相应的双重外围电路，向企图存取的外围设备发送相应的启动信号（B0SEL、B1SEL）供所述存取电路（ACC0、ACC1）使用，以扩展现用的处理器;和

-现用处理器完成对两个控制器（UC0、UC1）的两个外围数据RAM（MES0、MES1）的同步写入周期和同步读周期，能在转换现用处理器之后迅速恢复备用处理器的操作同步;

-双重外围数据RAM（MES0、MES1）同步读字与不同情况下产生的报警信号进行比较，用于启动现用处理器进行必需的维护操作。