CN1149481C

CN1149481C - 可加倍的处理器设备

Info

Publication number: CN1149481C
Application number: CNB998087203A
Authority: CN
Inventors: W・凯恩拉斯; W·凯恩拉斯; 梅施卢; M·格哈梅施卢; 谙Ｌ; S·克内希特
Original assignee: Siemens AG
Current assignee: Nokia Solutions and Networks GmbH and Co KG
Priority date: 1998-07-16
Filing date: 1999-07-01
Publication date: 2004-05-12
Anticipated expiration: 2019-07-01
Also published as: DE19832060A1; CN1309789A; US6694449B2; WO2000004448A1; DE19832060C2; US20010025352A1

Abstract

一个处理器设备(MPU)，其具有一个时钟产生单元(CLK)、一个处理器单元(CPU)、一个工作存储器(MEM)、一个处理器总线(PBU)以及一个总线控制设备(BMI)，该总线控制设备具有到至少一个另外的处理器设备(MPU”)的、适合于交叉总线(BXL)的接口。总线控制设备(BMI)监控处理器设备(CPU)经过处理器总线(PBU)的数据存取，并且经过该交叉总线(BXL)交换关于这个数据存取的信号，分析这些信号，并且依赖于分析的结果输出一个差错信号。在一个处理器系统(PSR)中，该系统包括至少二个彼此经过交叉总线(BXL)连接的处理器设备(MPU、MPU’)，同步起动处理器设备(MPU、MPU’)的处理器单元(CPU、CPU’)；处理器设备(MPU、MPU’)的总线控制设备(BMI、BMI’)在处理器单元(CPU、CPU’)的每个数据存取中经过交叉总线交换信号，并且在缺乏一致的情况下输出一个差错信号。当在一个处理器设备(MPU)中出错的情况在另外的处理器设备(MPU’)上继续进行处理器系统(PSR)的运行。

Description

可加倍的处理器设备

技术领域

本发明涉及一个处理器设备，该设备具有一个时钟产生单元、一个处理器单元、一个工作存储器和一个作为处理器单元和工作存储器的数据与地址总线建立的处理器总线。

背景技术

上述形式的处理器设备用于控制不同技术的系统，比如一个电话网络的交换技术系统。依赖于应用范围处理器设备具有附加的、应用特殊的元件，该元件由处理器设备控制，并且也许再控制另外的、外部元件。

在许多应用中，因此也在提到的交换技术的系统中，由于安全技术的原因要求一个特别的差错可靠性。为了实现这个差错可靠性，在应用控制的处理器系统内加倍基本的硬件部分。该处理器系统因此包含一个处理器设备的二个同样的结构，其中一个作为主设备执行处理器系统的任务，而另一个设备是从属的，并且在空载中运行或同时在一个“中继自动通信”中运行。在主设备方面，在运行期间监控一个差错的出现。在主设备出错的情况下从属设备自动开始运行，对此应当尽可能无问题地并且对于用户悄悄地进行转接。仅仅可以等待或替换现在的从属设备，否则必须担心中断运行，通过主设备保证该中断。

如果在特别情况下系统安全的要求是非常高的，并且加倍不再够用，在处理器系统内部也可以多次地执行处理器设备，对此设备中一个始终是主设备，对此剩余的设备是从属的。在这种情况下例如循环地实现处理器设备的监控和相互交替的顺序。对于专业人士可以毫无困难地从加倍情况推广到倍增的比较普遍的情况，只要不明确地另外阐明，并且为了简洁起见，下面在讨论加倍系统的情况下始终默默地共同论述这个推广。

在迄今已知的方法中在转接时刻实现从属方面的修改。在这种情况下，激活处理器设备方面出现差错之后，倘若其状态接收例如工作存储器的内容，并且然后继续进行运行，从属处理器设备才进入工作状态。这与运行的明显的中断存在必然的联系，并且在许多情况下必须中断个别部分的运行，或甚至于完全中断整个运行，开始一个新的运行。这例如在一个交换设备中预示一个短暂地或永久地中断一个数据连接或者信息传递。

在WO 94/08292中描述了一个加倍的处理器控制单元，包括二个相同的、彼此连接的具有各一个处理器单元，一个RAM数据存储器和外围电路的控制单元。每个处理器单元为此建立地确定，是否其是主设备或处在等待运行中。激活处理器单元同步地在二个加倍的RAM存储器中或在二个RAM存储器的一个中执行RAM存储器上的写入周期。为了替换迄今的主单元，等待单元保持在静止状态直到根据主单元的干扰调用该单元。二个处理器单元附加经过一个同步的通信信道连接，借助于特有的组件实现这个通信信道。激活处理器单元在实施确定的行动时使用这个通信信道，激活处理器单元在等待单元上实施该行动，例如监控过程和差错诊断过程。

按照WO 94/08292的二个处理器单元的行动因此基本上是非对称的，对此主单元在等待单元上使用该通信信道用于过程的转移；基本上仅仅由激活处理器设备进行对包括工作存储器在内的外围元件的存取。由于缺乏与例如一个并行运行的第二处理器单元的比较，激活处理器单元的功能失误因此导致一个有错误写入的工作存储器或在外围设备中的差错状态，这些是在转接之后在迄今的等待单元上首先需修改的。

WO 94/08292的这二个处理器单元中的一个此外配备二个工作在微同步的方式中的微处理器。借助于一个比较器块监控两个微处理器的微同步性，该比较器块在每个时刻检查两个处理器的地址信号、数据信号和控制信号的同一性；偏差说明相关处理器单元的干扰。在微处理器对的微同步运行中的误差因此导致一个中断信号或者整个处理器的复位。处理器单元的运行不可能基于两个微处理器中的仅仅一个。此外在一个处理器单元内部微处理器的加倍导致一个“复合单元”，可以不导致本身独立的处理器设备，其具有分别特有的工作存储器和处理器总线，该处理器设备可以与一个根据本发明对象的处理器进行比较。再者，在WO 94/08292中公开的微处理器的微同步性转移到一个与这些处理器完全不同的道路上。

DE 40 05 321 A1表明一个误差允许的、具有两个冗余计算机单元的计算机系统。在这篇文章中两个计算机单元的行动也是非对称的，因为一个计算机单元总是运行管理的并且在两个单元的存储器中写入，而另外一个作为替代电路单元是运行静止的。在DE 40 05 321 A1中明确排除了在两个计算机单元的处理器之间的微同步并联运行。

在电子计算机设备22(1980)中，229到236页，H.-J.Lohmann的文章公开了一个微型计算机系统，该系统包括两个相同形式的、用于产生控制铁路信号设备的输出信号的微型计算机。这些微型计算机分别产生一个输出信号；这两个输出信号经过一个变换器被供给控制电路。对于两个微型计算机中的每一个来说在各一个定时脉冲发生器中分开产生微型计算机时钟信号。在每一个处理时钟脉冲之后，根据一个由定时脉冲发生器发送的监控脉冲比较输出信号。在无误差消息分别按顺到达之后，定时脉冲发生器才触发紧接着的时钟脉冲。以这种方式在每个处理步骤之后迫使一个安全的协调控制。如果出现不一致性，则中止无误差信号并且定时脉冲发生器不触发时钟脉冲；按照这个顺序无电流地接通控制电路。

由该说明得知，在按照H.-J.Lohman的系统中，比较输出信号；处理器设备的一个内部状态的相互检查是不可能的。此外不利的是，借此明确降低了微型计算机系统的速度，即在每个处理步骤之前完全执行输出信号的检查。此外，仅仅根据二个微型计算机的同时运行设计该微型计算机系统-类似于WO 94/08292的每一个处理器单元的微处理器对-。因为不预先规定微型计算机的单独运行，更别提仅仅一个微型计算机的存在(而例如等待另一个)；更确切地说整个系统总是运行或停止。

专业人士可以把按照H.-J.Lohman的微型计算机系统考虑为具有WO 94/08292的二个微同步的微处理器的一个处理器单元的有益实施例。通过实现在处理器单元内部的微同步性此外不必要地显现，在二个处理单元之间引入微同步性。

发明内容

因此本发明的任务是，建立一个具有可加倍的处理器设备的处理器系统，在该系统中有关的处理器设备一方面可以运行在一个微同步的运行方式中，在该方式中设备的处理器在同一时钟脉冲边沿执行相同的过程，并且对此相互检查。另一方面一个处理器设备也应当能够独立地完整运行。特别是应当在没有中断应用特殊的控制的情况下可以最广泛地执行差错监控和差错处理。

本发明的任务可以通过如下的技术方案实现：

处理器设备，其具有一个时钟产生单元、一个处理器单元、一个工作存储器和一个作为处理器单元与工作存储器的数据总线和地址总线建立的处理器总线，一个总线控制设备，其具有到至少一个另外的处理器设备的、适合于交叉总线的一个接口，如此建立这个总线控制设备，在处理器设备的运行期间，在一个共同的与至少一个经过交叉总线连接的处理器设备微同步的运行方式中，在经过处理器总线的数据交换，

-计算或接收交换数据的特征，

-与一个至少另外的总线控制设备经过交叉总线交换这个特征，

-如此得到的特征与独有的特征比较，并且

-在特征缺乏一致的情况下输出一个差错信号，该信号触发处理器设备的一个差错处理。

时钟产生单元在一个预先确定的最大同步公差内可以与第二个经过交叉总线连接的处理器设备的一个时钟产生单元同步，并且处理器单元在时钟产生单元的同步时钟基础上在一个预先确定的最大时钟偏差内通过一个起动信号可以与第二处理器设备的一个处理器单元同步起动。

总线控制设备具有一个比较组件，经过其输入端输送特征，并且该比较组件被建立用于逐位比较特征。

独有的特征经过一个先进先出存储器被时间延迟地供给比较。

总线控制设备具有一个交叉读出设备，其在释放读出数据的情况下在与第二处理器设备的交叉读出设备同步的时刻被建立用于处理器设备的和/或经过交叉总线连接的第二处理器设备的元件经过交叉总线的相互读取。

为此建立这个交叉读出设备，在对一个在处理器设备方面可以存取的元件读存取时，经过交叉总线传递这个元件获得的数据。

为此建立交叉读出设备，代替一个对在第二处理器设备方面可以存取的元件的读存取，经过交叉总线由第二处理器设备接收相应的数据。

交叉读出设备根据分配给相关元件的地址域的寻址控制对处理器设备的或者第二处理器设备的元件的存取，其中

-分配给两个处理器设备对处理器设备的相关元件的存取一个第一地址域，

-分配给两个处理器设备对第二处理器设备的相关元件的存取一个第二地址域，

-分配给处理器设备对分别特有的元件的存取一个第三地址域。

总线控制设备具有一个交叉刷新主设备，为此建立这个交叉刷新主设备，通过直接存取读出工作存储器的内容，并且经过交叉总线与分别相应的存储器地址一起传递这个内容。

为此建立这个主设备，在处理器单元对工作存储器写存取时在已经传递的存储器内容的地址域内经过交叉总线分别传递相关存储器数据和存储器地址的复制。

经过交叉总线交换的数据包含附加与在直接存储时读出或者写入数据的信息，其表明数据块的开始或结束，或用于区分地址和数据的地址识别码。

主设备具有一个先进先出存储器作为适合于经过交叉总线需传输的数据和地址的缓冲存储器。

主设备具有一个信号输出端，在先进先出存储器的预先确定占空系数的情况下激活这个信号输出端，并且该输出端与处理器单元的一个输入端连接，通过该输出端减缓或者短暂阻止处理器单元对工作存储器的写存取。

总线控制设备具有一个交叉刷新从属设备，为此建立这个交叉刷新从属设备，经过交叉总线接收的存储器内容与分别附属的存储器地址一起在相应的地址位上写入在工作存储器中。

交叉刷新从属设备具有一个先进先出存储器作为适合于经过交叉总线传输的数据和地址的缓冲存储器。

以开始提到形式的一个处理器设备为出发点借助于一个在处理器设备中预先规定的总线控制设备解决这个任务，该总线控制设备具有一个用于到至少一个另外的处理器设备的交叉的总线的接口，并且为此建立这个总线控制设备，在处理器设备运行期间，在一个共同的与至少一个、经过交叉总线连接的处理器设备微同步的运行方式中，在一个经过处理器总线的数据交换、例如处理器单元的一个数据存取的情况下，

-计算或接收交换数据的特征，

-经过交叉总线与至少一个另外的总线控制设备交换特征，

-如此获得的特征与独有的特征进行比较，并且

-在缺乏特征一致的情况下输出一个差错信号，该信号触发处理器设备的一个差错处理，例如差错诊断。

该解决方案使这成为可能，即在没有应用运行干扰的情况下需担心，在运行期间可靠地监控处理器功能，并且在偏差的情况下迅速开始差错处理。通过特征交换在微同步性的意义上允许二个或多个设备的并行运行，并且在几个系统时钟的执行时间之后能够识别一个在差错情况中出现的非同步性。因此在差错情况下能够运行中断，可是在等待情况下也把运行中断降低到最低限度或甚至于完全避免运行中断。

与按照H.-J.Lohman的系统不同，根据本发明借助于对此形成的特征检查在一个处理器总线上存在的数据，这相当于处理器设备的一个内部状态的检查和因此一个较强控制的检查。在根据本发明的处理器设备中进行在未干扰运行情况下的特征交换。

在本发明的一个优选实施形式中，为了支持建立微同步的运行，时钟产生单元在一个预先确定的最大同步公差内可以与第二个经过交叉总线连接的处理器设备的一个时钟产生单元同步，并且在时钟产生单元的同步时钟的基础上该处理器单元可以通过一个起动信号在一个预先确定的最大时钟偏差内与这个第二处理器设备的一个处理器单元同步起动。只要在这种情况下涉及一个第二处理器设备，则这不理解为在处理器系统中对仅仅对二个设备的限制；相反就此指的是一个特别选择的处理器设备、例如首先开始运转的或一个已经激活的处理器设备。

对于特征控制的实施，总线控制设备比较有利地具有一个比较组件，在其输入端上被供给特征，并且建立该特征(Signatur)的逐位比较。

为了平衡经过交叉总线的传输时间，这是实用的，即独有的特征经过一个先进先出存储器时间延迟地被供给比较。

在一个另外的有益实施形式中总线控制设备具有一个交叉读出设备，在一个与第二处理器设备的交叉读出设备同步的时刻，在释放读出数据的情况下，建立该设备用于处理器设备和/或一个第二、经过交叉总线连接的处理器设备的元件经过交叉总线的相互读出。这允许通这些元件、这些元件通过交叉总线同步、对非同步的(“异步的”)元件的存取。

对此，在对一个在处理器设备方面可以存取的元件读存取时比较有利地为此建立交叉读出设备，既经过交叉总线传递由该元件获得的数据。

同样对此这是有利的，为此建立交叉读出设备，代替对一个在第二处理器设备方面可以存取的元件的存取，经过交叉总线由第二处理器单元接收相应的数据。

为了管理对“非同步的”元件的存取这是有益的，即交叉读出设备根据分配给相关元件的地址域的寻址控制对处理器设备或者第二处理器设备的元件的存取，对此

-一个第一地址域分配给二个处理器设备对处理器设备的相关元件的存取，

-一个第二地址域分配给二个处理器设备对第二处理器设备的相关元件的存取，以及

-一个第三地址域分配给处理器设备对分别特有的元件的存取。

在一个另外优选的实施形式中，总线控制设备具有一个交叉刷新主设备，为此建立该主设备，通过直接存取读出动作存储器的内容，并且与各附属的存储器地址一起经过交叉总线被传递。这使相关存储器内容的协调复制成为可能。

对此这是实用的，为了根据当前状态保持本身已经复制的区域，为此建立该主设备，在处理器单元对在已经传递的存储器内容的地址域内的工作存储器写存取的情况下，经过交叉总线分别传递相关存储器数据的和存储器地址的一个复制。

经过交叉总线交换的数据比较有利地包含附加于在直接存储时读出或者写入数据的，例如标识数据、信息，这些信息表明数据块的开始或结束，或包含一个用于区分数据和地址的地址识别码。

此外这是有益的，特别为了平衡在处理器设备中和在交叉总线上的不同数据传输速率，主设备具有一个先进先出存储器作为经过交叉总线需传输的数据和地址的缓冲存储器。

为了预防先进先出存储器的益出，主设备适当地具有一个信号输出端，在先进先出存储器的一个预先确定占空系数的情况下激活该信号输出端，并且该信号输出端与处理器单元的输入端连接，通过该输出端延缓或暂时阻止处理器单元对工作存储器的写存取。

对于存储器内容的协调复制来说，此外这是有利的，总线控制设备具有一个交叉刷新从属设备，为此建立该从属设备，接收的存储器内容与分别附属的存储器地址一起经过交叉总线在相应的地址位上写入工作存储器中。

为了平衡不同的数据传输速率，这是有益的，交叉刷新从属设备具有一个先进先出存储器作为经过交叉总线传输的数据和地址的缓冲存储器。

同样通过一个包括至少二个所描述形式的处理器设备的处理器系统解决了上面提出的任务，在该系统中根据本发明

-处理器设备彼此经过交叉总线连接，

-在一个公共时钟的基础上，在一个预先确定的最大时钟偏差内相互通过一个共同的起动信号可以同步起动处理器设备的处理器单元，并且

-为此建立处理器设备的总线控制设备，在处理器单元经过分别分配的处理器总线的接着的数据存储时，经过交叉总线交换关于该数据存取的特征，关于其一致性分析利用这个特征，并且在缺乏一致的情况下输出一个差错信号。

联系根据本发明的处理器设备已经说明了这个解决方案的优点。

对此比较有利地建立处理器系统，根据一个差错信号至少在那个触发差错信号的处理器设备中实施一个差错处理，例如差错诊断，并且在此期间在至少一个剩余的处理器设备中继续进行处理器系统的运行。由此在处理器设备的一个中出错的情况下处理器系统的“顺利”继续进行运行得以成功。

附图描述

下面根据一个在图中说明的、一个适合于ATM系统(异步传输模式系统)的交换一个中继站的处理器控制的实施例详细阐述本发明。这些图以方框图的形式表明

图1该实施例的处理器系统的元件的概要；

图2特征的检查；

图3一个加倍元件的地址域的存储器分配；

图4在建立微同步状态期间数据/地址经过交叉总线的传递，其中图4a表明在“主设备”方的数据流，图4b表明在“从属设备”方的数据流。

具体实施方式

先谈谈实施例的说明，本发明并不仅限适用于一个ATM系统或一个另外的通信系统的中继站的控制，而且可以用于任意另外的处理器控制的系统，在这些系统中根据所要求的差错预防考虑作出处理器设备的加倍-或比较一般的是倍增。

处理器设备的加倍

在图1中指出了按照本发明的一个ATM中继站的处理器控制PSR的基本元件。中继控制PSR具有二个处理器设备MPU、MPU′(‘主处理单元’)，这二个处理器设备有基本上相同的结构，其元件分别可以组合为一个或多个组件。在这个实施例中每个处理器设备MPU、MPU′形成为在插入式支架中的一个插件，这个插入式支架全部描述一个ATM中继的处理器系统，对于处理器设备具有二个或多个插件位置，并且也可能预先规定这个应用的其它元件，例如ATM网络的驱动器组件和电源部分。对于中继控制任务的执行来说在处理器系统PSR中存在一个处理器设备基本上就足够了，因为如此设计每个处理器设备MPU、MPU′，即该处理器设备在不存在一个同伴设备MPU′、MPU的情况下可以维持完整运行。加倍满足这个目的，在激活处理器设备出错的情况下尽可能“悄悄地”转接到迄今的从属处理器设备上。这种情况例如出现在-在本身非常可靠的系统中从未完全排除这种情况-差错情况下或在处理器单元等待的情况下。

每个处理器单元MPU具有一个处理器单元CPU(‘中央处理器’)和一个工作存储器MEM，其例如形成一个动态的RAM存储器。其它可能的元件也许是一个永久性存储器ROM(‘只读存储器’)，其例如形成为EPROM组件，并且含有处理器设备MPU的初始化所必需的程序和数据，以及是一个固定磁盘存储器HDD，其不一定处于处理器设备MPU的插件上，可是明确地分配了这个固定磁盘存储器。一个时钟信号发生器CLK(‘时钟’)提供一个例如100MHz的系统时钟，这个时钟用于处理器CPU的时钟，并且用于与剩余的元件同步。此外通常预先规定应用特殊的元件，例如一个ATM发射/接收组件ASE，该组件履行ATM中继的真正功能，并且由处理器CPU控制这个组件。最后预先规定一个跟踪接口HWT(‘硬件跟踪接口’)，在该接口上可以连接一个用于处理器设备的运行跟踪(‘跟踪’)的所谓跟踪器。处理器总线PBU用于在处理器CPU和处理器设备的其它元件之间交换数字数据。由上述元件中的一个或由一个特有的设备执行处理器总线PBU的总线功能的控制。第二个处理器设备MPU′的元件与第一个处理器设备MPU的元件相同，并且因此具有在图1中相同的参考符号，为了区分其补充了一个标线(′)。

为了在加倍的处理器设备MPU、MPU′之间交换信号在每个处理器设备中预先规定一个总线控制设备BMI(‘总线存储器接口’)。两个处理器设备的总线控制设备彼此经过一个特别为了产生和监控微同步的目的建立的接口连接，该接口在下面被称作交叉总线BXL(‘总线交叉线’；在缩写和参考标记中X代表英语的‘cross’)。在本实施例中总线控制设备BMI有益地承担不仅控制交叉总线而且也控制处理器总线的功能。总线控制设备BMI可以作为特有的单元实现，或在使用处理器设备PSR的不同元件的情况下实现；同样这些元件可以预先规定也适合于另外的任务的总线控制设备BMI。

交叉总线BXL是在二个处理器设备MPU、MPU′或者中继控制PSR的总线控制设备BMI、BMI′之间的平行的、双向总线。该交叉总线可以理解为半双工16位总线或理解为全双工8位总线，其中这个总线模式的调整严格地结合交叉总线BXL的运行方式。在这种情况下区分关于在微同步的和非微同步的运行之间的运行模式，其中非微同步的运行模式可以进一步划分为刷新阶段、也就是说微同步运行的产生、和“单独存在的”运行，在这个运行中仅仅一个处理器设备MPU工作，而另外的MPU′不存在或准备工作的，这也许是根据一个差错或由等待决定的。总线控制设备BMI尤其依赖于处理器控制PSR的运行模式管理，激活总线控制BMI的那些元件。为此另外的控制信号在总线控制设备BMI、BMI′之间经过交叉总线BXL交叉，以便协调关于参与的处理器设备MPU、MPU′的运行方式。

为了缓冲不同的经过交叉总线BXL传输的信息，有利地使用了先进先出存储器。先进先出存储器也表明FIFO存储器(‘先进先出’)、对列或排队存储器；在一个先进先出存储器中存储的数据仅仅可以按其到达的顺序调用，并且在调用之后从先进先出存储器中清除。

只要两个时钟信号发生器在中继控制PSR中处于无差错状态，两个处理器设备的时钟信号发生器CLK、CLK′附加可以同步的，更确切地说两个信号发生器相互固定地同步。通过时钟交叉线CXL(‘时钟交叉线’)实现同步，时钟交叉线在逻辑方面属于交叉总线，可是在本实施例中单独执行同步。在初始化处理器设备MPU′时以此实现系统时钟的同步，-只要存在-由时钟信号发生器接管第一处理器设备MPU的时钟。从那时起两个时钟信号发生器固定保持相互同步，对此依赖于实施形式确定允许的同步公差，例如纳秒级的最大时间差。

微同步运行方式

本发明的主要目的是，在无干扰的运行期间处理器设备MPU、MPU′可以同时在完整运行中如此运行，即其系统时钟相互同步，并且其处理器CPU、CPU′在时钟脉冲波前执行同一个过程。同步性的这个特别形式在下面被称作“微同步性”。该发明因此致力于产生、维持和监控加倍系统PSR的同步运行，包括在出错情况下向外无干扰的转接。

通过持续交换在处理器设备MPU、MPU′之间特征的形式的控制信号实现微同步运行的监控。特征包含用于检查数据交换，也就是在此检查处理器CPU经过处理器总线PBU的数据存取的特征信息。这些特征例如可以按照一个检验总和的形式或借助于一个组合的数据压缩与选择方法由此形成为超出数据存取的，例如读出/写入的数据、存储器地址、端口地址等等的或一个预确定的分量的重要数值的识别代码。以这种方式在干扰微同步运行的情况下已交换的特征的内容彼此偏离，并且因此可以用于干扰识别。

由此在四个系统时钟的执行时间后能够识别在出错情况下出现的非同步性。本发明的主要优点在于，在一个硬件出错或软件出错之后立刻插手差错识别，并且可以引起转接到无差错的处理器设备上。

根据本发明处理器总线存取在两个处理器设备MPU、MPU′中在微同步运行模式下相互同步。经过处理器CPU、CPU′的处理器总线PBU、PBU′可供使用的元件因此同样遭受到微同步性，并且在每个处理器设备MPU、MPU′中分别形成一个“微同步范围”MSY、MSY′，在图1中以短划线定界。二个“微同步的范围”彼此通过时钟信号发生器CLK、CLk′的公共的系统时钟同步，在该范围内在相同的时钟时间内执行相同的过程。只要无差错地进行微同步的运行，二个处理器设备MPU、MPU′时钟占据相同状态。为了检查微同步性，经过交叉总线BXL交换特征。只要处理器设备的特征是相同的，在根据本发明的概念的意义上微同步性视为等待。在每个总线存取中由处理器CPU确定特征，并且特征被移交给总线控制设备BMI。在一个变体中，总线控制设备BMI本身也可以经过处理器总线计算特征。

一个处理器设备MPU也可以具有这样的元件，该元件不属于一个“微同步范围”MSY。如此不同步的元件是特别如此的元件，对于该元件来说同步于系统时钟的存取是不可能的或不合理的。关于图1，例如对于一个固定磁盘存储器HDD或一个永久性存储器ROM来说是这种情况。借助域一个或多个非同步的总线ABU实现到这些非同步元件的访问，对此总线控制器BMI用作在一方面这个或者这些非同步的总线和另一方面“微同步的”处理器总线PBU之间的接口。一方面可以在分别特有的元件上实现对非同步元件的存取，例如在 “主设备”方面处理器CPU从永久性磁盘ROM中读取和相似的、“从属”处理器CPU′从“从属”方面的永久性磁盘ROM′中读取。另一方面可以实现对一个确定元件、例如二个固定磁盘HDD、HDD′中的确定的一个的非同步存取，对此如此获得的数据被复制给另外的处理器设备(‘cross read’-交叉读取)。通过这种方式这是可能的，即仅仅简单实现非同步元件，或如果非同步元件被加倍，则也可以认为是不同的装置。

微同步性的监控(特征交换，差错处理)

为了检查在微同步状态中正确运行，在处理器设备MPU、MPU′之间交换涉及处理器总线PBU、PBU′的数据的特征，并且相互进行比较，参见图2。通过处理其设备MPU的处理器CPU形成处理器总线PBU的特征psg。经过交叉总线BXL提供伙伴设备MPU′的特征xsg。在这种情况下，为了平衡运行时间延迟，经过一个先进先出存储器PFF缓冲独有的特征。二个特征被供给一个比较器VGL，该比较器逐位地比较这些特征并且在到达的特征至少一位不一致的情况下激活其输出信号；该输出信号经过一个D触发器停止提供时钟脉冲，并且作为特征检查信号sfl递交给总线控制设备BMI的控制逻辑电路。

为了检验的目的，可以模拟特征差错。为此预先规定一个特有的差错检验输入fti，该输入激活一个逻辑电路FTL，其在伙伴特征中用该特有的特征的倒置第一位代替第一位b0。

只要不进行交叉读出存取，实现特征的交换。对此交叉总线有利地连接到全双工运行上，以至可以同时传输特征。如果出现交叉交叉读取请求，则禁止特征交换，并且已经接通用于交叉读取的交叉总线的数据通路。当在结束交叉读取过程之后转换到特征检查时，触发特征比较的信号还截止确定数目的时钟，直到在特有的和交换的特征之间重新存在同步。

为了检验的目的，此外也在微同步模式中经过一个为此特地预先规定的输入断开特征检查。这可以用于，为了检验目的单个的处理器设备MPU伪装为微同步运行。

以一个状态为出发点，在该状态中二个处理器设备MPU、MPU′的工作存储器MEM、MEN′的存储器内容是一致的，例如通过一个为此预先规定的起动信号、同步复位可以实现微同步的启动，在需要时也可以通过一个处理器中断实现这个同步复位。根据这个同步复位，在一个预先确定的最大时钟偏差、所谓的容许的‘时钟偏离’内同步起动二个处理器设备CPU、CPU′，并且按顺序微同步执行其指令。

根据下面的状态或事件：

-出现特征差错-特征检查信号sfl；

-交叉读取-超时(见下)；

-出现另外的差错中断、例如根据在总线控制设备BMI中内部差错；

-系统起动或复位；结束微同步运行。在出错情况下无差错的处理器设备继续运行，并且因此承担在“单独存在”模式中运行；只要这是可能的，另外的处理器设备实施自检。通过相应的指示或出错信息当然可以通知维护人模式变换。

对非同步范围的存取(交叉读取)

从事于实施交叉读取的、总线控制设备的元件在此称作交叉读出设备(BXR‘总线交叉读取控制’)。交叉读取设备可以作为总线控制设备BMI的特有单元实现或通过总线控制设备的不同元件实现；也可以为另外的任务预先规定交叉读出设备的元件。交叉读出设备有利于处理器设备MPU、MPU′的元件，特别是非同步元件经过交叉总线BXL的相互读取；在一个与伙伴交叉读取出设备同步的时刻释放交换的数据。

通过寻址分配给这些元件的地址域实现加倍的非对元件，例如永久性存储器ROM、ROM′的存取的控制。正如已经提到的，这些可能的存取方式是对分别特有的元件(ROM/ROM′)、对第一处理器设备MPU的元件(ROM)或对第二处理器设备MPU′的元件(ROM′)的存取；在第二和第三种情况中进行同另外的处理器设备交叉的读取过程。为了实现三个不同的存取，在处理器CPU可及的地址域内与各个元件一致的地址域增加四倍。

在图3中为加倍设备PSR的永久性存储器ROM、ROM′的地址域Adr、Adr′表明了存储器分配的图例，这些地址域分别占有64MB的地址空间；因此整个分配给永久性存储器的地址空间包含256MB，例如从基本地址512MB起。在对第一地址域Adr存取时，在第一存储器ROM上存取：第一总线控制设备BMI经过相应非同步的总线ASU从存储器ROM中读出数据，经过交叉总线把数据传递给另外的设备BMI′，并且在二个处理器总线PBU、PBU′上同步释放数据。对第二地址域Adr′的存取相当于对第二存储器ROM′的存取，在这个存储器中代替对特有存储器ROM的存取，第一处理器设备经过交叉总线BXL从第二处理器设备中接收数据：类似于先前的情况，第二总线控制设备BMI′经过相应非同步的总线ASU′从存储器ROM′中读出数据，经过交叉总线把数据传递给第一设备BMI，并且在二个处理器总线PBU、PBU′上同步释放数据。在对第三地址域Adr/Adr′的存取时，在二个处理器设备MPU、MPU′中实现对分别特有的永久存储器ROM、ROM′的存取，不使用交叉总线。第四地址域没有独特意义，并且例如象第三域一样可以配备相同的功能。

通过交叉读出原理因此在微同步的范围内使二个处理器CPU、CPU′对一个部件的非同步的数据区MSY的存取成为可能。除了经过非对称总线ABU的存取之外，如此也讲述了对总线控制设备BMI的内部寄存器的存取。经过交叉总线BXL通过分别特有的请求信号信令化对非同步区域或者总线控制设备的内部寄存器的存取，这些请求信号分别长时间地激活一个公共的总线周期。通过一个附加的方向信号表明在总线控制设备BMI、BMI′之间的数据转移的方向。

借助于一个所谓的就绪信号实现交叉读出的数据释放到处理器总线PBU、PBU′上。在对除了同步范围之外的所有元件的所有存取中使用这个就绪信号，以及用于“空写”存取，这是对非同步总线ABU、ABU′或总线控制设备的寄存器的写存取，在存取中没有数据传输并且因此没有数据可以用于处理器CPU、CPU′的同步。如果相应的请求是合适的，并且激活交叉读出功能，则就绪信号经过交叉总线BXL传输到伙伴设备；在伙伴方面就绪信号恰当地配备一个超时。如果没有成功地交叉读出而输出超时，则触发一个差错信号和此外一个中断信号，以便防止系统闭锁和结束微同步运行。从包括内部延迟在内的非同步总线的一个周期的最大持续时间中得出超时的持续时间。典型值例如是330个时钟周期。

在交叉读出超时的情况下差错信号的触发是必要的，因为接收单元不可能中断交叉读出过程，而发射单元的激励器还是有效的；当然存在受到损害的危险。

如果不经过交叉总线接通就绪信号，则在非微同步的运行中交叉读出请求和“空写”请求也可以是有效的。可是在非同步的运行中也起动超时-该超时安全停止，因为没有得出伙伴设备的就绪信号-并且通过与此连接的中断信号在非微同步的运行中告知对伙伴设备的非法存取的运行软件。

也可以为微同步区域的另外元件对非同步元件的存取激活交叉读取过程，例如在一个为具有在工作存储器和固定磁盘存储器之间通过例如直接存取的数据交换的非同步范围的固定磁盘在工作存储器中设置的存储器缓冲器中。

微同步性的建立(交叉刷新)

按照本发明在较短时间内以一个状态为出发点，在该状态中仅仅一个处理器设备MPU有效(在完整运行状态中鉴于处理器系统PSR的运行作为中继控制)，在没有运行干扰的情况下微同步运行的建立是可能的。第二处理器设备MPU′，其例如恰好嵌入或复位，并且这时初始化其“从属”运行，达到激活处理器设备MPU的当前状态。这个刷新发生“在后台”，也就是没有中继控制PSR的运行过程的延迟。更新的目的是存储器内容和也许的外围状态的、比如在此的ATM组件、二个处理器设备MPU、MPU′的一致。为了这个目的，根据本发明为此建立总线控制设备BMI，在微同步运行中经过处理器总线PBU在处理器CPU的一个存取间隔期间直接对处理器设备的元件、尤其是对处理器总线进行存取，并且经过交叉总线BXL交换在直接存取时读出和/或写入的这些数据或涉及如此的数据。

为了实施刷新在“从属”MEM′中复制“激活”工作存储器MEM的存储器内容。借助于总线控制设备BMI经过处理器总线PBU在激活处理器设备CPU的存取间隔期间的直接存取实现“激活”工作存储器MEM的读出(‘交叉复制’)。读出的存储器内容经过交叉总线BXL发送到从属处理器设备。附加地在对工作存储器MEM写存取时在已经传递的存储器内容的区域内更新“从属”存储器MEM′的相应地址域的内容(‘交叉更新’)，这时通过分别复制相关数据和处理器总线PBU的存储器地址和经过交叉总线BXL传递实现的。

对于交叉读出的实施，总线控制设备BMI(自然分别在二个处理器设备中)具有一个交叉刷新主设备BXUM(‘总线交叉更新主机’)和一个交叉刷新从属设备BXUS(‘总线交叉更新从属设备’)。交叉刷新设备BXUM、BXUS可以实现为总线控制设备BMI特有的单元，共同在一个交叉刷新单元中或通过总线控制设备的不同元件实现；也可以为另外的任务预先规定交叉刷新设备的元件。下面为了简洁起见交叉刷新设备称作主机BXUM或者从属设备BXUS。在刷新阶段期间激活处理器设备MPU的主机BXUM是发射机，其通过直接存取读出工作存储器MEM的内容，并把内容与分别附属的存储器地址一起经过交叉总线BXL传递，从属处理器设备MPU′的从属设备BXUS′是接收机，其经过交叉总线BXL把与分别附属的存储器地址一起共同接收的存储器内容在相应的位置上写入在工作存储器MEM′中。在图4中指出了在忽略全部的对于理解非绝对需要的元件，特别是控制线路和主设备与交叉总线的禁止信号的情况下在经过交叉总线BXL的交叉刷新时数据流的基本特征。

在一个处理器设备上-排除检验目的-始终或者激活主机BXUM或者激活从属设备BXUS，可是不是同时激活二者。同样根据刷新过程的实质在处理器系统PSR中始终仅仅激活处理器设备MPU、MPU′的主机中的一个。后者在处理器设备中借助于一个用于激活分别特有的主机BXUM的交叉刷新释放信号(BXUN可能)保证，在处理器设备之间如此交叉这些信号，即禁止另外处理器设备的主机。在微同步运行方式期间-可以排除检验目的-截止交叉刷新设备BXUM、BXUS，特别是禁止在完整运行状态中通过从属设备BXUS对工作存储器的写入。

交叉刷新主设备

交叉刷新主设备BXUM具有二个区间寄存器，其关于工作存储器MEM定义一个地址区间，从该区间中读出存储器内容并复制到“非激活”方面。在通过区间寄存器定义的地址区间的存储器内容实现复制之后继续移动区间，有益地到与这个区间临接的地址区间。同时，通过这个寄存器结合工作存储器MEM的基准地址定义已经复制的区域，该区域在写存取时在相应的“非激活”存储器区域MEM′中被更新。

在刷新阶段期间，主设备方面MPU的交叉刷新主机BXUM检查通过区间寄存器在所有写存取中以及在“交叉复制”的直接读存取中确定的工作存储器MEM的存储器区域。如果识别一个如此的存取，则经过交叉总线BXL传输该存取的地址和数据以及附加信息，例如一个用于区分地址和数据的特征位和/或一个用于标记数据串结束的特征位。在本实施例的情况下数据串结束的标记是必需的，因为ATM应用的一个完整的数据组，即一个所谓的数据串，包含20个字长。依赖于实施形式经过交叉总线可以传输另外的附加信息。

在每个处理器总线周期中，以一个地址有效信号接受在主机BXUM的地址比较寄存器中的地址，并且与区间寄存器进行比较。比较的结果与工作存储器的写信号和总线控制设备BMI的直接存取信号一起被分析求值，并从中推导出，是否执行一个交叉刷新周期用于经过交叉总线PBU传输数据到处理器总线PBU上。如果不，则主机BXUM等待紧接着的有效地址。如果与此相反初始化交叉刷新周期，在一个预先规定在主机BXUM中的先进先出存储器中写入数据。

在本实施例中，在一个数据串周期期间随着处理器总线PBU的每个时钟周期出现总线宽的新数据，也就是说一个32位字。在具有16位总线宽的交叉总线BXL上因此需要二个时钟周期。为了不使处理器设备MPU减速，在主机BXUM中为了消除在交叉总线BXL上的瓶颈预先规定一个先进先出存储器MFF(‘主先进先出’)。正如在图4a的方框电路图中指出的，实现在具有各32位的主先进先出存储器MFF中写入，在读出期间，也就是说经过交叉总线BXL的传递，分别提供16位。写入每个有交叉刷新义务的地址pad和每个有交叉刷新义务的数据pdt。地址pad和数据字pdt经过用于控制时钟布局的D寄存器和一个乘法器MUX被供给先进先出存储器MFF。

正如已经提到的，在主先进先出存储器MFF中分别32位方式地或34位方式地写入并且16位方式地或者18位方式地读出。为了能够以32位传输全部地址，与附属的特征位pkb一起、可是没有二个最高位地传输地址pad。在本实施例中最高位的传输是多余的，因为工作存储器MEM仅仅占用一部分地址空间。主先进先出存储器MFF的深度总计为例如20乘34位，对此从各16位的地址和数据，加上附加信息中得出34位，并且与ATM应用的数据串长度一致选择数目20。主先进先出存储器MFF与另一个处理器设备MPU′的一个从属先进先出存储器SFF(‘从FiFo’)连接，并且只要其不是空的，发送给这个从属先进先出存储器地址字和数据字。

在特殊的情况中，例如如果在激活处理器设备MPU中连续出现多个有交叉刷新义务的数据串，并因此先进先出存储器达到了其饱和状态，则需减慢这些数据串。借助与一个特有的信号告知工作存储器MEM的控制器主先进先出存储器MFF达到饱和，该信号减慢对存储器的写存取，例如仅仅允许多次地以一半的时钟速率进行写存取，或短暂地阻止写存取，直到撤回这个信号。如果该先进先出存储器MFF快速地充满，也就是例如仅仅还二个记录是空的，并且识别有交叉刷新义务的总线存取，则当然激活该信号。因此防止，减慢初始化本来没有交叉更新的存取。

交叉刷新从属设备

该从属设备BXUS′接收主设备BXUM经过交叉总线BXL发送的数据。在本实施例中每一个周期接收16位数据和2位控制信息(地址/数据特征位和数据串结束特征位)。正如已经提到的，该从属设备BXUS′同样具有一个先进先出存储器，从属先进先出存储器SFF，在该该存储器中一方面经过交叉总线BXL写入到达的数据，，另一方面读出数据并转交到处理器总线PBU′上。如果存在至少一组地址字和数据字(也就是先进先出存储器中的至少二个记录)，处理器总线PBU′要求，只要对于从属设备BXUS′处理器总线是空的，就对工作存储器MEM′执行一个写周期；在此期间在从属设备BXUM上的等待信号防止丢失数据。

正如从图4b的方框电路图中获悉的，从属先进先出存储器SFF包括二个具有例如各36个单元深度的信息组FF0、FF1，在这些单元中交替地写入。经过交叉总线BXL一定依次接收一个长字的较高的16位字hsw和一个长字的较低16位字1sw；一个乘法其MUX执行这些字hsw、1sw以及特征位pkb在先进先出存储器信息组FF0、FF1上的分配。通过这种方式，实施2×16位到32位(34位)的转换。二个字hsw、1sw的特征位是彼此冗余的，并且因此地址pad或者数据pdt的每长字仅仅一次地存储。由此得出，一个信息组FF0是18位宽的，另一个信息组FF1是16位宽的。对过交叉总线BXL来到的数据hsw、1sw、pkb结束计时钟，并放置在一个总线上，在该总线上存在先进先出存储器单元FF0、FF1的输入端。由一个6位的写计数器控制信息组FF0、FF1输入端的控制线，对此写计数器的最低位对此进行判断，在哪一个先进先出存储器信息组中写入。对此仅仅在具有偶数地址的记录中同时存储控制位pkb，因为原则上以32位格式进行处理器总线存取。

在从属先进先出存储器SFF的读出时，首先在地址比较寄存器中存入地址pad，并且在那与区间寄存器进行比较。如果地址不在置入的范围内或不涉及一个适合的地址，则从属设备BXUS′停止运行，并且通过一个信号输出表明这个差错，该差错例如触发用于差错处理的中断。如果地址是正常的，请求处理器总线PBU′发出请求。如果从属设备BXUS′得到总线，则在存储器MEM′上实施一个写周期。数据放置在处理器总线PBU′上，直到在先进先出存储器SFF中同时存储的特征位的信令表明数据串结束。

正如已经说明的，从属设备BXUS′具有一个由二部分组成的从属先进先出存储器SFF，其发生脉冲发式地工作并且可以同时写入和读出。在先进先出存储器SFF中的一个记录包括34位。其中32位是数据pdt和地址pad，正如上面附加阐述的两个剩余的位是特征位pkb，该特征位用于控制总线周期的次序。可是始终32位方式地、不考虑特征位地、实现在交叉总线BXL上的数据传输，该特征位以地址字的形式在交叉总线上共同传输。如果在从属先进先出存储器SFF中达到满状态，以至可以暂存少于20长字，通过已经提到的禁止信号禁止另外的数据经过交叉总线BSL通过伙伴设备MPU的主设备BXUM的传递。

如果并且只要主先进先出存储器是空的，就从主先进先出存储器MFF中读出地址/数据。在本实施例中通过一个Silo禁止信号实现在主先进先出存储器和从属先进先出存储器MFF、SFF之间的协调，该禁止信号来源于从属处理其设备的从属设备BXUS′，并且用于，封锁主先进先出存储器MFF的读出。例如这可能是必需的，此外不消除从属先进先出存储器SFF的溢出。这是通过一个特有的监控电路如下保证的。如果在从属设备BXUS′上先进先出存储器SFF超出一个预确定的界限被填满-例如如果仅仅多个16长字是空的，因此不在可能存储一个完整的ATM数据串-，则设置Silo禁止信号，其被供给伙伴方面(激活处理器设备MPU)的从属设备BXUM。如果在激活从设备BXUM期间设置这个信号，则借助于从属控制器的一个内部封锁信号封锁处理器总线PBU和/或处理器CPU，以便阻止另外数据的发送。此外，在从属设备BXUM中起动128个时钟的超时；在超时溢出的情况下重新取消封锁信号，从属设备BXUM停止，并且例如借助于一个NMI中断触发差错处理。这是一个安全措施，其避免处理器设备MPU在伙伴设备MPU′的硬件差错情况下的持续封锁。

除了在有效的交叉刷新主设备BXUM中，在所有系统状态中禁止先进先出存储器的作用，以便防止例如由于一个损坏的从属设备BXUS′而无意地封锁交叉总线BXL。在XUM的输入端上Silo禁止信号如此遭受边缘识别，即如果出现下降边缘-禁止信号是低电平有效-并且激活主设备BXUM，则仅仅激活内部封锁信号。

微同步运行的起动

交叉刷新最后实现一种状态，在该状态中二个处理器设备MPU、MPU′的工作存储器MEM、MEM′的存储器内容一致。如果是这种情况，总线控制设备BMI触发一个信号，同步复位，其激活微同步模式并引起，二个处理器CPU、CPU′微同步地处理如下指令。

检验交叉刷新

为了检验交叉刷新功能，在微同步运行期间或在一个处理器设备MPU的单独存在的运行中预先规定一个交叉刷新检验环路(BXUT、‘总线交叉更新检验环路’)，可以经过一个特有的控制电路激活这个交叉检验环路。仅仅在这个检验情况下这时可能的，同时激活这个处理器设备的主设备BXUM和从属设备BXUS。这个检验环路一起迅速地接通一个处理器设备的主设备BXUM和从属设备BXUS，可是截止经过交叉总线BXL到另一个处理器设备MPU′的连接。后者是必需的，以便避免在数据线上意外的短路。在数据从主设备BXUM到从属设备BXUS的内部传送时，给地址配备一个在特有的寄存器中存储的偏移，因此从属设备BXUS不把数据重新写在这个地址位上。

注明，交叉刷新的实现本来不以此为前提，参与的处理器设备可以在一个微同步的运行方式中运行；更确切地说交叉刷新机理适合于普通形式的加倍处理器设备，在这个处理器设备中要求例如工作存储器的相互更新。

Claims

1. 处理器设备(MPU)，其具有一个时钟产生单元(CLK)、一个处理器单元(CPU)、一个工作存储器(MEM)和一个作为处理器单元与工作存储器的数据总线和地址总线建立的处理器总线(PBU)，其特征在于，一个总线控制设备(BMI)，其具有到至少一个另外的处理器设备(MPU′)的、适合于交叉总线(BXL)的一个接口，如此建立这个总线控制设备，在处理器设备(MPU)的运行期间，在一个共同的与至少一个经过交叉总线连接的处理器设备(MPU′)微同步的运行方式中，在经过处理器总线(PBU)的数据交换，

-计算或接收交换数据的特征(psg)，

-与一个至少另外的总线控制设备(BMI′)经过交叉总线(BXL)交换这个特征，

-如此得到的特征(xsg)与独有的特征(psg)比较，并且

-在特征缺乏一致的情况下输出一个差错信号(sfl)，该信号触发处理器设备(MPU)的一个差错处理。

2.按照权利要求1的处理器设备(MPU)，其特征在于，时钟产生单元(CLK)在一个预先确定的最大同步公差内可以与第二个经过交叉总线连接的处理器设备(MPU′)的一个时钟产生单元(CLK′)同步，并且处理器单元(CPU)在时钟产生单元(CLK)的同步时钟基础上在一个预先确定的最大时钟偏差内通过一个起动信号可以与第二处理器设备(MPU′)的一个处理器单元(CPU′)同步起动。

3.按照权利要求1或2的处理器设备(MPU)，其特征在于，总线控制设备(BMI)具有一个比较组件(VGL)，经过其输入端输送特征(psg、xsg)，并且该比较组件被建立用于逐位比较特征。

4. 按照权利要求1至2之一的处理器设备(MPU)，其特征在于，独有的特征(psg)经过一个先进先出存储器(PFF)被时间延迟地供给比较。

5.按照权利要求1至2之一的处理器设备(MPU)，其特征在于，总线控制设备(BMI)具有一个交叉读出设备，其在释放读出数据的情况下在与第二处理器设备(MPU′)的交叉读出设备同步的时刻被建立用于处理器设备(MPU)的和/或经过交叉总线(BXL)连接的第二处理器设备(MPU′)的元件经过交叉总线的相互读取。

6.按照权利要求5的处理器设备(MPU)，其特征在于，为此建立这个交叉读出设备，在对一个在处理器设备(MPU)方面可以存取的元件读存取时，经过交叉总线(BXL)传递这个元件获得的数据。

7.按照权利要求5的处理器设备(MPU)，其特征在于，为此建立交叉读出设备，代替一个对在第二处理器设备(MPU′)方面可以存取的元件的读存取，经过交叉总线(BXL)由第二处理器设备(MPU′)接收相应的数据。

8.按照权利要求5的处理器设备(MPU)，其特征在于，交叉读出设备根据分配给相关元件的地址域的寻址控制对处理器设备(MPU)的或者第二处理器设备(MPU′)的元件的存取，其中

-分配给两个处理器设备(MPU、MPU′)对处理器设备(MPU)的相关元件的存取一个第一地址域，

-分配给两个处理器设备对第二处理器设备(MPU′)的相关元件的存取一个第二地址域，

9.按照权利要求1至2之一的处理器设备(MPU)，其特征在于，总线控制设备(BMI)具有一个交叉刷新主设备(BXUM)，为此建立这个交叉刷新主设备，通过直接存取读出工作存储器(MEM)的内容，并且经过交叉总线(BXL)与分别相应的存储器地址一起传递这个内容。

10.按照权利要求9的处理器设备(MPU)，其特征在于，为此建立这个主设备(BXUM)，在处理器单元(CPU)对工作存储器(MEM)写存取时在已经传递的存储器内容的地址域内经过交叉总线(BXL)分别传递相关存储器数据和存储器地址的复制。

11.按照权利要求9的处理器设备(MPU)，其特征在于，经过交叉总线交换的数据包含附加与在直接存储时读出或者写入数据的信息，其表明数据块的开始或结束，或用于区分地址和数据的地址识别码。

12.按照权利要求9的处理器设备(MPU)，其特征在于，主设备(BXUM)具有一个先进先出存储器(MFF)作为适合于经过交叉总线需传输的数据和地址的缓冲存储器。

13.按照权利要求12的处理器设备(MPU)，其特征在于，主设备(BXUM)具有一个信号输出端，在先进先出存储器(MFF)的预先确定占空系数的情况下激活这个信号输出端，并且该输出端与处理器单元(CPU)的一个输入端连接，通过该输出端减缓或者短暂阻止处理器单元(CPU)对工作存储器(MEM)的写存取。

14.按照权利要求9的处理器设备(MPU)，其特征在于，总线控制设备(BMI)具有一个交叉刷新从属设备(BXUS′)，为此建立这个交叉刷新从属设备，经过交叉总线(BXL)接收的存储器内容与分别附属的存储器地址一起在相应的地址位上写入在工作存储器(MEM)中。

15.按照权利要求14的处理器设备(MPU)，其特征在于，交叉刷新从属设备具有一个先进先出存储器(SFF)作为适合于经过交叉总线传输的数据和地址的缓冲存储器。