CN108631034A - 模块基板 - Google Patents

模块基板 Download PDF

Info

Publication number
CN108631034A
CN108631034A CN201810203800.1A CN201810203800A CN108631034A CN 108631034 A CN108631034 A CN 108631034A CN 201810203800 A CN201810203800 A CN 201810203800A CN 108631034 A CN108631034 A CN 108631034A
Authority
CN
China
Prior art keywords
wiring layer
opening
module substrate
metallic wiring
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201810203800.1A
Other languages
English (en)
Inventor
水野纮
水野纮一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN108631034A publication Critical patent/CN108631034A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P3/00—Waveguides; Transmission lines of the waveguide type
    • H01P3/12—Hollow waveguides
    • H01P3/121—Hollow waveguides integrated in a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P5/00—Coupling devices of the waveguide type
    • H01P5/08—Coupling devices of the waveguide type for linking dissimilar lines or devices
    • H01P5/10—Coupling devices of the waveguide type for linking dissimilar lines or devices for coupling balanced lines or devices with unbalanced lines or devices
    • H01P5/107—Hollow-waveguide/strip-line transitions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6627—Waveguides, e.g. microstrip line, strip line, coplanar line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Waveguides (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

一种模块基板，其具备：表层，其连接具有波导管开口的矩形波导管构造；多个金属配线层，其经由电介质层层叠，包含具有传输线路和形成于传输线路的一部分的耦合元件的第一金属配线层、层叠于比第一金属配线层远离矩形波导管构造的位置的第二金属配线层；多个通孔，其将相邻的金属配线层之间连接，在表层设有与波导管开口相对且在自表层俯视时围绕耦合元件的第一开口，在第一金属配线层与第二金属配线层之间的投影了第一开口的范围内形成由多个通孔的一部分通孔包围的电介质层的区域，俯视的区域的尺寸比波导管开口小。

Description

模块基板
技术领域
本发明涉及模块基板。详细地，本发明涉及实现波导管和集成电路的组合作为天线元件的模块基板。
背景技术
近年来，由于能够利用宽带信号，研究了使用100GHz以上的频率的高速无线通信系统或高分辨率的雷达系统。例如，尝试使用了300GHz频带的高速无线通信系统用的前端电路、使用了140GHz频带的高分辨率雷达系统的集成电路化。
在现有的无线通信系统或雷达系统中，为了向空间辐射高频信号(无线信号)或收集空间的电力，在集成电路和天线元件的连接时，研究与天线元件的耦合。
例如，在专利文献1中，对用于向空间辐射高频信号或收集空间的电力的集成电路和天线元件的连接进行研究。
专利文献1：美国专利第8912858号说明书
然而，在专利文献1中作为向空间辐射100GHz频带以上的信号或收集空间的电力的构成是不充分的。
发明内容
本发明的非限定的实施例有助于提供能够高效率且低损耗地向空间辐射100GHz频带以上的信号或收集空间的电力的模块基板。
本发明一方面的模块基板具备：表层，其连接具有波导管开口的矩形波导管构造；多个金属配线层，其经由电介质层层叠，包含具有传输线路和形成于所述传输线路的一部分的耦合元件的第一金属配线层、层叠于比所述第一金属配线层更远离所述矩形波导管构造的位置的第二金属配线层；多个通孔，其将相邻的金属配线层之间连接，在所述表层设有第一开口，其与所述波导管开口相对，且在自所述表层的俯视时围绕所述耦合元件，在所述第一金属配线层与所述第二金属配线层之间的投影了所述第一开口的范围内，形成由所述多个通孔的一部分通孔包围的电介质层的区域，所述俯视的所述区域的尺寸比所述波导管开口小。
此外，这些综合的或具体的方式既可以通过系统、方法、集成电路、计算机程序或记录介质实现，也可以通过系统、装置、方法、集成电路、计算机程序及记录介质的任意组合来实现。
根据本发明的一方面，有助于提供能够高效且低损耗地向空间辐射100GHz频带以上的信号或收集空间的电力的模块基板。
本发明一方面的进一步的优点及效果由说明书及附图显而易见。该优点及/或效果分别通过几个实施方式以及说明书及附图记载的特征提供，但无需为了得到一个或更多的相同特征而必须全部提供。
附图说明
图1是表示现有的波导管和传输线路的连接之一例的图；
图2A是表示图1的截面S1的图；
图2B是表示图1的截面S2的图；
图3是表示高频带的矩形波导管规格、电磁波的波长和一般的机械加工方法中的尺寸公差和能够用高精度的机械加工方法实现的尺寸公差的关系的图；
图4是表示本发明实施方式1的模块基板之一例的俯视图；
图5A是图4的A1－A2的剖面图；
图5B是图4的B1－B2的剖面图；
图5C是图4的C1－C2的剖面图；
图6是表示高频带的矩形波导管规格的尺寸和考虑了介电常数的尺寸的关系的图；
图7A是表示将CMOS芯片和矩形波导管与模块基板连接的构成之一例的图；
图7B是表示将CMOS芯片和矩形波导管与模块基板连接的构成之一例的图；
图8是表示本发明实施方式1的模块基板的电磁构造之一例的图；
图9是表示本发明实施方式2的模块基板之一例的俯视图；
图10A是图9的A1－A2的剖面图；
图10B是图9的B1－B2的剖面图；
图10C是图9的C1－C2的剖面图；
图11是表示本发明实施方式2的模块基板的电磁构造之一例的图；
图12是表示本发明实施方式3的模块基板之一例的俯视图；
图13A是图12的A1－A2的剖面图；
图13B是图12的B1－B2的剖面图；
图13C是图12的C1－C2的剖面图；
图14是表示本发明实施方式4的模块基板之一例的剖面图；
图15是表示本发明实施方式4的模块基板的电磁构造之一例的图；
图16是表示本发明实施方式5的模块基板之一例的剖面图；
图17是表示本发明实施方式5的模块基板的电磁构造之一例的图。
标记说明
2：CMOS芯片
2a：高频端子
3：矩形波导管构造
3a：波导管开口
3b：管
10、20、30、40、50：模块基板
11a～11d、21a、31a、31e、41e～41j、51e～51j：配线层
12：电介质层
13：传输线路
14：耦合元件
15、25、35：接地导体面
16、26、36、46、56：通孔构造
18、28、38：对位标记
19a、19b、19c、29a、39a、39e、49e～49j、59e～59j：开口
101：波导管
102：耦合元件
103：反射面(背面短路)
具体实施方式
图1是表示现有的波导管和传输线路的连接之一例的图。图2A是表示图1的截面S1的图。图2B是表示图1的截面S2的图。目前，在使用同轴线路作为传输线路的频带、例如微波频带中，同轴线路和波导管的连接采用图1、图2A、图2B所示的构成。图1、图2A、图2B表示波导管101、耦合元件102、反射面103。在图1、图2A、图2B的构造中沿X轴的正方向插入的耦合元件102辐射电磁波，电力沿Z轴的正方向传播。
耦合元件102是插入波导管101的H面的同轴线路的中心导体，耦合元件102作为偶极型天线插入。从耦合元件102辐射的电磁波以TE01模式在波导管101的内部向两方向(Z轴的正方向及负方向)传播。
反射面103将波导管101的一端短路设置。以下，将反射面103适当记载为背面短路103。背面短路103将从耦合元件102辐射且向电力传播方向P的相反方向(Z轴的负方向)传播的电磁波反射。
例如，在耦合元件102与背面短路103的距离设定在电磁波的波长λ的1/4的情况下，在背面短路103反射的电磁波在耦合元件102的位置成为具有2π的相位差的电磁波，以同相与从耦合元件102向P方向辐射的电磁波加在一起而向电力传播方向P行进。因此，耦合元件102与背面短路103的距离在相当于电磁波的波长λ的1/4的频率，有效地实现从耦合元件102向波导管101的电磁场耦合。
在使用了半导体集成电路的高频电路中，高频信号(无线频率信号)通过主要形成于半导体芯片上的微带线路或共面导波路径等平面构造的传输线路传送至半导体芯片上的输出端子。进而，半导体芯片上的输出端子与形成于树脂基板上的平面构造的传输线路连接，将在该传输线路上传播的高频信号与天线等辐射元件连接。即，是形成于树脂基板上的平面构造的传输线路、波导管构造的结合构造。
专利文献1公开集成电路和波导管的结合构造的背面短路。专利文献1中，集成电路的高频输出通过形成于毫米波基板上的微波带状线传送，配置于树脂基板(PCB：PrintedCircuit Board)上开设的矩形孔的上部。在专利文献1中，另外形成覆盖毫米波基板的方式的背面短路，配置在与微波带状线相对的位置。在该构造中形成与波导管尺寸相同的背面短路。
在现有构成的波导管耦合构造中，例如在微波段，波长是10cm左右，在形成毫米波段的30GHz，波长是1cm左右，是相对于在使用现有技术的机械加工中能够实现的加工物的公差(例如±0.1mm)制作的机构获得的对位精度大两位数左右的构造体。因此，加工精度或对位精度能够通过通常技术实现。
另一方面，由于在100GHz以上的频率，波长是1mm～3mm，故而在基于现有技术的机械加工或机械机构的位置对齐方面难以得到足够的精度。
图3是表示高频带(无线频带)的矩形波导管规格、电磁波的波长和一般的机械加工方法下的尺寸公差(±0.02mm)和由高精度的机械加工方法可实现的尺寸公差(±0.005mm)的关系的图。图3表示与各频带对应的EIA(Electronic Industries Alliance)规格的波导管的规格名称和其尺寸。另外，作为电磁波的波长，表示代表性的频率的电磁波的空气中的1波长和1/4波长、介电常数3.0的介质中的1波长和1/4波长。另外，表示尺寸公差相对于各波导管的规格的尺寸的比率。
在作为300GHz频带的矩形波导管规格的WR3中，其内壁的尺寸(宽度方向W×高度方向H)是0.864mm×0.432mm。以矩形波导管的尺寸为基准，以±1％左右的精度将传输线路配置于矩形波导管内的设定位置的情况下，相对于X轴方向(高度方向H：X轴方向)为±0.005mm的对位精度。另外，相对于电磁波的传播方向，使用1/4波长的背面短路的情况下，为了以±1％左右的精度形成背面短路，在Z轴方向成为±0.0025mm的对位精度。
通过机械加工制造的构造体实现这些对位精度的情况下，由于引入高精度的机械加工方法和高精度的对位机构，故而认为制造成品率降低及制造成本上升等。
相对于上述的机械加工的精度、机械对位方法，基于树脂多层基板或半导体封装制造使用的积层法及半添加法的构图方法相对于一般的机械加工方法中的尺寸公差，可实现一位数左右高精度的加工。因此，在将树脂多层基板和波导管组合而形成波导管连接构造的情况下，能够以简易的方法实现希望的对位精度。
其另一方面，由于树脂材料的介电常数比空气大，为了在传输线路与波导管之间实现高效的电磁场耦合(作为高频信号传送介质的连接)，对将作为波导管内的介质的空气和作为树脂多层基板的媒体的树脂材料的介电常数的不连续性引起的阻抗不匹配降低的措施进行了研究。
本发明是鉴于该情况而设立的，有助于在使用100GHz频带以上的信号的高频通信系统或雷达系统中，提供能够高效且低损耗地向空间辐射100GHz频带以上的信号或收集空间的电力的由树脂多层基板形成的模块基板。
以下，对于本发明的实施方式，参照附图详细地进行说明。此外，以下说明的实施方式为一例，本发明并非由以下的实施方式来限定。
(实施方式1)
图4是表示本发明实施方式1的模块基板10之一例的俯视图。图5A是图4的A1－A2的剖面图。图5B是图4的B1－B2的剖面图。图5C是图4的C1－C2的剖面图。
模块基板10具有4层金属配线层(配线层11a～配线层11d)、及这些配线层间的电介质层12。模块基板10例如通过积层法形成为层叠基板。4层金属配线层(配线层11a～配线层11d)经由电介质层12层叠。
配线层11a是模块基板10的表层，具有传输线路13、耦合元件14、接地导体面15和对位标记18。
传输线路13形成于配线层11a，与CMOS芯片2的高频端子2a(参照图7B)连接。
耦合元件14形成于传输线路13端部的与矩形波导管构造3的波导管开口3a(参照图7B)相对的位置。
接地导体面15形成于传输线路13的两侧(Y轴的正方向和负方向)。接地导体面15通过通孔构造从配线层11a连接到配线层11d。
在配线层11a中，耦合元件14的周围除了对位标记18外，以与矩形波导管构造3的波导管开口3a(参照图7B)相同的形状被剥离。以下，在金属配线层中，将被剥离的部位记为开口。即，配线层11a在耦合元件14的周围除了对位标记18外，具有与矩形波导管构造3的波导管开口3a相同形状的开口19a。开口19a沿X轴方向的长度为H，开口19a沿Y轴方向的长度为W。此外，金属配线层的开口的内部既可以是空隙，也可以在内部层叠有电介质层12。
对位标记18在开口19a的内侧由金属图形形成。
位于配线层11a的下方(Z轴的负方向)的配线层11b及配线层11c分别具有以比形成于配线层11a的开口19a窄(小)的面积被矩形剥离的开口19b、开口19c。开口19b、开口19c在从Z轴的正方向俯视时，形成在相同的位置。沿着X轴方向的开口19b、开口19c的长度为He，沿着Y轴方向的开口19b、开口19c的长度为We(参照图4)。
配线层11d是相对于作为表层的配线层11a的背面的金属配线层。配线层11d作为将从耦合元件14辐射且在Z轴的负方向上行进的电磁波反射的背面短路发挥作用。
在该构成中，在模块基板10的膜厚方向(Z轴的负方向)形成有以电介质材料为介质的伪矩形波导管的一部分。另外，因将配线层11d相对于使用的频率设为背面短路(反射面)，根据电介质层12的介电常数，变更电介质层12的厚度及/或金属配线层的数量。
而且，在该构成中，在配线层11a与配线层11d之间形成由多个通孔构造16包围的电介质层的区域R。例如，沿着X轴方向的区域R的长度为He，沿着Y轴方向的区域R的长度为We。另外，配线层11a与配线层11d的间隔为λe/4。λe是在电介质层12的内部传播的电磁波的有效波长。
例如，He及We考虑所连接的波导管的尺寸和电介质层的介电常数来确定。
图6是表示高频带的矩形波导管规格的尺寸和考虑了介电常数的尺寸的关系的图。图6表示与图3同样的矩形波导管规格的尺寸和基于介电常数3.0和介电常数4.0两个介电常数转换矩形波导管规格的尺寸的尺寸。基于介电常数转换矩形波导管规格的尺寸的尺寸为由该介电常数的介质填充，具有与矩形波导管规格的尺寸同等特性的波导管的尺寸。
例如，在电介质层的介电常数为3.0的情况下，He及We也可以是相当于基于图6的介电常数3.0转换的尺寸的长度。但是，He及We不限定于此。He及We只要是He＜H、We＜W即可。
通过这样的构成，能够将电磁波向波导管构造的传送特性最佳化。另外，通过将电介质层12设为介电常数不同的另一材料，能够将电磁波的传送特性最佳化。
接着，对模块基板10、矩形波导管构造和CMOS芯片的连接进行说明。
图7A、图7B是表示将CMOS芯片2和矩形波导管构造3与模块基板10连接的构成的一例的图。图7A表示包含CMOS芯片2的设置位置S的模块基板10的俯视图，图7B表示沿着图7A中的A1－A2的模块基板10的截面、与模块基板10连接的CMOS芯片2和矩形波导管构造3的截面。
CMOS芯片2和模块基板10通过倒装芯片安装来连接，CMOS芯片2上的高频端子2a与模块基板10上的传输线路13连接。
矩形波导管构造3具有与模块基板10的配线层11a(表层)相对的波导管开口3a、以波导管开口3a为端部且沿着电力传输方向(Z轴的正方向)的管3b，与耦合元件14的位置进行位置对齐，与模块基板10连接。沿着X轴的矩形波导管的波导管开口3a的长度为H，沿着Y轴的矩形波导管的波导管开口3a的长度为W。
以矩形波导管构造3的波导管开口3a和配线层11a的开口19a的位置对齐的方式，将矩形波导管构造3从Z轴的正方向向负方向连接，由此，矩形波导管构造3和CMOS芯片2连接的模块基板10一体构成。通过该构成，从耦合元件14辐射的电磁波通过矩形波导管构造3的管3b向外部辐射。
图8是表示本实施方式1的模块基板10的电磁构造之一例的图。图8将连接了模块基板10和矩形波导管构造3的构成与图2A所示的现有的波导管和传输线路的连接图对比而示意性表示。从耦合元件14至背面短路(配线层11d)的距离因模块基板10的电介质层12而从λ/4缩短到λe/4，在膜厚方向(Z轴方向)形成的伪矩形波导管构造的尺寸也减小。
如以上说明，根据本实施方式1，考虑电介质层的介电常数，在与矩形波导管构造3连接的模块基板10上能够等效地形成波导管的一部分。根据该构成，因在模块基板10的内部能够形成相对于耦合元件14的背面短路，能够高效且低损耗地向空间辐射100GHz频带以上的信号或收集空间的电力。
另外，从耦合元件14至背面短路(配线层11d)的距离由树脂基板的膜厚规定，通过一般的制造方法，该膜厚的制造偏差能够实现±0.002mm左右。因此，与图1所示的机械加工得到的对位机构相比，能够更简便地构成背面短路。
另外，相对于在配线层11a的开口19a的内部形成的对位标记18，通过光学的方法从矩形波导管构造3的管3b的Z轴的正方向测量对位标记18的位置，由此能够高精度地进行耦合元件14相对于矩形波导管构造3的对位。例如，通过照相机从矩形波导管构造3的管3b的轴向检测对位标记18，使检测出的位置和矩形波导管构造3的波导管开口3a的位置一致，能够将矩形波导管构造3与模块基板10连接。另外，该方法可自动化，故而能够降低包含模块基板10和矩形波导管构造3的模块的制造成本。
此外，通过以使用的电磁波的波长的1/8以下的长度形成对位标记18的长度，能够减小对电磁波的传送特性的影响。另外，俯视时(从Z轴的正方向观察)，将对位标记18配置在配线层11b的开口19b的外侧也能够减小对传送特性的影响。
另外，通过在模块基板10的下方配置其他电介质基板或金属基板并设为模块基板的支承体，能够增加模块基板的机械强度。
(实施方式2)
图9是表示本发明实施方式2的模块基板20之一例的俯视图。图10A是图9的A1－A2的剖面图。图10B是图9的B1－B2的剖面图。图10C是图9的C1－C2的剖面图。此外，在图9、图10A～图10C中，对于与图4、图5A～图5C同样的构成标注相同的标记并省略说明。
模块基板20在作为表层的配线层21a及在配线层21a与配线层11b之间设有通孔构造26方面，与模块基板10不同。
配线层21a是模块基板20的表层，具有传输线路13、耦合元件14、接地导体面25和对位标记28。
传输线路13形成于配线层21a，与CMOS芯片2的高频端子2a(参照图7B)连接。
耦合元件14形成于传输线路13端部的与矩形波导管构造3的波导管开口3a(参照图7B)相对的位置。
接地导体面25形成于传输线路13的两侧(Y轴的正方向和负方向)。接地导体面25从配线层21a至配线层11d通过通孔构造16或通孔构造26连接。
对位标记28在开口29a的外侧且矩形波导管构造3的波导管开口3a所处的设置位置的内侧通过将金属图形的一部分剥离而形成。
在配线层21a上，耦合元件14的周围以考虑了电介质层12的介电常数引起的波长短缩的矩形波导管的形状被剥离。考虑了介电常数引起的波长短缩的矩形波导管的形状是指例如图6所示的等效的波导管尺寸的形状。配线层21a在耦合元件14的周围具有考虑了电介质层12的介电常数引起的波长短缩的矩形波导管形状的开口29a。沿X轴方向的开口29a的长度为He，沿Y轴方向的开口29a的长度为We。
通孔构造26配置在形成于配线层21a的开口29a的周围。
在该构成中，在模块基板20的膜厚方向(Z轴的负方向)形成有以电介质材料为介质的伪矩形波导管的一部分。
图11是表示本实施方式2的模块基板20的电磁构造的一例的图。图11是使连接模块基板20和矩形波导管构造3的结构与图2A所示的现有的波导管和传输线路的连接图对比而示意性地表示。因模块基板20的电介质层12，从耦合元件14至背面短路(配线层11d)的距离从λ/4缩短到λe/4，在膜厚方向(Z轴的负方向)形成的伪矩形波导管构造的尺寸也减小。另外，配线层21a的开口29a因具有考虑了电介质层12的介电常数引起的波长短缩的矩形波导管的形状，从耦合元件14至背面短路连续。
如以上说明，根据本实施方式2，考虑电介质层的介电常数，在与矩形波导管构造3连接的模块基板20上能够等效地形成波导管的一部分。通过该构成，因在模块基板20的内部能够形成相对于耦合元件14的背面短路，所以能够高效且低损耗地向空间辐射100GHz频带以上的信号或收集空间的电力。
另外，相对于在配线层21a的开口29a的外侧剥离金属图形而形成的对位标记18，从矩形波导管构造3的管3b的Z轴的正方向通过光学方法测量对位标记28的位置，由此，能够高精度地进行耦合元件14相对于矩形波导管构造3的波导管开口3a的对位。另外，通过在配线层21a的开口29a的外侧形成对位标记28，能够降低对位标记28对传送特性的影响。
另外，由于能够使配线层21a的开口29a比矩形波导管构造3的波导管开口3a小，故而在与矩形波导管构造3的连接中，通过与模块基板20贴紧，能够改善电气特性。
(实施方式3)
图12是表示本发明实施方式3的模块基板30的一例的俯视图。图13A是图12的A1－A2的剖面图。图13B是图12的B1－B2的剖面图。图13C是图12的C1－C2的剖面图。此外，在图12、图13A～图13C中，对于与图9、图10A～图10C同样的构成标注相同的标记并省略说明。
模块基板30将模块基板20的作为表层的配线层21a置换为配线层31a和配线层31e。而且，追加将配线层31a和配线层31e连接的通孔构造36。
配线层31a具有传输线路13和耦合元件14。
传输线路13形成于配线层31a，与CMOS芯片2的高频端子2a(参照图7B)连接。
耦合元件14形成在传输线路13端部的与矩形波导管构造3的波导管开口3a(参照图7B)相对的位置。
在配线层31a中，耦合元件14的周围以考虑了电介质层12的介电常数引起的波长短缩的矩形波导管的开口形状而被剥离。配线层31a在耦合元件14的周围具有考虑了电介质层12的介电常数引起的波长短缩的矩形波导管形状的开口39a。开口39a沿着X轴方向的长度为He，开口39a沿Y轴方向的长度为We。
配线层31e是模块基板30的表层，是覆盖传输线路13及耦合元件14的接地面。配线层31e具有接地导体面35及对位标记38。
接地导体面35从配线层31e至配线层11d通过通孔构造16或通孔构造36连接。
对位标记38在开口39e的外侧且矩形波导管构造3的波导管开口3a所处的设置位置的内侧通过将金属图形的一部分剥离而形成。
CMOS芯片2(参照图7B)与配线层31e连接，经由连接配线层31e和配线层31a的通孔构造36而与配线层31a的传输线路13连接。
在配线层31e，在Z轴的正方向上投影配线层31a的开口39a的位置具有通过以考虑了电介质层12的介电常数引起的波长短缩的矩形波导管的形状剥离而形成的开口39e。开口39e沿X轴方向的长度为He，开口29a沿Y轴方向的长度为We。
通孔构造36配置在形成于配线层31e的开口39e的周围及形成于配线层31a的开口39a的周围，与其它配线层电连接。
在该构成中，在模块基板30的膜厚方向(Z轴的负方向)形成以电介质材料为介质的伪矩形波导管的一部分。
如以上说明，根据本实施方式3，考虑电介质层的介电常数，在与矩形波导管构造3连接的模块基板30上能够等效地形成波导管的一部分。通过该构成，能够在模块基板30的内部形成相对于耦合元件14的背面短路，能够高效且低损耗地向空间辐射100GHz频带以上的信号或收集空间的电力。
另外，在形成于配线层31e的开口39e的周围配置新的通孔构造36。由此，通过使模块基板30与相对的矩形波导管构造3贴紧，能够改善模块基板30和矩形波导管构造3的结合部分的电气特性。
(实施方式4)
图14是表示本发明实施方式4的模块基板40的一例的剖面图。模块基板40的俯视图与图12所示的模块基板30的俯视图同样。图14表示相当于图12的A1－A2的剖面图的模块基板40的剖面图。此外，在图14中，对与图12、图13A～图13C同样的构成标注相同的标记并省略说明。
模块基板40将作为模块基板30的表层的配线层31e置换为配线层41e～41j。而且，追加将配线层41e～配线层41j之间连接的通孔构造46。
配线层41e是模块基板40的表层，具有对位标记(参照图12)。作为表层的配线层41e与具有耦合元件14的配线层31a的间隔为λe/2。
CMOS芯片2(参照图7B)与配线层41e连接，经由从配线层41e连接到配线层41j的通孔构造46及将配线层41j和配线层31a连接的通孔构造36而与配线层31a的传输线路13连接。
在配线层41e，在Z轴的正方向上投影配线层31a的开口39a(参照图13B)的位置具有通过以考虑了电介质层12的介电常数引起的波长短缩的矩形波导管的形状剥离而形成的开口49e。开口49e沿X轴方向的长度为He，开口49e沿Y轴方向的长度为We(参照图12)。
在配线层41f～配线层41j，同样分别在将配线层31a的开口39a在Z轴的正方向投影的位置具有通过以考虑了电介质层12的介电常数引起的波长短缩的矩形波导管的形状剥离而形成的开口49f～49j。
通孔构造46配置在开口49e～开口49j的周围及形成于配线层31a的开口39a(参照图13B)的周围，与其它配线层电连接。
在该构成中，在模块基板40的膜厚方向(Z轴的负方向及正方向)形成以电介质材料为介质的伪矩形波导管的一部分。
图15是表示本实施方式4的模块基板40的电磁构造的一例的图。图15将连接了模块基板40、和矩形波导管构造3的构成与图2A所示的现有的波导管和传输线路的连接图对比而示意性地表示。因模块基板40的电介质层12，从耦合元件14至背面短路(配线层11d)的距离从λ/4缩短到λe/4，形成于膜厚方向(Z轴的负方向)的伪矩形波导管构造的尺寸(Z轴方向的长度)也从λ/2减小到λe/2。另外，通过比形成有耦合元件14的配线层31a靠上方(Z轴的正方向)的配线层41e～配线层41j，从耦合元件14在辐射方向(Z轴的正方向)能够形成长度为λe/2的伪波导管构造。
如以上说明，根据本实施方式4，考虑了电介质层的介电常数，在与矩形波导管构造3连接的模块基板40上能够等效地形成波导管的一部分。根据该构成，在模块基板40的内部能够形成相对于耦合元件14的背面短路，因此，能够高效且低损耗地向空间辐射100GHz频带以上的信号或收集空间的电力。
另外，通过比形成有耦合元件14的配线层31a靠上方(Z轴的正方向)的配线层41e～配线层41j，从耦合元件14向辐射方向侧能够形成长度为λe/2的伪波导管构造。根据该构成，能够降低在相对于耦合元件14的电介质层12和空气的边界产生的阻抗不匹配的影响。
(实施方式5)
图16是表示本发明实施方式5的模块基板50的一例的剖面图。模块基板50的俯视图除了在内层设置耦合元件14及传输线路13这一点之外，与图4所示的模块基板10的俯视图同样。图16表示与图4的A1－A2的剖面图相当的模块基板50的剖面图。
另外，模块基板50在比设有耦合元件14的配线层31a靠上方(Z轴的正方向)设置有多个配线层这一点上，与模块基板40相同。因此，在图16中，对于与图14同样的构成标注相同的标记并省略说明。
在模块基板50，模块基板40的配线层41e～配线层41j被置换为配线层51e～配线层51j。
配线层51e是模块基板50的表层，具有对位标记(参照图4)。作为表层的配线层51e、具有耦合元件14的配线层31a的间隔为λe/2。
CMOS芯片2(参照图7B)与配线层51e连接，经由从配线层51e连接至配线层51j的通孔构造56及将配线层51j和配线层31a连接的通孔构造36而与配线层31a的传输线路13连接。
在配线层51e具有以与矩形波导管形状相同的形状被剥离而形成的开口59e。开口59e沿着X轴方向的长度为H，开口59a沿Y轴方向的长度为W(参照图4)。
在配线层51f～配线层51j，以配线层51e的开口59e与配线层31a的开口39a(参照图13B)之间连续的方式，依次稍微剥离金属图形，由此形成开口59f～开口59j。例如，在图16的剖面图中，在配线层51f～配线层51j，通过将连结开口59e的端部和开口39a的端部的直线L1、直线L2之间剥离而形成开口59f～开口59j。
通孔构造56配置在开口59e～开口59j的周围及形成于配线层31a的开口39a的周围，与其它配线层电连接。
在该构成中，在模块基板50的膜厚方向(Z轴的负方向及正方向)形成以电介质材料为介质的伪矩形波导管的一部分。
图17是表示本实施方式5的模块基板50的电磁构造的一例的图。图17将连接了模块基板50和矩形波导管构造3的构成与图2A所示的现有的波导管和传输线路的连接图对比而示意性表示。通过模块基板50的电介质层12从耦合元件14至背面短路(配线层11d)的距离从λ/4缩短到λe/4，在膜厚方向(Z轴的负方向)形成的伪矩形波导管构造的尺寸(Z轴方向的长度)也从λ/2缩小到λe/2。另外，通过比形成有耦合元件14的配线层31a靠上方(Z轴的正方向)的配线层51e～配线层51j，从耦合元件14向辐射方向(Z轴的正方向)能够形成长度为λe/2的锥状(喇叭状)的伪波导管构造。
如以上说明，根据本实施方式5，考虑电介质层的介电常数，在与矩形波导管构造3连接的模块基板50上能够等效形成波导管的一部分。根据该构成，因在模块基板50的内部能够形成相对于耦合元件14的背面短路，能够高效率且低损耗地向空间辐射100GHz频带以上的信号或收集空间的电力。
另外，通过比形成有耦合元件14的配线层31a靠上方(Z轴的正方向)的配线层51e～配线层51j，从耦合元件14向辐射方向能够形成长度为λe/2的锥状(喇叭状)的伪波导管构造，故而缓和模块基板50内的伪波导管构造和矩形波导管构造3的连接构造上的不连续，能够良好地传播电磁波。
以上，参照附图对各种实施方式进行了说明，显然本发明不限于该示例。只要是本领域技术人员就都明白在本发明要求保护的范畴中，可想到各种变更例或修正例，其显然也属于本发明的技术范围。另外，在不脱离发明主旨的范围内，也可以任意地组合上述实施方式的各构成要素。
＜本发明的总结＞
本发明的模块基板具备：表层，其连接有具有波导管开口的矩形波导管构造；多个金属配线层，其经由电介质层层叠，包含具有传输线路和形成于上述传输线路的一部分的耦合元件的第一金属配线层、层叠于比上述第一金属配线层远离上述矩形波导管构造的位置的第二金属配线层；多个通孔，其将相邻的金属配线层之间连接，在上述表层设置有与上述波导管开口相对，在从上述表层俯视时环绕上述耦合元件的第一开口，在上述第一金属配线层与上述第二金属配线层之间的投影上述第一开口的范围内形成由上述多个通孔的一部分的通孔包围的电介质层的区域，上述俯视下的上述区域的尺寸比上述波导管开口小。
另外，在本发明的模块基板中，上述第一金属配线层与上述第二金属配线层的间隔至少基于上述电介质层的介电常数及从上述耦合元件辐射的电磁波的波长确定。
另外，在本发明的模块基板中，上述表层具有对应于波导管开口的尺寸而设置，进行上述矩形波导管构造的定位的标记。
另外，在本发明的模块基板中，上述表层是上述第一金属配线层。
另外，在本发明的模块基板中，上述第一开口具有与上述波导管开口相同的尺寸，上述矩形波导管构造使上述波导管开口和上述第一开口的位置对齐而与上述模块基板连接。
另外，在本发明的模块基板中，上述第一开口具有与上述区域的尺寸相同的尺寸，上述矩形波导管构造以上述波导管开口位于上述第一开口的外侧的方式与上述模块基板连接。
另外，在本发明的模块基板中，上述表层是设置在比上述第一金属配线层更远离上述第二金属配线层的位置的金属配线层。
另外，在本发明的模块基板中，上述表层与上述第一金属配线层的间隔基于上述电介质层的介电常数及从上述耦合元件辐射的电磁波的波长确定。
另外，在本发明的模块基板中，上述第一开口具有与上述区域的尺寸相同的尺寸，上述矩形波导管构造以上述波导管开口和上述第一开口一致的方式与上述模块基板连接。
另外，在本发明的模块基板中，上述第一开口具有与上述波导管开口相同的尺寸，上述第一金属配线层具有与上述区域的尺寸相同的尺寸的第二开口，上述第二金属配线层与上述第一金属配线层之间的金属配线层具有沿着连结上述第一开口和上述第二开口的线的开口。
产业上的可利用性
本发明能够应用于高速无线通信用、高分辨率雷达系统用的模块。

Claims (10)

1.一种模块基板，其具备：
表层，其连接具有波导管开口的矩形波导管构造；
多个金属配线层，其经由电介质层层叠，包含具有传输线路和形成于所述传输线路的一部分的耦合元件的第一金属配线层、层叠于比所述第一金属配线层更远离所述矩形波导管构造的位置的第二金属配线层；
多个通孔，其将相邻的金属配线层之间连接，
在所述表层设有第一开口，其与所述波导管开口相对，且在自所述表层的俯视时围绕所述耦合元件，
在所述第一金属配线层与所述第二金属配线层之间的投影了所述第一开口的范围内，形成由所述多个通孔的一部分通孔包围的电介质层的区域，
所述俯视的所述区域的尺寸比所述波导管开口小。
2.如权利要求1所述的模块基板，其中，
所述第一金属配线层与所述第二金属配线层的间隔至少基于所述电介质层的介电常数及从所述耦合元件辐射的电磁波的波长来确定。
3.如权利要求1所述的模块基板，其中，
所述表层具有对应于波导管开口的尺寸设置且进行所述矩形波导管构造的定位的标记。
4.如权利要求1所述的模块基板，其中，
所述表层是所述第一金属配线层。
5.如权利要求1所述的模块基板，其中，
所述第一开口具有与所述波导管开口相同的尺寸，
所述矩形波导管构造使所述波导管开口和所述第一开口的位置对齐而与所述模块基板连接。
6.如权利要求1所述的模块基板，其中，
所述第一开口具有与所述区域的尺寸相同的尺寸，
所述矩形波导管构造以所述波导管开口位于所述第一开口的外侧的方式与所述模块基板连接。
7.如权利要求1所述的模块基板，其中，
所述表层是设于比所述第一金属配线层远离所述第二金属配线层的位置的金属配线层。
8.如权利要求7所述的模块基板，其中，
所述表层与所述第一金属配线层的间隔基于所述电介质层的介电常数及从所述耦合元件辐射的电磁波的波长确定。
9.如权利要求7所述的模块基板，其中，
所述第一开口具有与所述区域的尺寸相同的尺寸，
所述矩形波导管构造以所述波导管开口和所述第一开口一致的方式与所述模块基板连接。
10.如权利要求8所述的模块基板，其中，
所述第一开口具有与所述波导管开口相同的尺寸，
所述第一金属配线层具有与所述区域的尺寸相同的尺寸的第二开口，
所述第二金属配线层与所述第一金属配线层之间的金属配线层具有沿着连结所述第一开口和所述第二开口的线的开口。
CN201810203800.1A 2017-03-15 2018-03-13 模块基板 Pending CN108631034A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017-050108 2017-03-15
JP2017050108A JP2018157260A (ja) 2017-03-15 2017-03-15 モジュール基板

Publications (1)

Publication Number Publication Date
CN108631034A true CN108631034A (zh) 2018-10-09

Family

ID=63520353

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810203800.1A Pending CN108631034A (zh) 2017-03-15 2018-03-13 模块基板

Country Status (3)

Country Link
US (1) US20180269168A1 (zh)
JP (1) JP2018157260A (zh)
CN (1) CN108631034A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111613862A (zh) * 2019-02-22 2020-09-01 德克萨斯仪器股份有限公司 用于封装件与电介质波导之间的有效耦合的基板设计
CN111786065A (zh) * 2019-04-04 2020-10-16 启碁科技股份有限公司 转接装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210356504A1 (en) * 2018-10-19 2021-11-18 Gapwaves Ab Contactless antenna measurement device
CN113300094B (zh) * 2021-06-29 2024-05-31 深圳金信诺高新技术股份有限公司 一种波导天线单元及波导阵列天线

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111613862A (zh) * 2019-02-22 2020-09-01 德克萨斯仪器股份有限公司 用于封装件与电介质波导之间的有效耦合的基板设计
CN111613862B (zh) * 2019-02-22 2023-01-10 德克萨斯仪器股份有限公司 基板和通信系统
CN111786065A (zh) * 2019-04-04 2020-10-16 启碁科技股份有限公司 转接装置

Also Published As

Publication number Publication date
JP2018157260A (ja) 2018-10-04
US20180269168A1 (en) 2018-09-20

Similar Documents

Publication Publication Date Title
RU2696676C1 (ru) Гребневый волновод без боковых стенок на базе печатной платы и содержащая его многослойная антенная решетка
US10211169B2 (en) Glass interposer integrated high quality electronic components and systems
US9520635B2 (en) RF system-in-package with microstrip-to-waveguide transition
EP2979323B1 (en) A siw antenna arrangement
CN108631034A (zh) 模块基板
CN102696145B (zh) 微带线和矩形波导间的微波转换设备
EP3430685B1 (en) Adapter with waveguide channels and electromagnetic band gap structures
US20150303546A1 (en) Dielectric strap waveguides, antennas, and microwave devices
EP1592082A1 (en) Contact-free element of transition between a waveguide and a microstrip line
US11276910B2 (en) Substrate integrated waveguide and method for manufacturing the same
JP2008193663A (ja) 柔軟性基板集積導波管
US9397381B2 (en) Electromagnetic coupling structure, multilayered transmission line plate, method for producing electromagnetic coupling structure, and method for producing multilayered transmission line plate
CN104488134A (zh) 用于THz应用的间隙波导结构
JP2011055377A (ja) 導波管変換器及びその製造方法
EP2154747B1 (en) Multilayer-structure device with vertical transition between a microstrip and a stripline
Savvides et al. 3D Rapid-Prototyped 21-31-GHz Hollow SIWs for Low-Cost 5G IoT and Robotic Applications
JP2005102024A (ja) 高周波回路
EP3579332A1 (en) A waveguide interconnect
Jakob et al. WR12 to planar transmission line transition on organic substrate
US20120032750A1 (en) Angled junction between a microstrip line and a rectangular waveguide
KR101887356B1 (ko) 도파관-전송선로 천이장치
US20210135329A1 (en) Implementation of inductive posts in an siw structure and production of a generic filter
Aftanasar et al. Fabricated multilayer SIW system using PCB manufacturing process
CN216354718U (zh) 提取介质材料的特性结构
CN217507641U (zh) 一种平面微带转间隙波导天线

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20181009