CN108630139B - 图像显示处理方法及装置、显示装置及存储介质 - Google Patents

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Abstract

一种图像显示处理方法、图像显示处理装置、显示装置及存储介质。该图像显示处理方法，包括获取输入图像，以用于在显示面板上显示。输入图像的画面分辨率为M列×N行，显示面板的设备分辨率为pM列×qN行；对输入图像的像素数据列沿行方向进行p‑1次复制以得到处理图像，处理图像的画面分辨率为pM列×N行；将处理图像发送至显示面板用于显示，且指令显示面板在显示过程中以q行像素为组进行扫描，其中，M、N、p和q为大于1的整数。该图像显示处理方法操作简单，占用的逻辑资源较少，同时还可以实现较好的图像拉伸效果。

Description

图像显示处理方法及装置、显示装置及存储介质
技术领域
本公开的实施例涉及一种图像显示处理方法、图像显示处理装置、显示装置及存储介质。
背景技术
随着科学技术的发展，生活水平的提高，人们对于图像显示质量的要求也越来越高。在目前市场上的高清显示设备的分辨率通常为720P(分辨率为1280×720)，而超高清显示设备的分辨率达到3840×2160(4K×2K)或7680×4320(8K×4K)的水平，即相应显示设备的总像素数量达到了800万以上，是全高清显示设备(Full HD，分辨率为1920×1080)的总像素数量的四倍以上，高清显示设备的总像素数量的八倍以上。
发明内容
本公开至少一实施例提供一种图像显示处理方法，包括获取输入图像，以用于在显示面板上显示。所述输入图像的画面分辨率为M列×N行，所述显示面板的设备分辨率为pM列×qN行；对所述输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像，所述处理图像的画面分辨率为pM列×N行；将所述处理图像发送至所述显示面板用于显示，且指令所述显示面板在显示过程中以q行像素为组进行扫描，其中，M、N、p和q为大于1的整数。
例如，本公开一实施例提供的图像显示处理方法，还包括：在对所述输入图像的像素数据列沿行方向进行所述p-1次复制以得到所述处理图像之前，提高所述输入图像的图像刷新频率。
例如，在本公开一实施例提供的图像显示处理方法中，在时序控制器中对所述输入图像的像素数据列沿行方向进行p-1次复制以得到所述处理图像。
例如，在本公开一实施例提供的图像显示处理方法中，所述处理图像包括依次相邻的p帧。所述p帧图像中每帧图像的每p列像素构成一像素组，第i帧图像的第n个像素组中第i列像素与所述输入图像的第n列像素相同而其他像素列为黑，n为大于1的整数，1≤i≤p。
例如，在本公开一实施例提供的图像显示处理方法中，将所述输入图像的图像刷新频率提高q倍。
例如，在本公开一实施例提供的图像显示处理方法中，获取所述输入图像之后且在得到所述处理图像之前，还包括：获取所述输入图像的画面分辨率；获取所述显示面板的设备分辨率；判断所述输入图像的画面分辨率是否小于所述显示面板的设备分辨率。
例如，本公开一实施例提供的图像显示处理方法，还包括：指令所述显示面板的栅极驱动电路切换扫描方式，以使得所述显示面板在所述显示过程中以q行像素为组进行扫描。
本公开至少一实施例还提供一种图像显示处理装置，包括：输入图像获取电路，配置为获取输入图像以用于在显示面板上显示；像素数据处理电路，配置为对所述输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像；图像数据传输电路，配置为将所述处理图像发送至所述显示面板用于显示，且指令所述显示面板在显示过程中以q行像素为组进行扫描。
本公开至少一实施例还提供一种图像显示处理装置，包括：处理器；存储器；一个或多个计算机程序模块，所述一个或多个计算机程序模块被存储在所述存储器中并被配置为由所述处理器执行，所述一个或多个计算机程序模块包括用于执行实现本公开任一实施例提供的图像显示处理方法的指令。
本公开至少一实施例还提供一种显示装置，包括本公开任一实施例提供的图像显示处理装置。
例如，本公开一实施例提供的显示装置，还包括栅极驱动电路。所述栅极驱动电路配置为使得所述显示面板在所述显示过程中以q行像素为组进行扫描。
例如，在本公开一实施例提供的显示装置中，所述栅极驱动电路为单边驱动电路或双边驱动电路。
例如，在本公开一实施例提供的显示装置中，所述栅极驱动电路包括多个级联的移位寄存器单元，在所述栅极驱动电路为单边驱动电路且q＝2的情况下，除最后两级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔一级的下级移位寄存器单元的输出端连接；除第一级、第二级移位寄存器单元外，其余各级移位寄存器单元的输入端和其相隔一级的上级移位寄存器单元的输出端连接。
例如，在本公开一实施例提供的显示装置中，所述栅极驱动电路还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线。所述第一时钟信号线和第4m-3级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第4m-2级移位寄存器单元的时钟信号端连接；所述第三时钟信号线和第4m-1级移位寄存器单元的时钟信号端连接；所述第四时钟信号线和第4m级移位寄存器单元的时钟信号端连接；其中，m为大于0的整数。
本公开至少一实施例还提供一种存储介质，用于非暂时性存储计算机可读指令，当所述非暂时性计算机可读指令由计算机执行时可以执行根据本公开任一实施例提供的图像显示处理方法的指令。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1为本公开一实施例提供的一种图像显示处理方法的一个示例的流程图；
图2为本公开一实施例提供的一种图像显示处理方法的另一个示例的示意图；
图3为对应于图2中所示的图像显示处理方法的图像显示处理系统的示意框图；
图4为本公开一实施例提供的一种图像显示处理方法的又一个示例的流程图；
图5为本公开一实施例提供的一种图像显示处理装置的示意框图；
图6为本公开一实施例提供的另一种图像显示处理装置的示意框图；
图7为本公开一实施例提供的一种显示装置的示意图；
图8A为本公开一实施例提供的一种栅极驱动电路一个示例的示意图；
图8B为栅极驱动电路的示例性的移位寄存器单元的示意图；
图9为本公开一实施例提供的一种栅极驱动电路的另一个示例的示意图；
图10为图8A或图9所示的栅极驱动电路的驱动方法的一个示例的时序图；以及
图11为图8A或图9所示的栅极驱动电路的驱动方法另一个示例的时序图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
下面，将参照附图详细描述根据本公开的各个实施例。需要注意的是，在附图中，将相同的附图标记赋予基本上具有相同或类似结构和功能的组成部分，并且将省略关于它们的重复描述。
由于超高清及以上片源短缺，在用户使用超高分辨率(如8K×4K)的显示设备时，需要将低于该显示设备的高分辨率的高清(如Full HD或者HD)图像拉伸处理至该显示设备的高分辨率。当图像源提供的输入图像的画面分辨率低于显示面板(例如液晶显示器(LCD)或有机发光二极管(OLED)显示器)的设备分辨率时，通常会在系统端或者系统级芯片(System on Chip，SOC)端对输入图像进行拉伸处理，之后再将处理后的图像发送到显示面板，以最终显示到显示面板上。但是，随着显示面板的分辨率越来越高，系统端或者SOC对图像拉伸处理的方法也变得越来越复杂，消耗的系统资源也越来越多。然而，发明人注意到，对于图像源提供的较低分辨率的输入图像(例如，分辨率为1920×1080)，采用简单的处理方法亦能达到较好的拉伸效果，从而可以在更高分辨率的显示面板上显示(例如，分辨率为3840×2160)。
本公开至少一实施例提供一种图像显示处理方法，包括获取输入图像，以用于在显示面板上显示，该输入图像的画面分辨率为M列×N行，显示面板的设备分辨率为pM列×qN行(M、N、p和q为大于1的整数)；对输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像，处理图像的画面分辨率为pM列×N行；将处理图像发送至显示面板用于显示，且指令显示面板在显示过程中以q行像素为组进行扫描。
本公开至少一实施例还提供了一种对应于上述图像显示处理方法的图像显示处理装置、显示装置以及存储介质。
本公开至少一实施例提供的图像显示处理方法，一方面，操作简单，可以避免系统端或者SOC通过复杂的方法对图像进行拉伸处理，另一方面，其占用较少逻辑资源，且可以实现较好的图像拉伸效果，尤其是对高分辨的显示面板实现的图像拉伸效果更好。
下面结合附图对本公开的实施例进行详细说明。应当注意的是，不同的附图中相同的附图标记将用于指代已描述的相同的元件。
图1为本公开一实施例提供的一种图像显示处理方法的一个示例的流程图。例如，该图像显示处理方法可以以软件的方式实现，由显示面板中的处理器加载并执行，或以硬件等方式实现，以解决显示过程中当输入图像的画面分辨率与显示面板的设备分辨率不匹配情况下的图像拉伸的问题。例如，本公开的实施例以LCD显示面板为例进行说明，但是不限于此。LCD显示面板除了包括像素阵列之外，还可以包括数据解码电路、时序控制器(T-con)、栅极驱动电路、数据驱动电路和存储装置(例如闪存等)等。数据解码电路接收图像源提供的输入图像并对其进行解码以得到显示数据信号；时序控制器输出时序信号以控制栅极驱动电路、数据驱动电路等同步工作，并将显示数据信号输入到数据驱动电路以进行显示操作。
下面，参考图1对本公开实施例提供的图像显示处理方法进行说明。如图1所示，该图像显示处理方法包括步骤S110至步骤S130。
步骤S110：获取输入图像。
例如，该输入图像用于在显示面板上显示。例如，该输入图像的画面分辨率为M列×N行(M和N为大于1的整数)，显示面板的设备分辨率为pM列×qN行(p和q为大于1的整数)。本文中，图像的画面分辨率指代其图像数据实际包括的像素行和像素列；显示面板的设备分辨率为显示面板的物理分辨率，指代显示面板实际包括的像素行和像素列。例如，显示面板的设备分辨率的行分辨率和列分辨率分别为输入图像的画面分辨率的行分辨率和列分辨率的整数倍。
例如，如图2中所示的步骤S210所示，该输入图像的像素数据包括3840列×2160行，即输入图像的画面分辨率为3840×2160，即M＝3840，N＝2160。例如，在本公开实施例中，显示面板的设备分辨率为7680×4320，即7680列×4320行，那么，该示例中p＝q＝2。需要注意的是，M，N，p，q的取值视具体情况而定，本公开的实施例对此不作限制。
该输入图像例如由显示面板通过天线、各种类型的数据接口(例如USB接口或HDMI接口等)或网络接口接收，然后例如由调制解调器解调获得。例如，该解码后得到的输入图像可以是灰阶数据信号，并以适当的文件格式暂存。
例如，可以通过输入图像获取电路获取输入图像，也可以通过中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其它形式的处理单元来实现。该处理单元可以为通用处理器或专用处理器，可以是基于X86或ARM架构的处理器等。例如，该输入图像获取电路201设置在显示面板的控制装置(控制器)中。
步骤S120：对输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像。
例如，在时序控制器(T-con)中对输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像。例如，该时序控制器的主要功能是对每一帧输入图像进行处理，生成每一帧输入图像对应的图像数据信号(即处理图像)和控制信号(包括栅极驱动电路的时序信号)，例如按照系统时序，图像数据信号被逐行传送到数据驱动电路，配合栅极驱动电路在时序信号的控制下产生的扫描信号，数据驱动电路将所接收的图像数据信号转换成数据电压，以写入LCD显示面板相应的像素行中，从而控制该像素行对应的液晶分子的偏转，以实现相应灰度的显示。
例如，该处理图像的画面分辨率为pM列×N行。例如，在本公开实施例中，p＝2，即处理图像的画面分辨率为7680×2160。例如，在一个示例中，如图2所示，将步骤S210中的输入图像的3840列像素数据列沿行方向进行1次(p-1次)复制可以得到步骤S230中所示的7680列像素数据(即处理图像)。如图2所示，该行方向表示每一行像素列排布的方向。例如，如图2所示，每个像素包括红、绿、蓝(RGB)三个子像素。例如，第1列像素数据包括分别位于1到N(例如，N＝2160)行上的：R11G11B11，R21G21B21，…，Ri1Gi1Bi1，…，RN1GN1BN1。经过复制之后，如图2中步骤S230对应的图示，第2列的像素数据与第1列相同，原输入图像中的第2列的像素数据变为第3列，且第3列像素数据经过1此复制后也变为两列，即第4列的像素数据与第3列相同，以此类推…，从而使得输入图像的画面分辨率的列分辨率与显示面板的设备分辨率的列分辨率一致。
例如，可以通过像素数据处理电路对输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像，也可以通过上述中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其它形式的处理单元来实现。例如，该像素数据处理电路设置在时序控制器(T-con)中。
步骤S130：将处理图像发送至显示面板用于显示，且指令显示面板在显示过程中以q行像素为组进行扫描。
例如，可以通过指令控制显示面板的栅极驱动电路切换扫描方式，以使得显示面板在显示过程中以q行像素为组进行扫描。例如，在需要进行图像显示处理时，可以通过指令控制该栅极驱动电路由逐行扫描的扫描方式切换至以q行像素为组进行逐组扫描的扫描方式。需要注意的是，该栅极驱动电路的具体扫描过程的示例将在后面进行详细地介绍，在此不再赘述。
例如，在一个示例中，可以通过数据驱动电路接收控制器中输出的处理图像，并将其写入至显示面板中进行显示。例如，在本公开实施例中，q＝2，即显示面板在显示过程中以2行像素为组进行扫描。如图2所示，栅极驱动电路每次同时输出两行扫描信号，以使得显示面板在显示过程中同时开启两行栅线，即在数据驱动电路的每次数据写入过程中，处理图像每行的7680列像素数据同时写入显示面板的两行像素中，从而使得处理图像每行像素数据在显示过程中由显示面板上的两行像素同时显示，即处理图像的行分辨率在显示过程中上升为原来的两倍，换个角度说，也相当于将显示面板的设备分辨率的行分辨率在显示过程中降为原来的一半，从而可以使得处理图像的行分辨率与显示面板的设备分辨率的行分辨率一致。该图像显示处理方法不需要占用较多的存储空间便能在使用高分辨率的显示面板显示低分辨率的输入图像时实现较好的图像拉伸效果。
例如，可以通过图像数据传输电路将处理图像发送至显示面板用于显示，且指令显示面板在显示过程中以q行像素为组进行扫描，也可以通过上述中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其它形式的处理单元来实现。
本公开实施例提供的图像显示处理方法，一方面，操作简单，可以避免系统端或者SOC通过复杂的方法对图像进行拉伸处理，另一方面，其占用较少的逻辑资源，且可以实现较好的图像拉伸效果，尤其是对高分辨的显示面板实现的图像拉伸效果更好。
图2为本公开一实施例提供的一种图像显示处理方法的另一个示例的示意图。该图像显示处理方法还包括：在对输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像之前，提高输入图像的图像刷新频率。
下面，参考图2对本公开实施例提供的图像显示处理方法进行说明。如图2所示，该图像显示处理方法包括步骤S210至步骤S240。
步骤S210：获取输入图像。
例如，输入图像的画面分辨率为3840×2160，输入图像的图像刷新频率为60赫兹(Hz)。例如，该步骤和步骤S110类似，在此不再赘述。
步骤S220：在对输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像之前，提高输入图像的图像刷新频率。
例如，在本公开实施例中，p和q等于2，且将输入图像的图像刷新频率翻倍。例如，如图2所示，在对输入图像的像素数据列沿行方向进行1次复制以得到处理图像之前，将输入图像的图像刷新频率由60Hz提升至120Hz。例如，可以通过运动估计和运动补偿(MotionEstimate and Motion Compensation，MEMC)方法(例如，通过相应的MEMC装置)提高输入图像的图像刷新频率。需要注意的是，该MEMC装置采用的运动估计和运动补偿方法可以采用本领域内的常规方法，在此不再赘述。通过该步骤可以使得每秒内刷新的图像帧数增加，使得显示面板在显示运动画面时，能够获得更加清晰流畅、优于常态的显示效果，而且能够达到清除上一帧图像的残影、提高动态清晰度的效果，并将影像拖尾降至人眼难以感知的程度，提高了显示面板的显示质量。
例如，可以通过帧频加倍模块(例如MEMC装置)实现对输入图像刷新频率的提高，也可以通过上述中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其它形式的处理单元来实现。
步骤S230：对步骤S220中得到的输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像。
例如，在一个示例中，该步骤中的复制过程与步骤S120类似，在此不再赘述，例如，在该示例中，输入图像的图像刷新频率为120Hz。
例如，在另一个示例中，该处理图像可以包括依次相邻的p帧，p帧图像中每帧图像的每p列像素构成一像素组，第i(1≤i≤p)帧图像的第n(n为大于1的整数)个像素组中第i列像素与输入图像的第n列像素相同而其他像素列为黑(灰度数据为0)。例如，在本公开实施例中，p＝2，即处理图像包括依次相邻的2帧，该2帧图像中每帧图像中每2列像素构成一像素组。具体而言，例如对于图2所示的情形，该处理图像包括奇数帧图像(例如第1帧处理图像)和偶数帧图像(例如第2帧处理图像)。该奇数帧图像仅奇数列包括原输入图像的列像素数据，每相邻2列像素构成一像素组，第1像素组中的第1列与原输入图像的第1列相同，而第2像素组中的第2列为黑，第2像素组中的第1列与原输入图像的第1列相同，而第2像素组中的第2列为黑，......第3840像素组中的第1列与原输入图像的第1列相同，而第3840像素组中的第2列为黑。该偶数帧图像仅偶数列包括原输入图像的列像素数据，每相邻2列像素构成一像素组，第1像素组中的第1列为黑，而第2像素组中的第2列与原输入图像的第1列相同，第2像素组中的第1列为黑，而第2像素组中的第2列与原输入图像的第1列相同，......第3840像素组中的第1列为黑，而第3840像素组中的第2列与原输入图像的第1列相同。例如，对奇数帧图像中的奇数列像素数据和偶数帧图像中的偶数列像素数据分别进行上述复制处理以得到处理图像。
例如，在该示例中，可以将输入图像的图像刷新频率提高q倍。例如，该图像刷新频率与所述显示面板的设备分辨率和所述输入图像的画面分辨率有关。例如，在本公开实施例中，q＝2，即将输入图像的图像刷新频率提高2倍，即每秒内刷新120帧图像。
步骤S240：将处理图像发送至显示面板用于显示，且指令显示面板在显示过程中以2行像素为组进行扫描。
例如，在一个示例中，该步骤中的扫描方式与步骤S130类似，在此不再赘述。例如，在该示例中，输入图像的图像刷新频率为120Hz。
例如，另一个示例中，在显示面板的显示过程中，步骤S120中得到的奇数帧图像和偶数帧图像被依次传输至显示面板，以按上述扫描方法使得显示面板奇数列和偶数列分别显示，相邻的奇数帧和偶数帧由于视觉暂留效应而在视觉效果上构成完整的一帧图像。对于上述该奇数帧图像仅奇数列包括原输入图像的列像素数据而偶数帧图像仅偶数列包括原输入图像的列像素数据的情形而言，显示奇数帧图像时，仅有显示面板的奇数列有对应的显示数据而发光，偶数列则无对应的显示数据(例如灰阶数据均为0)而显示黑；显示偶数帧图像时，仅有显示面板的偶数列有对应的显示数据而发光，奇数列则无对应的显示数据(例如灰阶数据均为0)而显示黑。在该示例的情况下，输入图像的图像刷新频率为60Hz，尽管处理图像的图像刷新频率为120Hz，而最后观众感觉到的显示图像也为60Hz(即为显示刷新频率的120Hz的一半)。
图3为对应于图2中所示的图像显示处理方法的图像显示处理系统的示意框图。参考图3，本公开实施例的图像显示处理系统包括输入图像获取模块201、帧频加倍模块202、像素数据处理模块203、图像数据传输模块204以及显示面板205。例如，这些模块可以通过硬件(例如电路)模块或软件模块等实现。
该输入图像获取模块201可以接收显示面板从图像源接收的输入图像并对其进行解码以得到解码后的输入图像，并将该解码后的输入图像传输至帧频加倍模块202。例如，该输入图像获取模块201可以实现步骤S110或步骤S210。例如，该输入图像获取模块201可以获取画面分辨率为3840×2160，且图像刷新频率为60Hz的输入图像(简写为4K2K@60)。该输入图像例如由显示面板通过天线、各种类型的数据接口(例如USB接口或HDMI接口等)或网络接口接收，然后例如由调制解调器解调获得。例如，该解码后得到的输入图像可以是图2中所示的灰阶数据信号。
该帧频加倍模块202可以用于实现图2中所示的步骤S220。例如，该帧频加倍模块202可以通过运动估计和运动补偿方法实现对输入图像的图像刷新频率的提高。例如，该帧频加倍模块202可以获得画面分辨率为3840×2160，且图像刷新频率为120Hz的处理图像(简写为4K2K@120)，并将该处理图像传输至像素数据处理模块203。
该像素数据处理模块203可以实现步骤S120或步骤S230。例如，该像素数据处理模块203可以对像素数据列沿行方向进行p-1次复制以得到处理图像。该处理图像的画面分辨率例如为7680×2160，且在该模块中的图像刷新频率为120Hz(简写为8K4K@120)。将该处理图像(8K4K@120)传输至图像数据传输模块204以用于显示。
该图像数据传输模块204可以实现步骤S130或步骤S240。例如，图像数据传输模块204可以通过指令控制显示面板的栅极驱动电路切换扫描方式，以使得显示面板在显示过程中以q(q＝2)行像素为组进行扫描。例如，通过该模块可以获得画面分辨率为7680×4320，且图像刷新频率为120Hz的处理图像(简写为8K4K@120)，并将该处理图像传输至显示面板205以进行显示。
需要说明的是，为表示清楚、简洁，本公开的实施例并没有给出实现该图像显示处理系统的全部组成单元。为实现图像显示处理方法，本领域技术人员可以根据具体需要提供、设置其他未示出的组成单元，本公开的实施例对此不做限制。需要注意的是，上述各个模块可以通过软件、固件、硬件(例如FPGA)或它们的任意组合方式实现。
图4为本公开一实施例提供的一种图像显示处理方法的又一个示例的流程图。例如，该示例中的图像显示处理方法，在获取输入图像(即图1中所示的步骤S110或步骤S210)之后且在得到处理图像(即图1中所示的步骤S120或步骤S220)之前，还包括步骤S111至步骤S114。
下面，参考图4对本公开实施例提供的图像显示处理方法进行说明。
步骤S111：获取输入图像的画面分辨率。
例如，在本公开实施例中，该输入图像的画面分辨率为3840×2160。需要注意的是，该输入图像的画面分辨率视具体情况而定，本公开的实施例对此不作限制。
例如，可以通过硬件或软件的方式对图像源提供的输入图像的画面分辨率进行读取。例如，输入图像的数据中包括表示分辨率等信息的字段，通过读取这些字段，就可以获得分辨率。
步骤S112：获取显示面板的设备分辨率。
例如，在实际应用中，控制装置(控制器)可以获取显示装置中当前安装的显示面板的配置信息，该显示面板的配置信息中含有显示面板所支持的设备分辨率(即物理分辨率)，控制装置可以从该配置信息中提取该显示面板的设备分辨率。例如，在本公开的实施例中，该显示面板的设备分辨率为7680×4320。
步骤S113：判断输入图像的画面分辨率是否小于显示面板的设备分辨率，如果是，则执行步骤S114。
例如，将步骤S111中获得的输入图像的画面分辨率和步骤S112中获得的显示面板的设备分辨率进行比较，若输入图像的画面分辨率小于显示面板的设备分辨率，则需要将输入图像进行图像拉伸，例如，将输入图像的画面分辨率拉伸至显示面板的设备分辨率。
步骤S114：进行图像显示处理。
例如，可以执行步骤S120至步骤S130或执行步骤S220至步骤S240，以将输入图像的画面分辨率拉伸至显示面板的设备分辨率。
例如，上述输入图像的画面分辨率和显示面板的设备分辨率可以存储在LCD面板的存储器中，在需要时通过控制器进行调用。
需要说明的是，在本公开的各个实施例中，该图像显示处理方法的流程可以包括更多或更少的操作，这些操作可以顺序执行或并行执行。虽然上文描述的图像显示处理方法的流程包括特定顺序出现的多个操作，但是应该清楚的了解，多个操作的顺序并不受限制。上文描述的图像处理方法可以执行一次，也可以按照预定条件执行多次。
图5为本公开一实施例提供的一种图像显示处理装置的示意框图。如图5所示，该图像显示处理装置100包括输入图像获取电路110、像素数据处理电路120和图像数据传输电路130。
该输入图像获取电路110配置为获取输入图像以用于在显示面板上显示。例如，该输入图像获取电路110可以实现步骤S110或步骤S210，例如可以包括图3所示的输入图像获取模块201。
该像素数据处理电路120配置为对输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像。例如，该像素数据处理电路120可以实现步骤S120或步骤S230，例如可以包括图3所示的像素数据处理模块203。
该图像数据传输电路130配置为将处理图像发送至显示面板用于显示，且指令显示面板在显示过程中以q行像素为组进行扫描。例如，该图像数据传输电路130可以实现步骤S130或步骤S240，例如可以包括图3所示的图像数据传输模块204。
例如，该图像显示处理装置100还可以包括帧频加倍电路(图中未示出)，且配置为提高输入图像的图像刷新频率。例如，该帧频加倍电路可以实现步骤S220，例如可以包括图3所示的帧频加倍模块202。
需要注意的是，在本公开的实施例中，可以包括更多或更少的电路，并且各个电路之间的连接关系不受限制，可以根据实际需求而定。各个电路的具体构成方式不受限制，可以根据电路原理由模拟器件构成，也可以由数字芯片构成，或者以其他适用的方式构成。
图6为本公开一实施例提供的另一种图像显示处理装置的示意框图。如图6所示，该图像显示处理装置200包括处理器210、存储器220以及一个或多个计算机程序模块221。
例如，处理器210与存储器220通过总线系统230连接。例如，一个或多个计算机程序模块221可以被存储在存储器220中。例如，一个或多个计算机程序模块221可以包括用于执行本公开任一实施例提供的图像显示处理方法的指令。例如，一个或多个计算机程序模块221中的指令可以由处理器210执行。例如，总线系统230可以是常用的串行、并行通信总线等，本公开的实施例对此不作限制。
例如，该处理器210可以是中央处理单元(CPU)或者具有数据处理能力和/或指令执行能力的其它形式的处理单元，可以为通用处理器或专用处理器，并且可以控制图像显示处理装置200中的其它组件以执行期望的功能。存储器220可以包括一个或多个计算机程序产品，该计算机程序产品可以包括各种形式的计算机可读存储介质，例如易失性存储器和/或非易失性存储器。该易失性存储器例如可以包括随机存取存储器(RAM)和/或高速缓冲存储器(cache)等。该非易失性存储器例如可以包括只读存储器(ROM)、硬盘、闪存等。在计算机可读存储介质上可以存储一个或多个计算机程序指令，处理器210可以运行该程序指令，以实现本公开实施例中(由处理器210实现)的功能以及/或者其它期望的功能，例如图像显示处理方法等。在该计算机可读存储介质中还可以存储各种应用程序和各种数据，例如输入图像的画面分辨率以及应用程序使用和/或产生的各种数据等。
需要说明的是，为表示清楚、简洁，本公开实施例并没有给出该图像显示处理装置200的全部组成单元。为实现图像显示处理装置200的必要功能，本领域技术人员可以根据具体需要提供、设置其他未示出的组成单元，本公开实施例对此不作限制。
关于不同实施例中的图像显示处理装置100和图像显示处理装置200的技术效果可以参考本公开的实施例中提供的图像显示处理方法的技术效果，这里不再赘述。
本公开至少一个实施例还提供一种显示装置，包括本公开任一实施例提供的图像显示处理装置。图7为本公开一实施例提供的一种显示装置的示意框图。如图7所示，显示装置400包括图像显示处理装置402。例如，该图像显示处理装置402可以为图5中所示的图像显示处理装置100或图6中所示的图像显示处理装置200。
例如，该显示装置400还包括栅极驱动电路404。例如，该栅极驱动电路404配置为使得显示面板405在显示过程中以q行像素为组进行扫描，从而在显示过程中实现对输入图像的拉伸处理。该栅极驱动电路404被配置为通过多条栅线4041与显示面板405的像素阵列中的多行像素(图中未示出)分别连接，以用于为多行像素分别提供栅极扫描信号，从而控制各行像素中图像数据信号的写入。例如，该图像数据信号为处理后的输入图像的像素数据。例如，该栅极驱动电路404为单边驱动电路或双边驱动电路。
图8A示出了本公开一实施例提供的一种栅极驱动电路的一个示例的示意图。例如在该示例中，栅极驱动电路404为单边驱动电路且q＝2，即该栅极驱动电路404配置为使得显示面板405在显示过程中以2行像素为组进行扫描，然而本公开的实施例对此不作限制。
如图8A所示，该栅极驱动电路404包括多个级联的移位寄存器单元10、第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3和第四时钟信号线CLK4。例如，每个移位寄存器单元10可以采用本领域中常规的电路结构，在此不再赘述。例如，在本公开实施例中，以移位寄存器单元中采用的薄膜晶体管为N型为例进行介绍。需要注意的是，不限于此，还可以采用P型或N型与P型混合的电路结构。需要注意的是，该栅极驱动电路404还可以包括六条或八条时钟信号线，时钟信号线的条数视具体情况而定，本公开的实施例在此不作限定。
例如，图8B为示例性的栅极驱动电路的移位寄存单元10的示意图，并且为了清楚起见，图8B还示出了与该移位寄存器单元相耦接的显示面板的像素电路12。以液晶显示面板为例，多条栅线105A和多条数据线105B阵列排布且交叉限定多个子像素单元，例如红绿蓝(RGB)子像素位于同一行且构成一个像素。每个子像素单元包含至少一个第一薄膜晶体管104和液晶电容C2。第一薄膜晶体管104作为开关元件，分别与栅线105A、数据线105B和像素电极连接，像素电极和公共电极分别作为液晶电容C2的两个电极，第一薄膜晶体管104受栅线105A上的栅极扫描信号的控制将数据线105B上的数据信号施加至液晶电容C2以充电，从而控制液晶分子的偏转。
如图8B所示，该移位寄存单元10的对应于第n行(n大于等于5)像素，其包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4和存储电容C1，这可以称为4T1C单元结构。
该移位寄存器单元中的第一晶体管T1为该移位寄存器单元的信号输出端的输出晶体管。例如，第一晶体管T1的第一极连接第一时钟信号线CLK1，第一晶体管T1的第二极连接第二晶体管T2的第一极以得到该移位寄存器单元的输出端，并可输出用于第n行子像素单元的栅极扫描信号Gn(该信号为方波脉冲信号，相应地脉冲部分为开启电平而非脉冲部分为关断电平)，以及用于下一级移位寄存器单元的输入信号。第一晶体管T1的栅极连接上拉节点PU，由此连接第三晶体管T3的第一极以及第四晶体管T4的第二极。
第二晶体管T2的第二极连接第三晶体管T3的第二极以及低电平信号VGL。第二晶体管T2的栅极连接第三晶体管T3的栅极以及下一行即第n+4行的移位寄存器单元的输出端，以接收栅极扫描信号G(n+4)以作为输出下拉控制信号。第二晶体管T2的第一极连接第一晶体管T1的第二极，因此可以在下拉控制信号的控制下导通，在无需输出栅极扫描信号Gn时将输出端的输出信号下拉至低电平信号VGL。
第三晶体管T3的第一极也连接至上拉节点PU，由此与第四晶体管T4的第二极以及第一晶体管T1的栅极电连接。第三晶体管T3的第二极连接至低电平信号VGL。第三晶体管T3的栅极同样连接下一行即第n+4行的移位寄存器单元的输出端，以接收栅极扫描信号G(n+4)以作为复位控制信号(其同时也是输出下拉控制信号)，从而可以在该复位控制信号的控制下导通，将上拉节点PU复位至低电平信号VGL，从而关闭第一晶体管T1。
第四晶体管T4的第一极和自身栅极相连，并连接上一行即第n-4行的移位寄存器单元的输出端以接收栅极扫描信号G(n-4)以作为输入信号(以及输入控制信号)，第四晶体管T4的第二极与上拉节点PU连接，从而在第四晶体管T4导通时可以对上拉节点PU充电，以使上拉节点PU的电压可以将第一晶体管T1导通，从而使第一时钟信号CLK1通过输出端输出。存储电容C1的一端连接第一晶体管T1的栅极即上拉节点PU，另一端连接第一晶体管T1的第二极，从而可以存储上拉节点PU的电平，并且可以在第一晶体管T1导通以输出时通过自身的自举效应将上拉节点PU的电平继续上拉以提升输出性能。
该栅极驱动电路工作时，当栅极扫描信号G(n-4)为高电平时，第四晶体管T4导通并对上拉节点PU充电，上拉节点PU升高的电平使得第一晶体管T1导通，因此第一时钟信号CLK1可以通过第一晶体管T1在输出端输出，也即栅极扫描信号Gn等于第一时钟信号CLK1。当第一时钟信号CLK1为高电平时，栅极扫描信号Gn也输出高电平。当栅极扫描信号Gn为高电平时，GOA栅极驱动电路11的移位寄存器单元将该高电平信号Gn输入到阵列基板对应行的栅线105A，以使该行栅线105A对应的所有的像素行中的子像素单元中的第一薄膜晶体管104，以使得这些第一薄膜晶体管均打开，数据信号通过每个子像素中的第一薄膜晶体管104输入到对应的子像素单元的液晶电容C2，以对相应子像素单元内的液晶电容C2实施充电，从而实现对该子像素单元的信号电压写入并保持。当栅极扫描信号G(n+4)为高电平时，第二驱动晶体管T2和第三驱动晶体管T3接通，达到复位上拉节点PU以及将输出端下拉的效果。因此，通过GOA栅极驱动电路11，例如可以实现对该阵列基板100的逐行扫描驱动功能。
由于上述各个晶体管的源极、漏极是对称的，所以其源极、漏极可以互换。第一极例如可以为源极或者漏极，第二极例如可以为漏极或者源极。例如，上述各个晶体管可以为N型晶体管。当然，上述各个晶体管不限于N型晶体管，也可以至少部分为P型晶体管，由此，将相应的开启信号STV、输出的扫描信号的极性进行相应地改变即可。
需要说明的是，在本公开的各实施例中，GOA栅极驱动电路11的移位寄存器单元的结构不局限于上面描述的结构，GOA栅极驱动电路11的移位寄存器单元可以为任意适用结构，也可以包括更多或更少的晶体管和/或电容，例如加入用于实现上拉节点控制、下拉节点控制、降噪等功能的子电路等，例如可以为8T1C单元结构、12T1C单元结构等，例如对于8T1C单元结构、12T1C单元结构，每个移位寄存器单元可以由两条时钟信号线(CLKA与CLKB)控制，相应地对于图8A的栅极驱动电路，则可以提供8条时钟信号线(例如CLK1A、CLK1B等)，本公开的实施例对此不作限制。
例如，如图8A所示，该移位寄存器单元的每个包括时钟信号端CLK，且配置为和第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3或第四时钟信号线CLK4连接以接收第一时钟信号、第二时钟信号、第三时钟信号或第四时钟信号。如图所示，第一时钟信号线CLK1和第4m-3(m为大于0的整数)级移位寄存器单元的时钟信号端连接；第二时钟信号线CLK2例如和第4m-2级移位寄存器单元的时钟信号端连接；第三时钟信号线CLK3例如和第4m-1级移位寄存器单元的时钟信号端连接；第四时钟信号线CLK4例如和第4m级移位寄存器单元的时钟信号端连接。
需要说明的是，图8A中所示的OUT_K-1(K为大于1的整数)表示第K-1级移位寄存器单元的输出端，OUT_K-1表示第K级移位寄存器单元的输出端，OUT_K+1表示第K+1级移位寄存器单元的输出端，OUT_K+2表示第K+2级移位寄存器单元的输出端，OUT_K+3表示第K+3级移位寄存器单元的输出端……。以下各实施例中的附图标记与此类似，不再赘述。
例如，如图8A所示的栅极驱动电路404中，除最后两级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和与其相隔一级的下级移位寄存器单元的输出端OUT连接；除第一级、第二级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和其相隔一级的上级移位寄存器单元的输出端OUT连接。
例如，第一级、第二级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后两级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET，触发信号STV和复位信号RESET在图8A中未示出。
例如，如图8A所示，该栅极驱动电路404还可以包括时序控制器300。例如，该时序控制器300可以被配置为和第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4连接，以向各移位寄存器单元提供第一时钟信号、第二时钟信号、第三时钟信号或第四时钟信号。例如，时序控制器300还可以被配置为提供触发信号STV、复位信号RESET等控制信号。
需要说明的是，在本公开的实施例中，一个移位寄存器单元B是另一个移位寄存器单元A的下级移位寄存器单元表示：移位寄存器单元B输出的栅极扫描信号在时序上晚于移位寄存器单元A输出的栅极扫描信号。相应地，一个移位寄存器单元B是另一个移位寄存器单元A的上级移位寄存器单元表示：移位寄存器单元B输出的栅极扫描信号在时序上早于移位寄存器单元A输出的栅极扫描信号。以下各实施例与此相同，不再赘述。
例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4上提供的时钟信号时序可以采用图10中所示的信号时序，以实现栅极驱动电路404逐行扫描的功能。
下面结合图10所示的信号时序图，对图8A中所示的栅极驱动电路404的工作原理进行说明，在图10所示的第一阶段1、第二阶段2、第三阶段3以及第四阶段4共四个阶段中，该栅极驱动电路404可以分别进行如下操作。
在第一阶段1，第一时钟信号线CLK1提供高电平信号，由于第K-1级移位寄存器单元10的时钟信号端CLK和第一时钟信号线CLK1连接，所以在此阶段第K-1级移位寄存器单元100的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第K-1级移位寄存器单元10的上拉节点(图中未示出)的电位进一步被拉高至第二高电平。所以在上拉节点高电平的控制下，时钟信号端CLK输入的高电平输出至第K-1级移位寄存器单元10的输出端OUT_K-1。需要说明的是，图10中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值。
在第二阶段2，第二时钟信号线CLK2提供高电平信号，由于第K级移位寄存器单元10的时钟信号端CLK和第二时钟信号线CLK2连接，所以在此阶段第K级移位寄存器单元10的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第K级移位寄存器单元10的上拉节点(图中未示出)的电位进一步被拉高至第二高电平。所以在上拉节点高电平的控制下，时钟信号端CLK输入的高电平输出至第K级移位寄存器单元10的输出端OUT_K。
在第三阶段3，第三时钟信号线CLK3提供高电平信号，由于第K+1级移位寄存器单元10的时钟信号端CLK和第三时钟信号线CLK3连接，所以在此阶段第K+1级移位寄存器单元10的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第K+1级移位寄存器单元10的上拉节点(图中未示出)的电位进一步被拉高至第二高电平。所以在上拉节点高电平的控制下，时钟信号端CLK输入的高电平输出至第K+1级移位寄存器单元10的输出端OUT_K+1。
在第四阶段4，第四时钟信号线CLK4提供高电平信号，由于第K+2级移位寄存器单元10的时钟信号端CLK和第四时钟信号线CLK4连接，所以在此阶段第K+2级移位寄存器单元10的时钟信号端CLK输入高电平信号。时钟信号端CLK输入的高电平使得第K+2级移位寄存器单元10的上拉节点(图中未示出)的电位进一步被拉高至第二高电平。所以在上拉节点高电平的控制下，时钟信号端CLK输入的高电平输出至第K+2级移位寄存器单元10的输出端OUT_K+2。
在上述过程中，每个时钟信号都要比前一个时钟信号迟延1/4个周期，因此每个输出的扫描信号都有1/8个周期的预充电时间。并且，图像数据按照奇数行、偶数行的次序依次输入数据驱动电路以与输出的扫描信号结合实现显示。
例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4上提供的时钟信号时序还可以采用图11中所示的信号时序，以实现栅极驱动电路404在显示过程中以2行像素为组进行扫描，从而实现扫描方式的切换。
下面结合图11所示的信号时序图，对图8A中所示的栅极驱动电路404的工作原理进行说明，在图11所示的第一阶段1以及第二阶段2共两个阶段中，该栅极驱动电路404可以分别进行如下操作。
在第一阶段1，第一时钟信号线CLK1和第二时钟信号线CLK2提供高电平信号，由于第K-1级移位寄存器单元10的时钟信号端CLK和和第一时钟信号线CLK1连接，第K级移位寄存器单元10的时钟信号端CLK和第二时钟信号线CLK2连接，所以在此阶段第K-1级和第K级移位寄存器单元10的时钟信号端CLK输入高电平信号；又由于第K-1级移位寄存器单元10的上拉节点(图中未示出)和第K级移位寄存器单元10的上拉节点为高电平，所以在上拉节点的高电平的控制下，时钟信号端CLK输入的高电平输出至第K-1级移位寄存器单元的输出端OUT_K-1和第K级移位寄存器单元的输出端OUT_K，从而实现使得显示面板在显示过程中以2行像素为组进行扫描。需要说明的是，图11中所示的信号时序图的电位的高低仅是示意性的，不代表真实电位值或相对比例，对应于上述示例，高电平信号对应于N型晶体管的开启信号，而低电平信号对应于N型晶体管为截止信号。
在第二阶段2，第三时钟信号线CLK3和第四时钟信号线CLK4提供高电平信号，由于第K+1级移位寄存器单元10的时钟信号端CLK和第三时钟信号线CLK3连接，第K+2级移位寄存器单元10的时钟信号端CLK和第四时钟信号线CLK4连接，所以在此阶段第K+1级和第K+2级移位寄存器单元10的时钟信号端CLK输入高电平信号；又由于第K+1级移位寄存器单元10的上拉节点和第K+2级移位寄存器单元10的上拉节点的电位为高电平，所以在第K+1级移位寄存器单元10的上拉节点和第K+2级移位寄存器单元10的上拉节点的高电平的控制下，时钟信号端CLK输入的高电平输出至第K+1级移位寄存器单元10的输出端OUT_K+1和第K+2级移位寄存器单元10的输出端OUT_K+2，从而实现使得显示面板在显示过程中以2行像素为组进行扫描。
图9示出了本公开一实施例提供的一种栅极驱动电路的另一个示例的示意图。如图9所示，该栅极驱动电路为双边驱动电路。
如图9所示，两侧的栅极驱动电路的连接方式类似，且每一侧的栅极驱动电路与图8A所示的栅极驱动电路类似，不同之处在于：在显示面板的一侧设置的栅极驱动电路404用于驱动奇数行栅线，而在显示面板的另一侧设置的栅极驱动电路404用于驱动偶数行栅线，且左右两边互不干扰。下面以显示面板的一侧的栅极驱动电路的连接方式为例进行介绍。
如图9所示，在本公开实施例中，第K-1级移位寄存器为第K+1级移位寄存器的上级移位寄存器。例如，如图9所示，除最后1级移位寄存器单元外，其余各级移位寄存器单元的复位端RST和其下级移位寄存器单元的输出端OUT连接；除第一级移位寄存器单元外，其余各级移位寄存器单元的输入端INPUT和其上级移位寄存器单元的输出端OUT连接。
例如，第一级移位寄存器单元的输入端INPUT可以被配置为接收触发信号STV，最后1级移位寄存器单元的复位端RST可以被配置为接收复位信号RESET，触发信号STV和复位信号RESET在图9中未示出。例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4上提供的时钟信号时序可以采用图10中所示的信号时序，即左右两侧栅极驱动电路的相对应的时钟信号线的时序各相差1/4周期，以实现栅极驱动电路404逐行扫描的功能。其具体工作原理与图8A所示的单边的栅极驱动电路的工作原理类似，在此不再赘述。
例如，第一时钟信号线CLK1、第二时钟信号线CLK2、第三时钟信号线CLK3以及第四时钟信号线CLK4上提供的时钟信号时序还可以采用图11中所示的信号时序，以实现栅极驱动电路404在显示过程中以2行像素为组进行扫描的功能。例如，第一时钟信号线CLK1和第二时钟信号线CLK2上提供的时钟信号的时序相同，第三时钟信号线CLK3和第四时钟信号线CLK4上的时序相同。其具体工作原理与图8A所示的单边的栅极驱动电路的工作原理类似，在此不再赘述。
如图7所示，该显示装置400还可以包括控制器401(例如时序控制器T-con)、数据驱动电路403以及显示面板405。例如，该图像显示处理装置402设置在控制器401中，且在控制器401的控制下，将处理后的输入图像输出至数据驱动电路403。
例如，显示面板405用于显示图像。例如，显示面板405包括多个阵列排布的像素，每个像素例如包括排列在同一行中的红绿蓝(RGB)子像素。图像源提供的输入图像输入到显示装置400后，由图像显示处理装置405对输入图像进行处理，然后显示面板405采用处理之后的输入图像进行显示，从而使得输入图像的分辨率和显示面板的分辨率一致，从而提高显示质量。
例如，该数据驱动电路403被配置为通过多条数据线4031与显示面板405中阵列排布的像素连接，且配置为接收控制器401中图像显示处理装置402的输出，然后向显示面板405提供图像数据信号。该图像数据信号例如为拉伸处理后的像素数据的电压，用于控制相应的像素中液晶的偏转以呈现一定的灰阶。例如，根据不同功能模块的组合方式，数据驱动电路403可以包括数字驱动器和模拟驱动器。模拟驱动器接收的是红绿蓝(RGB)模拟信号，然后将该RGB模拟信号经由薄膜晶体管输出到像素上；而数字驱动器接收的是RGB数字信号，该数字信号在数据驱动电路内部经过D/A(数/模)转换和伽马校正，转换为模拟信号再经由薄膜晶体管输出到像素上。
例如，数据驱动电路403和栅极驱动电路404可以分别由各自的专用集成电路芯片或者可以通过半导体制备工艺直接制备在显示面板405来实现。
本公开一实施例还提供一种存储介质。例如，该存储介质用于非暂时性存储计算机可读指令，当非暂时性计算机可读指令由计算机(包括处理器)执行时可以执行本公开任一实施例提供的图像显示处理方法。
例如，该存储介质可以是一个或多个计算机可读存储介质的任意组合，例如一个计算机可读存储介质包含对像素数据列进行复制的方法的计算机可读的程序代码，另一个计算机可读存储介质包含使得显示面板在显示过程中以q行像素为组进行扫描的计算机可读的程序代码。例如，当该程序代码由计算机读取时，计算机可以执行该计算机存储介质中存储的程序代码，执行例如本公开任一实施例提供的上述操作方法。
例如，存储介质可以包括智能电话的存储卡、平板电脑的存储部件、个人计算机的硬盘、随机存取存储器(RAM)、只读存储器(ROM)、可擦除可编程只读存储器(EPROM)、便携式紧致盘只读存储器(CD-ROM)、闪存、或者上述存储介质的任意组合，也可以为其他适用的存储介质。
有以下几点需要说明：
(1)本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述仅是本发明的示范性实施方式，而非用于限制本发明的保护范围，本发明的保护范围由所附的权利要求确定。

Claims (13)

1.一种图像显示处理方法，包括：
获取输入图像，以用于在显示面板上显示，其中，所述输入图像的画面分辨率为M列×N行，所述显示面板的设备分辨率为pM列×qN行；
对所述输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像，所述处理图像的画面分辨率为pM列×N行；
将所述处理图像发送至所述显示面板用于显示，且指令所述显示面板在显示过程中以q行像素为组进行扫描，其中，M、N、p和q为大于1的整数，
所述图像显示处理方法，还包括：在对所述输入图像的像素数据列沿行方向进行所述p-1次复制以得到所述处理图像之前，提高所述输入图像的图像刷新频率，
其中，所述处理图像包括依次相邻的p帧，所述p帧图像中每帧图像的每p列像素构成一像素组，第i帧图像的第n个像素组中第i列像素与所述输入图像的第n列像素相同而其他像素列为黑，n为大于1的整数，1≤i≤p。
2.根据权利要求1所述的图像显示处理方法，其中，在时序控制器中对所述输入图像的像素数据列沿行方向进行p-1次复制以得到所述处理图像。
3.根据权利要求1所述的图像显示处理方法，将所述输入图像的图像刷新频率提高q倍。
4.根据权利要求1-3任一所述的图像显示处理方法，获取所述输入图像之后且在得到所述处理图像之前，还包括：
获取所述输入图像的画面分辨率；
获取所述显示面板的设备分辨率；
判断所述输入图像的画面分辨率是否小于所述显示面板的设备分辨率。
5.根据权利要求1-3任一所述的图像显示处理方法，还包括：
指令所述显示面板的栅极驱动电路切换扫描方式，以使得所述显示面板在所述显示过程中以q行像素为组进行扫描。
6.一种图像显示处理装置，包括：
输入图像获取电路，配置为获取输入图像以用于在显示面板上显示；
像素数据处理电路，配置为对所述输入图像的像素数据列沿行方向进行p-1次复制以得到处理图像；
图像数据传输电路，配置为将所述处理图像发送至所述显示面板用于显示，且指令所述显示面板在显示过程中以q行像素为组进行扫描，
所述图像显示处理装置还包括帧频加倍电路，配置为在对所述输入图像的像素数据列沿行方向进行所述p-1次复制以得到所述处理图像之前，提高所述输入图像的图像刷新频率，
其中，所述处理图像包括依次相邻的p帧，所述p帧图像中每帧图像的每p列像素构成一像素组，第i帧图像的第n个像素组中第i列像素与所述输入图像的第n列像素相同而其他像素列为黑，n为大于1的整数，1≤i≤p。
7.一种图像显示处理装置，包括：
处理器；
存储器；一个或多个计算机程序模块，所述一个或多个计算机程序模块被存储在所述存储器中并被配置为由所述处理器执行，所述一个或多个计算机程序模块包括用于执行实现权利要求1-5任一所述的图像显示处理方法的指令。
8.一种显示装置，包括权利要求6或7所述的图像显示处理装置。
9.根据权利要求8所述的显示装置，还包括栅极驱动电路，其中，所述栅极驱动电路配置为使得所述显示面板在所述显示过程中以q行像素为组进行扫描。
10.根据权利要求9所述的显示装置，其中，所述栅极驱动电路为单边驱动电路或双边驱动电路。
11.根据权利要求10所述的显示装置，其中，所述栅极驱动电路包括多个级联的移位寄存器单元，在所述栅极驱动电路为单边驱动电路且q＝2的情况下，其中，
除最后两级移位寄存器单元外，其余各级移位寄存器单元的复位端和与其相隔一级的下级移位寄存器单元的输出端连接；
除第一级、第二级移位寄存器单元外，其余各级移位寄存器单元的输入端和其相隔一级的上级移位寄存器单元的输出端连接。
12.根据权利要求10所述的显示装置，其中，所述栅极驱动电路还包括第一时钟信号线、第二时钟信号线、第三时钟信号线和第四时钟信号线；其中，
所述第一时钟信号线和第4m-3级移位寄存器单元的时钟信号端连接；所述第二时钟信号线和第4m-2级移位寄存器单元的时钟信号端连接；所述第三时钟信号线和第4m-1级移位寄存器单元的时钟信号端连接；所述第四时钟信号线和第4m级移位寄存器单元的时钟信号端连接；其中，
m为大于0的整数。
13.一种存储介质，用于非暂时性存储计算机可读指令，当所述非暂时性计算机可读指令由计算机执行时可以执行根据权利要求1-5任一所述的图像显示处理方法的指令。
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