CN108604212A - 用于个别地配置共享公共命令存取总线的动态随机存取存储器的系统和方法 - Google Patents

用于个别地配置共享公共命令存取总线的动态随机存取存储器的系统和方法 Download PDF

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Abstract

公开了用于配置个人计算设备(PCD)中的动态随机存取存储器(DRAM)的系统和方法。示例性方法包括提供与第一DRAM和第二DRAM通信的共享命令存取(CA)总线。来自片上系统(SoC)的第一命令在第一DRAM和第二DRAM处被接收。响应于所接收的第一命令，第一DRAM的解码器确定是否屏蔽模式寄存器写入(MRW)。包含配置信息的第二命令经由共享CA总线在第一DRAM和第二DRAM处被接收。响应于由第一DRAM的解码器进行的确定，所接收的MRW被第一DRAM忽略或实现。

Description

用于个别地配置共享公共命令存取总线的动态随机存取存储 器的系统和方法
相关申请的交叉引用
本申请要求享有于2016年2月15日提交的题为“Systems and Methods forIndividually Configuring Dynamic Random Access Memories Sharing A CommonCommand Access Bus”的序列号为62/295,236的美国临时专利申请的优先权的利益，特此以引用方式将其全部内容并入本文。
背景技术
包括耦合到存储器的至少一个处理器的计算设备是普遍存在的。计算设备可以包括诸如桌上型计算机、膝上型计算机、便携式数字助理(PDA)、便携式游戏控制台、平板计算机、蜂窝电话、智能电话和可穿戴计算机之类的个人计算设备(PCD)。一种类型的存储器(即，动态随机存取存储器(DRAM))在PCD中已变得越来越流行。DRAM存储器设备可以根据各种标准来配置和/或操作，所述标准例如双倍数据速率DDR或低功率DDR(LPDDR)标准之一。
取决于适用的标准和/或DRAM将被置于的用途，DRAM存储器设备具有指定宽度的IO(输入/输出)数据总线，所述宽度例如8比特(x8)、16比特(x16)、32比特(x32)。每个DRAM存储器设备或晶片通常具有其自己的数据(DQ)总线。然而，在一些配置或一些操作模式中，多个DRAM存储器或晶片可以共享公共命令地址(CA)总线。
对于DRAM存储器或晶片的这样的配置或操作模式，共享或公共CA总线在初始化期间使用模式寄存器写入(MRW)命令来防止对单独的DRAM存储器或晶片的个别配置。相反，由于MRW命令，所有DRAM存储器或晶片以相同方式被配置，其中，配置信息在共享或公共CA总线上被发送到所有DRAM存储器或晶片。这可能导致对于不同DRAM存储器或晶片中的每一者而言不是最佳的配置。
因此，对于用于实现对共享公共CA总线的不同DRAM存储器或晶片的个别配置的改善的系统和方法存在需求。具体而言，对于用于执行以下操作的改善的系统和方法存在需求：屏蔽在CA总线上发送的MRW命令以便允许在初始化期间在共享CA总线上对每个个别的DRAM存储器或晶片的个别配置。
发明内容
公开了用于实现对与片上系统(SoC)通信的DRAM存储器的个别配置的系统、方法和计算机程序，其中，DRAM存储器共享命令地址(CA)总线。在一个实施例中，提供了与第一DRAM设备和第二DRAM设备通信的共享命令存取(CA)总线。来自与第一DRAM设备和第二DRAM设备通信的片上系统(SoC)的第一命令在第一DRAM设备处被接收。响应于从SoC接收的第一命令，第一DRAM设备的解码器确定是否针对第一DRAM设备屏蔽模式寄存器写入(MRW)。
来自SoC的包含配置信息的第二命令经由共享CA总线在第一DRAM设备和第二DRAM设备处被接收。第二命令包括MRW。如果由解码器进行的确定是屏蔽所接收的MRW，则响应于确定，第二命令在第一DRAM设备处被忽略。如果由解码器进行的确定是不屏蔽所接收的MRW，则第一DRAM设备执行包含配置信息的第二命令。
另一实施例是用于计算设备(PCD)的计算机系统，所述系统包括片上系统(SoC)。系统还包括经由第一特有的数据(DQ)总线且在共享命令存取(CA)总线上与SoC通信的第一DRAM设备，其中，第一DRAM设备包括第一解码器。系统还包括在第二特有的DQ总线上且在共享CA总线上与SoC通信的第二DRAM设备。
第一DRAM设备被配置为：从SoC接收第一命令；响应于从SoC接收的第一命令而利用第一解码器确定是否针对第一DRAM设备屏蔽模式寄存器写入(MRW)；经由共享CA总线从SoC接收包含配置信息的第二命令，其中，第二命令包括MRW。如果由第一解码器进行的确定是屏蔽所接收的MRW，则第一DRAM设备忽略第二命令。如果由第一解码器进行的确定是不屏蔽MRW，则第一DRAM设备执行包含配置信息的第二命令。
附图说明
在附图中，除非另有指示，否则同样的附图标记贯穿各个视图指代同样的部件。对于具有字母字符标示的附图标记(例如，“102A”或“102B”)，字母字符标示可以区分存在于相同附图中的两个同样的部件或元素。当附图标记旨在涵盖所有附图中的具有相同附图标记的所有部件时，可以省略附图标记的字母符号标示。
图1是用于针对与示例性计算设备的片上系统(SoC)通信的DRAM存储器实现对共享公共CA总线的DRAM存储器设备或晶片的个别配置的系统的实施例的框图；
图2A是示出当DRAM存储器在第一配置或操作模式中时图1的系统的部分的交互的功能图；
图2B是示出当DRAM存储器在第二配置或操作模式中时图1的系统的部分的交互的功能图；
图3A是示出可以在图1的系统和/或图4A的方法中使用的DRAM晶片的实施例的方面的框图；
图3B是示出可以在图1的系统和/或图4A的方法中使用的DRAM晶片的另一实施方式的方面的框图；
图3C是针对可以用于图1的系统和/或图4B或图4C的方法中的DRAM晶片示出图3A-3B的替代实施例的方面的框图；
图4A是示出用于提供对共享公共CA总线的DRAM存储器或晶片的个别配置的方法的实施例的流程图，所述公共CA总线可以在诸如图1示出的系统之类的系统中被实现；
图4B是示出用于提供对共享公共CA总线的DRAM存储器或晶片的个别配置的方法的替代实施例的流程图，所述公共CA总线可以在诸如图1示出的系统之类的系统中被实现；以及
图4C是示出图4B的方法的替代实施例的另一实施方式的流程图；以及
图5是其中可以实现图1的系统或图4的方法的示例性计算设备的框图。
具体实施方式
本文使用词语“示例性”来意指“充当示例、实例或说明”。本文描述为“示例性”的任何方面不一定要被解释为优选的或与其他方面相比具有优势的。
在本说明书中，术语“应用”或“图像”还可以包括具有可执行内容的文件，例如：目标代码、脚本、字节代码、标记语言文件和补丁。另外，本文中提及的“应用”还可以包括本质上不可执行的文件，例如可能需要被打开的文档或需要被存取的其他数据文件。
术语“内容”还可以包括具有可执行内容的文件，例如：目标代码、脚本、字节代码、标记语言文件和补丁。另外，本文中提及的“内容”还可以包括本质上不可执行的文件，例如可能需要被打开的文档或需要被存取的其他数据文件。
如在本说明书中使用的，术语“组件”、“数据库”、“模块”、“系统”等旨在指代与计算机相关的实体，其或者是硬件、固件、硬件和软件的组合、软件、或者是执行中的软件。例如，组件可以是但不限于是在处理器上运行的过程、处理器、对象、可执行文件、执行的线程、程序和/或计算机。通过说明的方式，在计算设备上运行的应用和计算设备二者都可以是组件。一个或多个组件可以驻留在过程和/或执行的线程内，并且组件可以位于一个计算机上和/或分布在两个或更多个计算机之间。另外，这些组件可以从具有存储于其上的各种数据结构的各种计算机可读介质执行。组件可以通过本地和/或远程过程的方式进行通信，例如根据具有一个或多个数据分组(例如，来自通过信号的方式在本地系统、分布式系统中与另一组件交互的和/或跨诸如互联网之类的网络与其他系统交互的一个组件的数据)的信号。
在本说明书中，术语“计算设备”用于意指实现与存储器通信的(无论是模拟的还是数字的)处理器的任何设备，例如桌上型计算机、游戏控制台或服务器。“计算设备”还可以是“便携式计算设备”(PCD)，例如膝上型计算机、手持式计算机或平板计算机。术语PCD、“通信设备”、“无线设备”、“无线电话”、“无线通信设备”和“无线手持机”在本文中被可互换地使用。随着第三代(“3G”)无线技术、第四代(“4G”)、长期演进(LTE)等的出现，更大的带宽可用性已实现具有更多种无线能力的更多便携式计算设备。因此，便携式计算设备还可以包括：具有无线连接或链路的蜂窝电话、寻呼机、智能手机、导航设备、个人数字助理(PDA)、便携式游戏控制台、可穿戴计算机或任何便携式计算设备。
图1示出了系统100的实施例，所述系统100包括电耦合到包含多个存储器设备或晶片的DRAM 130的片上系统(SoC)，所述存储器设备或晶片例如晶片0 134a、晶片1 134b、晶片2 134c和晶片N 134n(统称为晶片134a-134n)。即使当晶片134a-134n共享公共CA总线时，系统100也可以用于个别地配置DRAM 130中的设备或晶片134a-134n(参见图2B)。
系统100可以在包括PCD的任何计算设备中被实现。如图1的实施例中示出的，系统100包括电耦合到外部或“片外”DRAM 130的SoC 102。SoC 102包括各种片上组件，包括中央处理单元(CPU)106、存储器控制器120、高速缓存110存储器和系统存储器112，所有上述组件经由SoC总线116互连。在一些实施例(例如图1示出的实施例)中，SoC 102还可以包括也连接到SoC总线16的一个或多个另外的处理器，例如CPU 114。
CPU 106可以由操作系统(OS)108控制或执行OS 108，所述OS 108使CPU 106操作或执行被存储在计算设备的一个或多个存储器中的各种应用、程序或代码。在一些实施例中，CPU 106和CPU 114可以是相同类型的处理器，而在其他实施例中，CPU 114可以是与执行OS 108的CPU 106不同的数字信号处理器(DSP)、图形处理单元(GPU)、模拟处理器或其他类型的处理器。
图1的高速缓存110存储器可以是L2、L3或其他期望的高速缓存。另外，高速缓存110可以专用于一个处理器，例如CPU 106，或者可以在各个实施例中在多个处理器当中被共享，所述多个处理器例如图1示出的CPU 106和CPU 114。在实施例中，高速缓存110可以是CPU 106在存取像存储器设备130之类的存储器之前调用的最后一级高速缓存(LLC)或最高(最后)级高速缓存。系统存储器112可以是静态随机存取存储器(SRAM)、只读存储器(ROM)112或任何其他期望的存储器类型，包括诸如SD卡之类的可移除存储器。
SoC 102的存储器控制器120电连接到SoC总线116，并且还通过存储器存取信道124连接到DRAM 130。在各个实施例中，存储器存取信道124可以是串行信道或并行信道。存储器控制器120管理从各个存储器读取和/或被存储到各个存储器的数据，所述存储器在系统100(包括DRAM 130)的操作期间由SoC 102存取。存储器控制器120可以包括图1中未示出的其他部分或组件(例如，读取和/或写入缓冲器、控制逻辑单元等)以允许存储器控制120控制存储器存取信道124上的数据传输。在各个实施方式中，存储器控制器120的组件中的一些或所有组件可以根据期望用硬件、软件或固件来实现。
将DRAM 130耦合到SoC 102的存储器存取信道可以是任何期望的宽度。数据和/或指令在存取信道124上在CPU 106(或SoC 102的另一组件)与诸如DRAM 130之类的存储器设备之间传输。可以使用各种标准、协议或技术来执行数据和指令的传输，并且本公开内容不限于任何特定的数据传输标准。
DRAM 130可以包括任何数量的设备或晶片，例如图1中示出的晶片134a-134n。晶片134a-134n可以是相同或不同的尺寸或容量的。取决于适用的标准和/或DRAM 130或PCD旨在用于的用途，每个DRAM设备或晶片将具有指定宽度的IO(输入/输出)数据总线，所述宽度例如8比特(x8)、16比特(x16)、32比特(x32)。DRAM 130的每个设备或晶片通常具有其自己的用于读取数据并将数据写入设备/晶片的寄存器的数据(DQ)总线(参见图2A-2B)。
根据DDRx或LPDDRx(低功率DDR)标准之一，图1示出的DRAM 130可以是双倍数据速率同步动态(DDR)RAM。另外，DRAM 130包括耦合到晶片134a-134n中的每一者的控制器132，以协调和控制去往和来自晶片134a-134n中的每一者的数据和指令的传输。如将理解的，DRAM 130可以是双列直插式存储器模块(DIMM)，其包括被布置在DRAM 130内以存储数据的一个或多个存储器阵列。如将理解的，在一些实施例中，这些存储器阵列可以按等级排列。
在实施例中，DRAM 130可以是具有x16存取信道124的LPDDR4x16存储器。在这样的实施例中，DRAM 130的每个晶片134a-134n将具有其自己的DQ总线及其自己的CA总线(参见图2A)。在另一实施例中，DRAM 130可以是LPDDR4x8存储器，或者可以在一些操作模式中如LPDDR4x8存储器那样操作。在这样的实施例或操作模式中，每个晶片134a-134n可以具有其自己的DQ总线，但晶片134a-134n可以共享公共CA总线(参见图2B)。在其他实施例中，其他类型和配置的DRAM 130可以在系统100中被实现。
图1中的系统100、SoC 102和/或DRAM 130的元素和元素的布置是说明性的。在其他实施例中，系统100、SoC 102和/或DRAM 130中的一者或多者可以包含比图1中示出的组件更多或更少的组件。另外，在一些实施例中，与图1中示出的相比，可以不同地配置系统100、SoC 102和/或DRAM 130的各个组件。
转到图2A-2B，示出图1的系统100的部分的交互的功能图被示出。如提到的，在DRAM 130的一些配置或DRAM 130的操作模式中，DRAM 130的每个设备或晶片(被示出为晶片0 134a和晶片1 134b)可以具有其自己的CA总线(分别为144a和144b)。图2A示出了用于DRAM 130的这样的配置/操作模式的系统100的部分的功能图200A。在这样的配置中，晶片0134a将在专用于晶片0 134a的CA总线144a上接收控制命令，例如模式寄存器写入(MRW)命令。类似地，晶片1 134b可以在其自己的专用CA总线144b上接收单独的或不同的控制命令。
这些单独或不同的控制命令可以从DRAM 130外部发送，例如从SoC 102的存储器控制器120发送。每个单独的命令将仅由预期的晶片134a或134b接收。因此，单独的CA总线142a和142b允许晶片0 134a和晶片1 134b中的每一者被单独地控制和配置。例如，在对PCD进行初始化时，使用MRW命令来配置DRAM 130中的各种可编程设置以确保DRAM 130的最佳性能是有益的。如将理解的，这些可编程设置可以包括用于晶片0 134a的电压参考值(Vref)或任何其他期望的设置。如还将理解的，用于这样的可编程设置的适当的值可以从晶片0 134a到晶片1 134b变化，并且适当的值可以取决于每个晶片134a-134b特有的各种因素。因此，期望的是能够个别地编程或配置晶片0 134a和晶片1 134b以确保最佳性能，例如以降低错误率。当每个晶片134a和134b分别具有其自己的专用CA总线144a和144b时，晶片0 134a和晶片1 134b的这样的个别配置是可用的，如图2A示出的。
然而，如图2B示出的，在DRAM 130的一些配置中，或者对于根据各种标准的DRAM130的一些操作模式，DRAM 130的多个设备或晶片可以共享公共CA总线。图2B示出了这样的配置/操作模式的示例，其中，晶片0 134a、晶片1 134b和晶片N 134n(统称为晶片134a-134n)共享公共CA总线144。注意到，尽管利用三个晶片134a-134n示出，但是受制于DRAM130的架构限制和电气能力，可以根据期望将更多或更少的晶片耦合到公共或共享CA总线144。另外，虽然晶片0 134a和晶片1 134b在图2B中被示出为x8晶片，但是晶片0 134、晶片1134b和/或晶片N 134n中的一者或多者可以具有不同的IO宽度，例如x32等。
因为晶片134a-134n共享公共CA总线144，所以晶片134a-134n不能通过在共享CA总线144上使用典型的命令来个别地控制或配置。任何控制命令(例如，在共享CA总线144上发送的MRW命令)由所有晶片134a-134n接收和实现。虽然晶片134a-134n共享公共CA总线144，但是本公开内容的系统和方法也允许晶片134a-134n被单独地和/或个别地配置。以该方式，每个晶片134a-134n可以被个别地配置，而不需要如图2A示出的单独的CA总线。因此，如果DRAM 130被要求使用共享CA总线144来支持操作模式(例如，LPR4标准中的操作的“字节模式”)，或者如果期望避免每个晶片134a、134b、134n上的单独CA总线144的占用空间、开销等，则本公开内容仍允许晶片134a-134n的个别配置。
图3A-3B是示出可在图1的系统中使用的DRAM晶片(即，晶片0 134a)的实施例的框图。尽管未示出，但晶片0 134a与其他晶片共享公共CA总线144，其他晶片例如如图2B示出的晶片1 134b和晶片N 134n。另外，尽管依据晶片0 134a进行了讨论，但是对各个实施例和实施方式的以下讨论等同地适用于与晶片0 134a共享公共CA总线144的任何晶片，例如图2B示出的晶片1 134b和晶片N 134n。
晶片0 134a包括解码器158，其允许使用在晶片0 134a特有的DQ总线146a上接收的信息来对晶片0 134a进行个别的编程、配置或控制。在一些实施例中，使用解码器158对晶片0 134a进行这样的编程、配置或控制可以仅利用在DQ总线146a上接收的信息来完成。在其他实施例中，使用解码器158对晶片0 134a的这样的编程、配置或控制可以利用在DQ总线146a上接收的信息组合在共享CA总线144上接收的信息来完成。
转到图3A，晶片0 134a包括命令解码器150，其在共享CA总线144上接收典型命令信号和时钟信号CK 160。命令解码器150可以根据期望用硬件、软件或硬件和软件的组合来实现。晶片0 134a还包括与命令解码器150通信的模式寄存器块154。当命令解码器150在共享CA总线144上接收MRW命令时，命令解码器150或者将MRW命令转发到模式寄存器块154，或者将信号152发送到模式寄存器块154以指示MRW命令已被接收。命令解码器150还发送与该MRW命令相关联的数据，例如标识晶片0 134a的要被配置的设置以及用于设置的值的信息。
晶片0 134a还包括缓冲器，例如MPC FIFO 156，其在晶片0 134a特有的DQ总线146a上接收信息和脉冲信号(DQS 162)。由MPC FIFO 156在DQ总线146a上接收的信息可以是多用途命令(MPC)。MPC FIFO 156可以用硬件来实现，并且可以包括用于控制MPC FIFO156的操作的逻辑单元或可以与所述逻辑单元相关联。如由其名称指示的，图3A的实施例中的MPC FIFO 156是先进先出(fifo)缓冲器，然而，其他缓冲器可以根据期望而被使用。
在一些实施例(例如，图3A的实施例)中，命令解码器150、模式寄存器块154和MPCFIFO 156都可以耦合到解码器158。在该实施例中，解码器158确定是否屏蔽由晶片0 134a接收的MRW命令。如果解码器158确定屏蔽由晶片0 134a接收的MRW命令，则解码器158可以将屏蔽信号155发送到命令解码器150。屏蔽信号155指示命令解码器150忽视下一接收的MRW命令，或者忽视所有后续MRW命令直到另一信号从解码器158被发送为止。在共享CA总线144上接收的这些后续MRW命令将不由晶片0 134a实现。作为结果，晶片0 134a将忽略后续MRW命令中的任何配置信息。相反，一个或多个其他晶片晶片1 134b、晶片N 134n等(参见图2B)可以使用共享CA总线144来实现后续MRW命令(如果那些其他晶片134b-134n中的一者或多者未被屏蔽的话)。
另一方面，如果解码器158确定不屏蔽由晶片0 134a接收的MRW命令，则没有任何屏蔽信号155从解码器158被发送。在共享CA总线144上接收的后续MRW命令将由晶片0 134a实现。作为结果，这些后续MRW命令中的任何配置信息将在晶片0 134a处被设置。同时，后续MRW命令可以替代地被正使用共享CA总线144的其他晶片134b-134n(参见图2B)忽略。通过如以上描述的利用解码器158来配置晶片134a-134n中的每一者，每个晶片134a-134n可以选择性地屏蔽MRW命令，以允许晶片134a-134n中的每一者被个别地配置，尽管晶片134a-134n都共享公共CA总线144。
可以根据期望以各种方式实现和/或操作该实施例的晶片0 134的解码器158。例如，在图3A的实施例中，可以经由共享或公共CA总线144在晶片0 134a的命令解码器150处接收命令。命令可以是MRW命令或使命令解码器150将信号152发送到模式寄存器块154的另一命令。在命令解码器150处接收的命令可以包括使命令解码器150将信号152发送到模式寄存器块154的比特或其他信息。命令解码器150可以包括用于辨别所接收的命令并且使信号152被生成并被发送到模式寄存器块154的逻辑单元。
在接收到信号152时，模式寄存器块154使唤醒/使能信号153被发送到解码器158。模式寄存器块154可以包括用于辨别从命令解码器150接收的信号152并且用于生成唤醒/使能信号153并将其发送到解码器158的逻辑单元。唤醒/使能信号153被配置为唤醒、使能解码器158和/或使解码器158变为活动的。在实施方式中，唤醒解码器158可以包括使解码器158轮询MPC FIFO 156或以其他方式从MPC FIFO 156中寻找信息。如图3A示出的，解码器158可以耦合到MPC FIFO 156的输出。
单独地，在该实施方式中，在到MPC FIFO 156的DQ总线146a上将信息发送到晶片0134a。如所讨论的，DQ总线146a是晶片0特有的。所接收的信息从MPC FIFO 156被提供给解码器158，例如通过信号157。解码器158被配置为根据所接收的信号157来辨别或确定是否针对晶片0 134a屏蔽MRW命令。例如，在实施方式中，在DQ总线146a上接收的信息可以包括屏蔽比特，并且解码器158可以包括用于辨别所接收的屏蔽比特是“开”还是“关”并因此确定是否针对晶片0 134a屏蔽MRW命令的逻辑单元。在其他实施方式中，在DQ总线146a上接收的信息可以包括由解码器158辨别的并且解码器158可以根据其来确定是否针对晶片0134a屏蔽MRW命令的不同指令或信息。
在图3A的实施方式中，如果解码器158确定屏蔽由Die0134a接收的MRW命令，则解码器158将向命令解码器150发送屏蔽信号155。屏蔽信号155可以指示命令解码器150忽视接收的下一个MRW命令。在另一实施方式中，屏蔽信号155可以使命令解码器150忽视所有后续MRW命令，直到第二屏蔽信号155从解码器158被发送为止。第二屏蔽信号155可以由解码器158响应于由MPC FIFO 156在DQ 146a总线上接收的第二指令或命令而生成。该第二指令可以从MPC FIFO 156提供给解码器158，并且由解码器158理解为用于停止屏蔽MRW命令、使解码器生成第二屏蔽信号155的指令。
无论屏蔽信号155被如何实现，一旦命令解码器150接收指示MRW命令应当被屏蔽的初始屏蔽信号155，晶片0 134a就将不实现在共享CA总线144上接收的后续MRW命令。作为结果，晶片0 134a将忽略后续MRW命令中的任何配置信息。相反，一个或多个其他晶片134b-134n(参见图2B)可以使用共享CA总线144来实现后续MRW命令(如果那些其他晶片134b-134n中的一者或多者未被屏蔽的话)。如将理解的，在晶片134a-134n中的每一者中实现解码器158允许晶片134a-134n中的每一者依次使MRW命令被取消屏蔽，使得晶片134a-134n中的每一者可以由共享或公共CA总线144上的MRW命令进行个别地配置。
图3B中示出了晶片0 134a的第二实施方式。在该第二实施方式中，解码器158可以被实现为写入级相位检测器。如以上针对图3A讨论的，在图3B的实施方式中，可以经由共享或公共CA总线144在晶片0 134a的命令解码器150处接收命令。命令可以是使命令解码器150将信号152发送到模式寄存器块154的MRW命令或另一命令。在命令解码器150处接收的命令可以包括使命令解码器150将信号152发送到模式寄存器块154的比特或其他信息。命令解码器150可以包括用于辨别所接收的命令并且使信号152被生成并发送到模式寄存器块154的逻辑单元。在接收到信号152时，模式寄存器块154使唤醒/使能信号153被发送到解码器/相位检测器158。
一旦图3B的解码器/相位检测器158被唤醒/使能，经由DQ总线146a由晶片0 134a接收的DQS脉冲162就由解码器/相位检测器158接收。根据DQS脉冲162和/或关于DQS脉冲162的相位的信息，解码器/相位检测器158被配置为辨别或确定是否屏蔽MRW命令。一旦解码器/相位检测器158做出该确定，其就将屏蔽信号155发送到命令解码器150(如果确定是屏蔽MRW命令的话)，如以上针对图3A讨论的。
图3C中示出了图3A-3B的替代实施例。在图3C的实施例中，解码器158包含或实现用于使晶片0 134a能够根据最初在晶片0 134a特有的DQ总线146a上接收的信息来设置各种配置的逻辑单元。在该实施例中，在DQ总线146a上在MPC FIFO 156处接收的指令使解码器158动作，而不需要到解码器158的先前的唤醒/使能/警报信号(参见图3A-3B)。在DQ总线146a上在MPC FIFO 156处接收的信息(例如，MPC命令)可以由解码器158辨别为指令。例如，在MPC标准下，各种比特被“保留”，并且这样的保留的比特中的一者或多者可以在该实施例中被定义为由解码器158辨别的指令。如将理解的，还可以使用在DQ总线146a上接收的除MPC命令之外的指令或信息。
例如，在实施方式中，MPC命令(或其他指令)中的保留比特可以在DQ总线146a上被接收并被提供给解码器158。根据所接收的指令和/或其他信息，解码器158被配置为辨别或确定是否屏蔽在共享CA总线144上接收的MRW命令。在该实施方式中，一旦解码器158做出确定，其就将屏蔽信号155发送到命令解码器150(如果确定是屏蔽MRW命令的话)，如以上针对图3A-3B讨论的。
在另一实施方式中，MPC命令(或其他指令)中的保留比特可以在DQ总线146a上被接收并被提供给解码器158。另外，还可以在DQ总线146a上提供关于用于晶片0 134a的期望的配置的信息或数据。根据所接收的指令，解码器158被配置为辨别或确定配置指令和/或信息已在DQ总线146a上被接收。在该实施方式中，解码器158还被配置为经由信号155将指令和/或配置信息发送到命令解码器150。命令解码器150被配置为将适当的命令(例如，MRW命令)发送到模式寄存器块154，以设置用于晶片0 134a的期望的配置。因此，在该实施方式中，在解码器158处从DQ总线146a接收的信息使用于晶片0 134a的配置被设置，而不需要屏蔽在CA总线144上接收的任何MRW命令。
转到图4A，示出了用于提供对共享公共CA总线的DRAM存储器或晶片的个别配置的方法400A的实施例。方法400A在框402中开始，其中，诸如模式寄存器写入(MRW)命令之类的命令被发送到DRAM设备或晶片以使能位于DRAM设备上的解码器。DRAM设备可以是图1、图2B和/或图3A示出的晶片0 134a。DRAM设备/晶片0 134a与诸如晶片134b-134n之类的其他晶片共享公共CA总线144(参见图2B)。框402中的命令可以从DRAM设备/晶片0 134a外部发送，例如从SoC 102的与DRAM设备/晶片0 134a通信的存储器控制器120发送(参见图1和图2B)。框402的命令由DRAM设备/晶片0 134a在共享或公共CA总线144上(例如，在命令解码器150处(参见图3A-3B))被接收。然后，命令解码器402可以使模式寄存器块将唤醒/使能信号153发送到解码器158。
在框404中，诸如多用途命令(MPC)写入fifo命令之类的指令被发送到DRAM设备/晶片0 134a。该指令还可以从DRAM设备/晶片0 134a外部发送，例如从SoC 102的存储器控制器120发送。该指令在DRAM设备/晶片0 134a的特有DQ总线146a上被接收。指令可以包含用于确定是否屏蔽后续MRW命令的信息。在实施方式中，指令可以包括解码器158可以根据其来辨别或确定是否针对DRAM设备/晶片0 134a屏蔽MRW命令的数据或信息(参见图3A)。在另一实施方式中，指令可以包括解码器158可以根据其来辨别或确定是否针对DRAM设备/晶片0 134a屏蔽MRW命令的DQS脉冲162(参见图3B)。
继续到框406，MRW命令在DRAM设备/晶片0 134a处被屏蔽。屏蔽MRW命令可以由DRAM设备/晶片0 134a的解码器158来实现，所述解码器158根据在DQ总线146a上接收的指令来确定是否屏蔽MRW命令。如果解码器158确定屏蔽MRW命令，则解码器可以将屏蔽信号155发送到命令解码器150。
在框408中，用于对第二DRAM(例如，DRAM设备/晶片1 134b(参见图2B))中的可配置设置进行编程的MRW命令在公共或共享CA总线144上被发送。在实施例中，可配置设置可以是Vref设置或(例如，通过最小化错误率来)优化个别DRAM设备/晶片1 134b的性能的任何其他可配置设置。
DRAM设备/晶片1 134b在共享/公共CA总线144上接收MRW命令。然而，DRAM设备/晶片1 134b尚未被屏蔽，因此用于DRAM设备/晶片1134b的设置根据MRW命令被编程。例如，命令解码器150可以将信号152发送到模式寄存器块154以实现配置/设置。如将理解的，DRAM设备/晶片0 134a还在共享/公共CA总线144上接收MRW命令。然而，MRW命令已针对DRAM设备/晶片0 134a被屏蔽，因此MRW命令被该DRAM设备忽略。作为结果，旨在用于单独的DRAM设备/晶片1 134b的设置/配置不由DRAM设备/晶片0 134a实现。
在框410中，DRAM设备/晶片0 134a的解码器158被清除并且/或者MRW命令在DRAM设备/晶片0 134a中被取消屏蔽。这可以包括从DRAM设备外部发送的第二指令，例如从SoC102的存储器控制器120发送的。该第二指令在DRAM设备/晶片0 134a的DQ总线162a上被接收，并且可以包括在MPC FIFO 156和/或解码器158处被接收的第二MPC写入命令。在实施例中，该第二指令可以使解码器158将另一屏蔽信号155发送到命令解码器150以取消屏蔽未来的MRW命令。另外，框410可以包括命令解码器150将信号发送到模式寄存器块154，所述模块寄存器块154转而发送信号153以清除解码器158和/或使解码器158停止寻找来自DQ总线146a的指令。
在框412中，MPC读取fifo命令被发送到DRAM设备/晶片0 134a以清除MPC FIFO156。框412中的该命令可以(例如，由SoC 102的存储器控制器120)从DRAM设备/晶片0 134a外部发送。该命令可以经由DQ总线146a在DRAM设备/晶片0 134a处被接收。在可选框414中，可以针对诸如晶片134a-134n(图2B)之类的每个DRAM设备重复框402-412的步骤。以该方式，尽管晶片134a-134n共享公共CA总线144，但晶片134a-134n中的每一者可以对他们的配置/设置进行个别地编程。
图4B是示出用于提供对共享公共CA总线的DRAM存储器或晶片的个别配置的替代方法400B的流程图。在框450中，诸如多用途命令(MPC)写入FIFO命令之类的指令被发送到DRAM设备，例如晶片0 134a(参见图1、图2B和图3C)。该指令可以从DRAM设备/晶片0 134a外部发送，例如从SoC 102的存储器控制器120发送(图1和图2B)。该指令可以在DRAM设备/晶片0 134a的特有DQ总线146a上被接收。指令可以包含用于确定是否屏蔽后续MRW命令的信息。在实施方式中，指令可以包括可以根据其来确定是否屏蔽后续MRW命令的数据或信息。在另一实施方式中，指令可以包括可以根据其来确定是否屏蔽后续MRW命令的DQS脉冲162。
在框452中，MRW命令在DRAM设备/晶片0 134a处被屏蔽，类似于以上针对图4A讨论的框406。屏蔽MRW命令可以由DRAM设备/晶片0134a的解码器158实现，所述解码器158根据在DQ总线146a上接收的指令来确定是否屏蔽MRW命令。如果解码器158确定屏蔽MRW命令，则解码器可以将屏蔽信号155发送到命令解码器150，如以上讨论的。
在框454中(类似于以上针对图4A讨论的框408)，用于对第二DRAM(例如，DRAM设备/晶片1 134b(参见图2B))中的可配置设置进行编程的MRW命令在公共或共享CA总线144上被发送。在实施例中，可配置设置可以是Vref设置或(例如，通过最小化错误率来)优化个别DRAM设备/晶片1 134b的性能的任何其他可配置设置。
DRAM设备/晶片1 134b在共享/公共CA总线144上接收MRW命令。然而，DRAM设备/晶片1 134b尚未被屏蔽，因此用于DRAM设备/晶片1134b的设置根据MRW命令被编程。例如，DRAM设备/晶片1 134b的命令解码器150可以将信号152发送到模式寄存器块154以实现用于DRAM设备/晶片1 134b的配置/设置。如将理解的，DRAM设备/晶片0 134a还在共享/公共CA总线144上接收MRW命令。然而，DRAM设备/晶片0 134a已被屏蔽，因此MRW命令被该DRAM设备忽略。作为结果，旨在用于单独的DRAM设备/晶片1 134b的设置/配置不是由DRAM设备/晶片0 134a实现的。
在框456中，DRAM设备/晶片0 134a的解码器158被清除并且/或者MRW命令在DRAM设备/晶片0 134a中被取消屏蔽，类似于以上针对图4A讨论的框410。这可以包括从DRAM设备外部发送的第二指令，例如从SoC 102的存储器控制器120发送的。该第二指令在DRAM设备/晶片0 134a的DQ总线162a上被接收，并且可以包括在MPC FIFO 156和/或解码器158处接收的第二MPC写入命令。在实施例中，该第二指令可以使解码器158将另一屏蔽信号155发送到命令解码器150以取消屏蔽未来的MRW命令。另外，框456可以包括命令解码器150将信号发送到模式寄存器块154，所述模式寄存器块154转而发送信号153以清除解码器158和/或使解码器158停止寻找来自DQ总线146a的指令。
在框458中，将MPC读取fifo命令被发送到DRAM设备/晶片0 134a以清除MPC FIFO156。框458中的该命令可以(例如，由SoC 102的存储器控制器120)从DRAM设备/晶片0 134a外部发送。该命令可以经由DQ总线146a在DRAM设备/晶片0 134a处被接收。在可选框460中，可以针对诸如晶片134a-134n(图2B)之类的每个DRAM设备重复框450-458的步骤。以该方式，尽管晶片134a-134n共享公共CA总线144，但晶片134a-134n中的每一者可以对他们的配置/设置进行个别地编程。
图4C是示出图4B的方法400B的替代实施例的另一实施方式的流程图。如图4C示出的，方法400C以框470开始，在框470中诸如多用途命令(MPC)写入fifo命令之类的指令被发送到DRAM设备/晶片0 134a。该指令(例如，由SoC 102的存储器控制器120)从DRAM设备外部发送。该指令可以在DRAM设备/晶片0 134a的特有DQ总线146a上被接收。指令可以包含用于使解码器158能够操作，而不需要共享或公共CA总线144上的另外的指令或命令并且不需要到解码器158的任何先前的唤醒/使能/警报信号的信息(参见图3A-3B)。在DQ总线146a上接收的信息(例如，MPC命令)可以由解码器158辨别为指令。例如，在MPC标准下，各种比特被“保留”，并且这样的保留的比特可以在该实施例中被定义为由解码器158辨别的指令。
在框472中，关于用于DRAM设备/晶片0 134a的期望的配置的信息或数据也在DQ总线146a上被提供。注意到，在一些实施方式中，框470和框472可以不是单独的步骤，而是可以包括在DQ总线146a上向DRAM设备/晶片0 134a的指令和信息的一次发送。
在框474中，DRAM设备/晶片0 134a的期望的配置/设置被编程。如以上讨论的，DRAM设备/晶片0 134a的解码器158能够辨别框470/472的配置指令和/或信息已在DQ总线146a上被接收。在框474中对配置进行编程可以包括解码器158辨别所接收的指令，以及经由信号155将指令和/或配置信息发送到命令解码器150。命令解码器150可以将适当的命令(例如，MRW命令)发送到模式寄存器块154，以设置用于DRAM设备/晶片0 134a的期望的配置。
在框476中，DRAM设备/晶片0 134a的解码器158被清除。这可以包括从DRAM设备外部发送的第二指令，例如从SoC 102的存储器控制器120发送的。该第二指令在DRAM设备/晶片0 134a的DQ总线162a上被接收，并且可以包括在MPC FIFO 156和/或解码器158处被接收的第二MPC写入命令。解码器158可以将该第二指令辨别为用于禁用和/或停止寻找来自DQ总线146a的指令的指令。
在另一实施方式中，该第二指令可以使解码器158将信号155发送到命令解码器150。然后，命令解码器150可以将信号发送到模式寄存器块154，所述模块寄存器块154转而可以将信号153发送到解码器158以清除解码器158和/或使解码器158停止寻找来自DQ总线146a的指令。
在框478中，MPC读取fifo命令被发送到DRAM设备/晶片0 134a以清除MPC FIFO156。框478中的该命令可以(例如，由SoC 102的存储器控制器120)从DRAM设备/晶片0 134a外部发送。该命令可以经由DQ总线146a在DRAM设备/晶片0 134a处被接收。在可选框480中，框470-478的步骤可以针对诸如晶片134a-134n(图2B)之类的每个DRAM设备重复。以该方式，尽管晶片134a-134n共享公共CA总线144，但晶片134a-134n中的每一者可以对他们的配置/设置进行个别地编程。
系统100(图1)以及方法400A-400C(图4A-4C)可以被并入到包括PCD的任何期望的计算系统中或由所述计算系统执行。图5示出了被并入示例性PCD 600中的系统100。在该实施例中，SoC 102可以包括多核CPU602。多核CPU 602可以包括第零核610、第一核612和第N核614。这些核中的一者可以包括例如图形处理单元(GPU)，而其他核中的一者或多者包括CPU。
显示器控制器628和触摸屏控制器630可以耦合到CPU 602。片上系统102外部的触摸屏显示器606转而可以耦合到显示器控制器628和触摸屏控制器630。图5还示出了视频编码器634(例如，逐行倒相(PAL)编码器、按顺序传送彩色与存储(SECAM)编码器或国家电视系统委员会(NTSC)编码器)耦合到多核CPU 602。此外，视频放大器636耦合到视频编码器634和触摸屏显示器606。
此外，视频端口638耦合到视频放大器636。如图5示出的，通用串行总线(USB)控制器640耦合到多核CPU 602。此外，USB端口642耦合到USB控制器640。存储器112和订户身份模块(SIM)卡646也可以耦合到多核CPU 602。
此外，如图5示出的，数字相机648可以耦合到多核CPU 602。在示例性方面中，数字相机648是电荷耦合设备(CCD)相机或互补金属氧化物半导体(CMOS)相机。
如图5进一步示出的，立体声音频编码器-解码器(CODEC)650可以耦合到多核CPU602。此外，音频放大器652可以耦合到立体声音频CODEC 650。在示例性方面中，第一立体声扬声器654和第二立体声扬声器656耦合到音频放大器652。图5示出了麦克风放大器658也可以耦合到立体声音频CODEC 650。另外，麦克风660可以耦合到麦克风放大器658。在特定方面中，频率调制(FM)无线调谐器662可以耦合到立体声音频CODEC 650。而且，FM天线664耦合到FM无线调谐器662。此外，立体声耳机666可以耦合到立体声音频CODEC 650。
图5还示出了射频(RF)收发机668可以耦合到多核CPU 602。RF开关670可以耦合到RF收发机668和RF天线672。按键板604可以耦合到多核CPU 602。而且，具有麦克风676的单声道耳机可以耦合到多核CPU 602。此外，振动器设备678可以耦合到多核CPU 602。
图5还示出了电源680可以耦合到片上系统102。在特定方面中，电源680是直流(DC)电源，其将电力提供给PCD 600的需要电力的各种组件。此外，在特定方面中，电源是可再充电DC电池或源自连接到交流(AC)电源的AC到DC变压器的DC电源。
图5还指示PCD 600还可以包括可以用于存取数据网络的网卡688，所述数据网络例如局域网、个域网或任何其他网络。网卡688可以是蓝牙网卡、WiFi网卡、个域网(PAN)卡、个域网超低功耗技术(PeANUT)网卡、电视/电缆/卫星调谐器或者本领域中公知的任何其他网卡。此外，网卡688可以被并入到芯片中，即，网卡688可以是芯片中的完整解决方案，并且可以不是单独的网卡688。
参考图5，应当领会的是，存储器130、触摸屏显示器606、视频端口638、USB端口642、相机648、第一立体声扬声器654、第二立体声扬声器656、麦克风660、FM天线664、立体声耳机666、RF开关670、RF天线672、按键板674、单声道耳机676、振动器678和电源680可以在片上系统102的外部或者可以是“片外”的。
应当领会的是，本文描述的方法步骤中的一者或多者可以作为计算机程序指令而被存储在存储器中。这些指令可以由任何合适的处理器与对应的模块组合或合作执行以执行本文描述的方法。
本说明书中描述的过程或过程流中的某些步骤自然地先于其他步骤，以使本发明如所描述的那样运作。然而，如果这样的次序或顺序不改变本发明的功能，则本发明不限于步骤或框的所描述的次序。换言之，应当认识到，在不脱离本发明的范围和精神的情况下，可以在其他步骤或框之前、之后或与其并行(基本上同时)地执行一些步骤或框。在一些实例中，在不脱离本发明的情况下，可以省略或不执行某些步骤或框。此外，诸如“此后”、“然后”、“接着”等词语不旨在限制步骤的次序。这些词语仅用于引导读者通读对示例性方法的描述。
另外，例如，基于本说明书中的流程图和相关联的描述，编程领域普通技术人员能够在没有困难的情况下编写计算机代码或识别适当的硬件和/或电路以实现所公开的发明。
因此，对于充分理解如何制造和使用本发明而言，公开特定程序代码指令集或详细硬件设备不被认为是必要的。在以上描述中并结合可以示出各种过程流的附图可以更详细地解释所要求保护的计算机实现的过程的发明性功能。
在一个或多个示例性方面中，所描述的功能可以用硬件、软件、固件或其任意组合来实现。如果用软件来实现，则可以将功能作为一个或多个指令或代码存储在计算机可读介质上或在计算机可读介质上发送。计算机可读介质包括计算机存储介质和通信介质二者，所述通信介质包括促进将计算机程序从一处传送到另一处的任何介质。存储介质可以是可以由计算机存取的任何可用介质。通过举例而非限制的方式，这样的计算机可读介质可以包括：RAM、ROM、EEPROM、NAND闪存、NOR闪存、M-RAM、P-RAM、R-RAM、CD-ROM，或其他光盘存储装置、磁盘存储装置或其他磁存储设备，或者可以用于携带或存储采用指令或数据结构形式的期望的程序代码并且可由计算机存取的任何其他介质。
此外，任何连接都被适当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤光缆、双绞线、数字订户线(“DSL”)或诸如红外线、无线电和微波之类的无线技术从网站、服务器或其他远程源发送的，则同轴电缆、光纤光缆、双绞线、DSL或诸如红外线、无线电和微波之类的无线技术都被包括在介质的定义中。
如本文使用的磁盘和光盘包括压缩光盘(“CD”)、激光光盘、光盘、数字多功能光盘(“DVD”)、软盘和蓝光光盘，其中，磁盘通常磁性地复制数据，而光盘则用激光光学地复制数据。上述各项的组合也应当被包括在计算机可读介质的范围内。
在不脱离本发明的精神和范围的情况下，对于本发明所属领域的普通技术人员而言，替代实施例将变得显而易见。因此，尽管已详细说明和描述所选择的方面，但是应当理解的是，在不脱离本发明的如由所附权利要求定义的精神和范围的情况下，可以在所述方面中进行各种替换和更改。

Claims (30)

1.一种用于操作个人计算设备(PCD)中的动态随机存取存储器(DRAM)设备的方法，所述方法包括：
在所述DRAM设备中的所述DRAM中提供命令解码器、模式寄存器块和多用途命令(MPC)缓冲器，所有上述组件都与所述DRAM设备的解码器通信；
经由所述DRAM设备特有的数据(DQ)总线在所述MPC缓冲器处接收信息，所述信息是从所述DRAM设备外部发送的；
将所接收的信息从所述MPC缓冲器提供给所述解码器；
基于所接收的信息，利用所述解码器来确定是否针对所述DRAM设备屏蔽模式寄存器写入(MRW)；
响应于所述确定，如果所述确定是针对所述DRAM设备屏蔽所述MRW，则将屏蔽信号从所述解码器发送到所述命令解码器；
经由共享命令存取(CA)总线在所述命令解码器处接收第一MRW，所述第一MRW是从所述DRAM设备外部发送的；以及
响应于来自所述解码器的所述指令：
如果所述指令是屏蔽MRW，则在所述命令解码器处忽略所述第一MRW，以及
如果所述指令是不屏蔽MRW，则将所述第一MRW从所述命令解码器转发到所述模式寄存器块。
2.根据权利要求1所述的方法，其中，所述第一DRAM设备包括多晶片DRAM存储器的第一晶片。
3.根据权利要求1所述的方法，其中，所述方法还包括：
在经由所述特有的DQ总线在所述MPC缓冲器处接收所述信息之前，经由所述共享CA总线在所述命令解码器处接收第一命令，所述第一命令包括使能信息；以及
响应于所接收的使能信息，将使能信号发送到所述解码器以使所述解码器变为活动的。
4.根据权利要求3所述的方法，其中，所述使能信息包括经由所述共享CA总线在所述命令解码器处接收的MRW。
5.根据权利要求1所述的方法，其中，所述MPC缓冲器包括先进先出(FIFO)缓冲器，并且在所述DRAM设备的所述MPC缓冲器处接收的所述信息包括MPC命令。
6.根据权利要求5所述的方法，其中，所述MPC命令包括屏蔽比特，并且由所述解码器进行的所述确定是基于对所述屏蔽比特的设置的。
7.根据权利要求1所述的方法，其中，所述解码器包括相位检测器，并且在所述DRAM设备的所述MPC缓冲器处接收的所述信息包括DQS脉冲。
8.根据权利要求7所述的方法，其中，由所述解码器进行的所述确定是基于所述DQS脉冲的相位的。
9.根据权利要求1所述的方法，其中，将所述屏蔽信号从所述解码器发送到所述命令解码器还包括指示所述命令解码器仅屏蔽所述第一MRW。
10.根据权利要求1所述的方法，其中，将所述屏蔽信号从所述解码器发送到所述命令解码器还包括：指示所述命令解码器屏蔽MRW，直到第二屏蔽信号在所述命令解码器处被接收为止。
11.一种用于在计算设备(PCD)中使用的动态随机存取存储器(DRAM)设备计算机系统，所述DRAM设备包括：
命令解码器，其耦合到共享命令存取(CA)总线；
模式寄存器块，其与所述命令解码器通信；
多用途命令(MPC)缓冲器，其耦合到所述DRAM设备特有的数据(DQ)总线；以及
解码器，其与所述命令解码器、模式寄存器块和MPC缓冲器通信，
其中，所述MPC缓冲器被配置为：在所述特有的DQ总线上从所述DRAM设备外部接收信息，并且将所接收的信息提供给所述解码器；所述解码器被配置为：基于所接收的信息来确定是否针对所述DRAM设备屏蔽模式寄存器写入(MRW)，并且响应于所述确定，如果所述确定是针对所述DRAM设备屏蔽所述MRW，则将屏蔽信号发送到所述命令解码器；以及所述命令解码器被配置为：经由所述共享CA总线从所述DRAM设备外部接收第一MRW；以及响应于来自所述解码器的所述指令：
如果所述指令是屏蔽MRW，则忽略所述第一MRW，以及
如果所述指令是不屏蔽MRW，则将所述第一MRW转发到所述模式寄存器块。
12.根据权利要求11所述的系统，其中，所述第一DRAM设备包括多晶片DRAM存储器的第一晶片。
13.根据权利要求12所述的系统，其中，所述命令解码器还被配置为：
在所述信息经由所述特有的DQ总线在所述MPC缓冲器处被接收之前，经由所述共享CA总线接收第一命令，所述第一命令包括使能信息，以及
响应于所接收的使能信息，将使能信号发送到所述解码器以使所述解码器变为活动的。
14.根据权利要求13所述的系统，其中，所述第一命令包括MRW，并且所述使能信息包括所述MRW的使能比特。
15.根据权利要求11所述的系统，其中，所述MPC缓冲器包括先进先出(FIFO)缓冲器，并且在所述DRAM设备的所述MPC缓冲器处接收的所述信息包括MPC命令。
16.根据权利要求15所述的系统，其中，所述MPC命令包括屏蔽比特，并且由所述解码器进行的所述确定是基于对所述屏蔽比特的设置的。
17.根据权利要求11所述的系统，其中，所述解码器包括相位检测器，并且在所述DRAM设备的所述MPC缓冲器处接收的所述信息包括DQS脉冲。
18.根据权利要求17所述的系统，其中，由所述解码器进行的所述确定是基于所述DQS脉冲的相位的。
19.根据权利要求11所述的系统，其中，从所述解码器到所述命令解码器的所述屏蔽信号包括用于仅屏蔽所述第一MRW的指令。
20.根据权利要求11所述的系统，其中，从所述解码器到所述命令解码器的所述屏蔽信号包括用于屏蔽MRW直到第二屏蔽信号在所述命令解码器处被接收为止的指令。
21.一种计算机程序产品，其包括具有体现于其中的计算机可读程序代码的非暂时性计算机可用介质，所述计算机可读程序代码适于被执行以实现操作个人计算设备(PCD)中的动态随机存取存储器(DRAM)设备，所述方法包括：
在所述DRAM设备中的所述DRAM中提供命令解码器、模式寄存器块和多用途命令(MPC)缓冲器，所有上述组件都与所述DRAM设备的解码器通信；
经由所述DRAM设备特有的数据(DQ)总线在所述MPC缓冲器处接收信息，所述信息是从所述DRAM设备外部发送的；
将所接收的信息从所述MPC缓冲器提供给所述解码器；
基于所接收的信息，利用所述解码器来确定是否针对所述DRAM设备屏蔽模式寄存器写入(MRW)；
响应于所述确定，如果所述确定是针对所述DRAM设备屏蔽所述MRW，则将屏蔽信号从所述解码器发送到所述命令解码器；
经由共享命令存取(CA)总线在所述命令解码器处接收第一MRW，所述第一MRW是从所述DRAM设备外部发送的；以及
响应于来自所述解码器的所述指令：
如果所述指令是屏蔽MRW，则在所述命令解码器处忽略所述第一MRW，以及
如果所述指令是不屏蔽MRW，则将所述第一MRW从所述命令解码器转发到所述模式寄存器块。
22.根据权利要求21所述的计算机程序产品，其中，所述第一DRAM设备包括多晶片DRAM存储器的第一晶片。
23.根据权利要求21所述的计算机程序产品，其中，所述方法还包括：
在经由所述特有的DQ总线在所述MPC缓冲器处接收所述信息之前，经由所述共享CA总线在所述命令解码器处接收第一命令，所述第一命令包括使能信息；以及
响应于所接收的使能信息，将使能信号发送到所述解码器以使所述解码器变为活动的。
24.根据权利要求23所述的计算机程序产品，其中，所述第一命令包括MRW，并且所述使能信息包括所述MRW的使能比特。
25.根据权利要求21所述的计算机程序产品，其中，所述MPC缓冲器包括先进先出(FIFO)缓冲器，并且在所述DRAM设备的所述MPC缓冲器处接收的所述信息包括MPC命令。
26.一种用于操作个人计算设备(PCD)中的动态随机存取存储器(DRAM)的计算机系统，所述系统包括：
在所述DRAM设备中的所述DRAM中提供命令解码器、模式寄存器块和多用途命令(MPC)缓冲器，所有上述组件都与所述DRAM设备的解码器通信；
用于经由所述DRAM设备特有的数据(DQ)总线在所述MPC缓冲器处接收信息的单元，所述信息是从所述DRAM设备外部发送的；
用于将所接收的信息从所述MPC缓冲器提供给所述解码器的单元；
用于基于所接收的信息来确定是否针对所述DRAM设备屏蔽模式寄存器写入(MRW)的单元；
响应于所述确定，如果所述确定是针对所述DRAM设备屏蔽所述MRW，则用于将屏蔽信号从所述解码器发送到所述命令解码器的单元；
用于经由共享命令存取(CA)总线在所述命令解码器处接收第一MRW的单元，所述第一MRW是从所述DRAM设备外部发送的；以及
响应于来自所述解码器的所述指令：
如果所述指令是屏蔽MRW，则用于在所述命令解码器处忽略所述第一MRW的单元，以及
如果所述指令是不屏蔽MRW，则用于将所述第一MRW从所述命令解码器转发到所述模式寄存器块的单元。
27.根据权利要求26所述的系统，其中，所述第一DRAM设备包括多晶片DRAM存储器的第一晶片。
28.根据权利要求26所述的系统，还包括：
用于在经由所述特有的DQ总线在所述MPC缓冲器处接收所述信息之前经由所述共享CA总线在所述命令解码器处接收第一命令的单元，所述第一命令包括使能信息；以及
响应于所接收的使能信息，用于将使能信号发送到所述解码器以使所述解码器变为活动的单元。
29.根据权利要求28所述的系统，其中，所述第一命令包括MRW，并且所述使能信息包括所述MRW的使能比特。
30.根据权利要求26所述的系统，其中，所述MPC缓冲器包括先进先出(FIFO)缓冲器，并且在所述DRAM设备的所述MPC缓冲器处接收的所述信息包括MPC命令。
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