CN108540138A - 一种csraa编码电路及编码器 - Google Patents

Abstract

本发明提供一种CSRAA编码电路及编码器，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块，寄存器设置在多路分配器和数据选择器之间，通过多路控制模块在每次计算中先后分别向数据选择器和多路分配器输出相应的控制信号，使得数据选择器将寄存器中的相应存储位的数据读取出来，并作为与输入数值进行异或运算的一个输入，并将运算后的结果存储在寄存器中的相应存储位中，而控制信号是生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，这样，在信息序列个数值进行运算后，寄存器中存储的即为CSRAA编码电路的编码序列。该编码电路中，减少了寄存器的使用数量，并大大减少了与门电路及异或门电路的数量，结构简单，降低编码电路的复杂度。

Description

一种CSRAA编码电路及编码器

技术领域

本发明涉及LDPC编码器领域，尤其涉及一种CSRAA编码电路及编码器。

背景技术

LDPC(Low Density Parity Check Code，低密度奇偶校验码)是一种纠错能力接近香农极限的线性分组码，广泛应用于纠错编码领域，由于其准循环的特性，可以通过CSRRA(Cyclic Shift-Register-Adder-Accumulator，循环移位-寄存器-加法器-累加器)电路来实现。

在现有的CSRRA电路结构中，参考图1所示，通常包括反馈移位寄存器B以及寄存器A、与门、异或门，这些寄存器的位数与计算中用到的生成矩阵的行或列的位数相同，也就是编码的码长，反馈移位寄存器B用于通过移位依次存放循环置换矩阵中的一条数据，一条数据可以为行或列数据，寄存器B用于存放输入信号与分别经过与门和异或门计算之后的编码数据。在该结构中，反馈移位寄存器B的每一位连接与门和异或门，当需要编码的LDPC码长很长的时候，需要的寄存器、与门和异或门的数量将非常巨大，使得编码器的电路非常复杂。

发明内容

有鉴于此，本发明的目的在于提供一种CSRAA编码电路及编码器，结构简单，降低编码电路的复杂度。

为实现上述目的，本发明有如下技术方案：

一种CSRAA编码电路，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块；

所述与门电路的一个输入端连接信号输入端，另一个输入端置1；

所述异或门电路的一个输入端连接所述与门电路的输出端，另一个输入端连接所述数据选择器的输出端；

所述多路分配器的各输出端分别对应连接至所述寄存器的各存储位；

所述寄存器的各存储位分别连接至所述数据选择器的输入端；

当所述信号输入端依次输入信息序列时，所述多路控制模块用于先后分别向所述数据选择器和所述多路分配器输出一个相应的控制信号，所述控制信号为生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，所述生成矩阵为循环置换矩阵，以使得每次输入所述信息序列中的一数值后，所述数据选择器先输出所述寄存器中与所述一数值相对应的计数值所在存储位的数据，并在所述存储位的数据通过所述异或门电路进行异或运算后，所述多路分配器将所述异或运算的结果写入所述寄存器中与所述一数值相对应的计数值所在存储位中。

可选地，还包括加法器，所述控制信号由所述加法器产生，当所述信号输入端依次输入信息序列时，所述加法器从初始值开始，依次输出加一后的控制信号，且输出的数值范围与所述计数值的范围匹配，所述初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。

可选地，所述加法器从存储单元中获取所述初始值。

可选地，所述存储单元为ROM。

一种编码器，包括多个上述任一的CSRAA编码电路和相应的多个生成矩阵产生模块，以及输入缓冲模块、编码控制模块和校验位输出缓冲模块；其中，所述生成矩阵产生模块向相应的CSRAA编码电路提供生成矩阵，信息序列传送至所述输入缓冲模块，编码控制模块控制所述输入缓冲模块将所述信息序列依次输出至所述CSRAA编码电路的信号输入端，所述CSRAA编码电路从所述生成矩阵产生模块获取生成矩阵信息，并将编码生成的校验位传送至校验位输出缓冲模块，当所述编码控制模块接收到来自于所述CSRAA编码电路的编码完成信号，控制所述校验位输出缓冲模块输出校验位。

可选地，所述CSRAA编码电路还包括加法器，所述控制信号由所述加法器产生，所述加法器从初始值开始，依次的范围输出加一后的控制信号，且输出的数值范围为所述计数值，所述初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。

可选地，所述生成矩阵产生模块向所述加法器提供所述初始值。

可选地，所述生成矩阵产生模块为存储有所述初始值的ROM。

本发明实施例提供的CSRAA编码电路及编码器，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块，寄存器设置在多路分配器和数据选择器之间，通过多路控制模块在每次计算中先后分别向数据选择器和多路分配器输出相应的控制信号，使得数据选择器将寄存器中的相应存储位的数据读取出来，并作为与输入数值进行异或运算的一个输入，并将运算后的结果存储在寄存器中的相应存储位中，而控制信号是生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，这样，在信息序列个数值进行运算后，寄存器中存储的即为CSRAA编码电路的编码序列。该编码电路中，减少了寄存器的使用数量，并大大减少了与门电路及异或门电路的数量，结构简单，降低编码电路的复杂度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了现有技术中CSRAA编码电路的结构示意图；

图2示出了根据本发明实施例的CSRAA编码电路的结构示意图；

图3示出了根据本发明实施例的编码器的结构示意图；

图4示出了根据本发明实施例的编码器的结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

参考图2所示，本申请提出一种CSRAA编码电路10，包括：

与门电路100、异或门电路110、多路分配器120、寄存器130、数据选择器140以及多路控制模块150；

所述与门电路100的一个输入端连接信号输入端，另一个输入端置1；

所述异或门电路110的一个输入端连接所述与门电路100的输出端，另一个输入端连接所述数据选择器140的输出端；

所述多路分配器120的各输出端分别对应连接至所述寄存器130的各存储位；

所述寄存器130的各存储位分别连接至所述数据选择器140的输入端；

当所述信号输入端依次输入信息序列时，所述多路控制模块150用于先后分别向所述数据选择器(MUX,multiplexer)140和所述多路分配器(DEMUX,demultiplexer)120输出一个相应的控制信号，所述控制信号为生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，所述生成矩阵为循环置换矩阵，以使得每次输入所述信息序列中的一数值后，所述数据选择器140先输出所述寄存器130中与所述一数值相对应的计数值所在存储位的数据，并在所述存储位的数据通过所述异或门电路进行异或运算后，所述多路分配器120将所述异或运算的结果写入所述寄存器130中与所述一数值相对应的计数值所在存储位中。

CSRAA编码电路10为用于生成LPDC码，本申请中的CSRAA编码电路的生成矩阵为循环置换矩阵，循环置换矩阵即矩阵中每一行仅有一个1，其余元素则全为0，且1的位置是循环递进的。信息序列为与矩阵进行运算的向量，编码电路进行编码的过程即为输入信息序列与生成矩阵进行矩阵运算的过程，在具体的运算过程中，信息序列向量中各数值依次送至与门电路的输入端，每一次输入后进行异或运算则是相当于与生成矩阵相应行进行了乘运算，存储至寄存器相应的存储位则是将该次运算的结果进行存储，多次运算及存储之后，为每次计算结果的累积，相当于输入信息序列与生成矩阵进行矩阵运算的结果。

在每次输入后的计算中，由多路控制模块150先后分别向数据选择器140和多路分配器120发送控制信息，该控制信号为生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，由于生成矩阵为循环置换矩阵，该控制信号则代表了与信息序列中某一数值进行乘计算时的生成矩阵所在行中1的位置的计数值，这样的计数值作为数据选择器140和多路分配器120的控制信号，使得寄存器130相应存储位的数据被读出或写入，而多路控制模块150先进行数据选择器140的控制，此时相应存储位的数据为初始数值，也就是未进行计算存储的数据，该数据为用于作为输入进行异或运算，而后，多路控制模块150再进行多路分配器120的控制，使得异或运算结果存储至寄存器130相应存储位，逐个输入信息序列中各数值后，各存储位都存储有异或运算的结果，该结果即为编码序列。

在具体的实现中，可以通过加法器来产生控制信号，当所述信号输入端依次输入信息序列时，该加法器从初始值开始，依次输出加一后的控制信号，且输出的数值范围为上述计数值的范围，初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。为了保证控制信号的有效，加法器的加一操作并不是持续递增的，而是有数值范围的，其数值范围为上述计数值的范围，也就是说，当递增到上述计数值的最大值时，加一之后返回至计数值的最小值。在具体的应用中，则可以仅在存储单元中存储该初始值，而无需存储整个生成矩阵，或者生成矩阵的首行，节省存储空间，这样，加法器直接从存储单元中获取该初始值即可进行运算，通常地，存储单元可以为ROM。

在该方案中，通过多路控制模块在每次计算中先后分别向数据选择器和多路分配器输出相应的控制信号，使得数据选择器将寄存器中的相应存储位的数据读取出来，并作为与输入数值进行异或运算的一个输入，并将运算后的结果存储在寄存器中的相应存储位中，而控制信号是生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，这样，在信息序列个数值进行运算后，寄存器中存储的即为CSRAA编码电路的编码序列。该编码电路中，减少了寄存器的使用数量，并大大减少了与门电路及异或门电路的数量，结构简单，降低编码电路的复杂度。

为了便于理解，以5*5的循环置换矩阵作为用于编码的生成矩阵为例进行编码过程的说明，生成矩阵的大小为5*5，那么，输入信息序列的向量长度为5，存储器所需的存储位为5位即可，多路分配器和数据选择器的通道数也至少为5路即可。

为了便于说明和理解，在具体的示例中，输入信息序列u具体为：

u＝[u₀,u₁,u₂,u₃,u₄]＝[1,1,0,1,1]；

生成矩阵G具体为：

编码的过程即为输入信息序列与生成矩阵的矩阵运算过程，表达式具体如下：

具体的矩阵运算的过程，也就是将输入信息序列中每个参数u₀,u₁,u₂,u₃,u₄分别与生成矩阵中的每一行进行乘法运算，而后将运算结果累加，得到最后的编码序列。

该生成矩阵为循环置换矩阵，每一行中1的数量只有一个，且后一行1的位置是循环递进的，该具体的示例中，行中首个元素的位置从0开始计数，那么，生成矩阵行g₀,g₁,g₂,g₃,g₄,中1的所在位置的计数值分别为2,3,4,0,1。该计数值作为每次运算时的数据选择器和多路分配器控制信号，通过加法器提供该计数值时，可以在存储单元中存储计数值的初始值，也就是首行1的位置的计数值，本示例中为2，那么，在后续每次计算中，只需递增1，当递增至4时，递增后则是返回至计数的初值，使得加法器输出的数值与计数值的范围匹配。

基于以上，采用上述的CSRAA编码电路进行编码，得到上述编码结果的过程具体描述如下。

输入信息序列是依次输入的，第一次输入u₀＝1，此时生成矩阵第一行g₀中1的所在位置的计数值为2，也就是说，多路控制模块的控制信号为2，该信号首先控制数据选择器对应于计数值2的存储位的数据进行输出，在寄存器未进行任何存储时，也就是寄存器在初始状态时，各存储位都为0，此时，数据选择器的输出为0，而后，输入u₀＝1与该数据选择器的输出0进行异或运算，运算结果为1，此时，控制信号控制多路分配器将该运算结果1写入对应于计数值2的存储位，参考图3(a)所示，此时，相当于完成了u₀·g₀的运算，寄存器中的数据为[0 0 1 0 0]。

而后，第二次输入u₁＝1，此时生成矩阵第二行g₁中1的所在位置的计数值为3，也就是说，多路控制模块的控制信号为3，同第一次运算的描述，该信号首先控制数据选择器对应于计数值3的存储位的数据进行输出，此时，数据选择器的输出为0，而后，输入u₁＝1与该数据选择器的输出0进行异或运算，运算结果为1，此时，控制信号控制多路分配器将该运算结果1写入对应于计数值3的存储位，参考图3(b)所示，此时，相当于完成了u₁·g₁+u₀·g₀的运算，寄存器中的数据为[0 0 1 1 0]。

第三次输入u₂＝0，此时生成矩阵第三行g₂中1的所在位置的计数值为4，也就是说，多路控制模块的控制信号为4，同样地，数据选择器的输出为0，而后，输入u₁＝1与该数据选择器的输出0进行异或运算，运算结果为0，此时，控制信号控制多路分配器将该运算结果1写入对应于计数值4的存储位，参考图3(c)所示，此时，相当于完成了u₂·g₂+u₁·g₁+u₀·g₀的运算，寄存器中的数据为[0 0 1 1 0]。

第四次输入u₃＝1，此时生成矩阵第四行g₃中1的所在位置的计数值为0，也就是说，多路控制模块的控制信号为0，同样地，数据选择器的输出为0，而后，输入u₃＝1与该数据选择器的输出0进行异或运算，运算结果为1，此时，控制信号控制多路分配器将该运算结果0写入对应于计数值0的存储位，参考图3(d)所示，此时，相当于完成了u₃·g₃+u₂·g₂+u₁·g₁+u₀·g₀的运算，寄存器中的数据为[1 0 1 1 0]。

第五次输入u₄＝1，生成矩阵第五行g₄中1的所在位置的计数值为1，也就是说，多路控制模块的控制信号为1，同样地，数据选择器的输出为0，而后，输入u₄＝1与该数据选择器的输出0进行异或运算，运算结果为1，此时，控制信号控制多路分配器将该运算结果1写入对应于计数值1的存储位，参考图3(e)所示，此时，相当于完成了u₄·g₄+u₃·g₃+u₂·g₂+u₁·g₁+u₀·g₀的运算，寄存器中的数据为[1 1 1 1 0]。

这样，就完成了生成矩阵为5*5的编码，最终寄存器中的的数据即为最后的编码序列。

在具体的应用中，通常是将多个生成矩阵分别通过CSRAA编码电路编码之后，将各编码结果合并为所需的校验位编码序列。

为此，本申请还提出了一种编码器，参考图4所示，包括上述的多个CSRAA编码电路10以及相应的多个生成矩阵产生模块20，以及输入缓冲模块30、编码控制模块40和校验位输出缓冲模块50。

每个CSRAA编码电路10连接一个生成矩阵产生模块20，由相应的生成矩阵产生模块20向CSRAA编码电路10提供用于计算的生成矩阵的信息，本申请中，生成矩阵为循环置换矩阵，CSRAA编码电路10中的控制信号可以由加法器来提供，具体的，如前所述，该加法器从初始值开始，依次的范围输出加一后的控制信号，且输出的数值范围为所述计数值，所述初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。这样，可以由生成矩阵产生模块来产生该初始值，具体的，生成矩阵产生模块可以为存储有所述初始值的ROM。

在该编码器中，输入缓冲模块30用于接收输入信息序列，并由编码控制模块40控制向各CSRAA编码电路10依次输出信息序列，编码控制模块40控制输入缓冲模块30将信息序列依次输出至CSRAA编码电路10的信号输入端，CSRAA编码电路10从生成矩阵产生模块20获取生成矩阵信息，并将编码生成的校验位传送至校验位输出缓冲模块50，当编码控制模块40接收到来自于CSRAA编码电路10的编码完成信号，控制校验位输出缓冲模块50输出校验位。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (8)

1.一种CSRAA编码电路，其特征在于，包括与门电路、异或门电路、多路分配器、寄存器、数据选择器以及多路控制模块；

所述与门电路的一个输入端连接信号输入端，另一个输入端置1；

所述异或门电路的一个输入端连接所述与门电路的输出端，另一个输入端连接所述数据选择器的输出端；

所述多路分配器的各输出端分别对应连接至所述寄存器的各存储位；

所述寄存器的各存储位分别连接至所述数据选择器的输入端；

当所述信号输入端依次输入信息序列时，所述多路控制模块用于先后分别向所述数据选择器和所述多路分配器输出一个相应的控制信号，所述控制信号为生成矩阵中与信息序列中各数值进行相乘运算的行中1的所在位置的计数值，所述生成矩阵为循环置换矩阵，以使得每次输入所述信息序列中的一数值后，所述数据选择器先输出所述寄存器中与所述一数值相对应的计数值所在存储位的数据，并在所述存储位的数据通过所述异或门电路进行异或运算后，所述多路分配器将所述异或运算的结果写入所述寄存器中与所述一数值相对应的计数值所在存储位中。

2.根据权利要求1所述的电路，其特征在于，还包括加法器，所述控制信号由所述加法器产生，当所述信号输入端依次输入信息序列时，所述加法器从初始值开始，依次输出加一后的控制信号，且输出的数值范围与所述计数值的范围匹配，所述初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。

3.根据权利要求2所述的电路，其特征在于，所述加法器从存储单元中获取所述初始值。

4.根据权利要求3所述的电路，其特征在于，所述存储单元为ROM。

5.一种编码器，其特征在于，包括多个如权利要求1所述的CSRAA编码电路和相应的多个生成矩阵产生模块，以及输入缓冲模块、编码控制模块和校验位输出缓冲模块；其中，所述生成矩阵产生模块向相应的CSRAA编码电路提供生成矩阵，信息序列传送至所述输入缓冲模块，编码控制模块控制所述输入缓冲模块将所述信息序列依次输出至所述CSRAA编码电路的信号输入端，所述CSRAA编码电路从所述生成矩阵产生模块获取生成矩阵信息，并将编码生成的校验位传送至校验位输出缓冲模块，当所述编码控制模块接收到来自于所述CSRAA编码电路的编码完成信号，控制所述校验位输出缓冲模块输出校验位。

6.根据权利要求5所述的编码器，其特征在于，所述CSRAA编码电路还包括加法器，所述控制信号由所述加法器产生，所述加法器从初始值开始，依次的范围输出加一后的控制信号，且输出的数值范围为所述计数值，所述初始值为生成矩阵中与信息序列中首个数值进行相乘运算的行中1的所在位置的计数值。

7.根据权利要求6所述的编码器，其特征在于，所述生成矩阵产生模块向所述加法器提供所述初始值。

8.根据权利要求7所述的编码器，其特征在于，所述生成矩阵产生模块为存储有所述初始值的ROM。