CN108538838A - 制作半导体元件的方法 - Google Patents

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Abstract

本发明公开一种制作半导体元件的方法。先提供一基底，具有一导电区域。再于导电区域上沉积一金属层，其中该金属层与导电区域的硅反应形成一第一硅化金属层，其具有一第一金属原子百分比。接着于金属层上沉积一氮化钛层。再于氮化钛层上沉积一介电盖层。再进行退火制作工艺，将第一硅化金属层转变成具有一第二金属原子百分比的一第二硅化金属层，其中该第二金属原子百分比小于该第一金属原子百分比。

Description

制作半导体元件的方法
技术领域
本发明涉及半导体制作工艺技术领域，特别是涉及一种改良的半导体接触元件的制作方法。
背景技术
随着半导体元件中的集成度增加，存储单元的面积相应地快速减小。存储单元中的布线区域和布线之间的间隙也减小。另外，用于电连接隔离元件区域的接触结构的面积也越来越小。因此，如何降低接触结构的阻值已成为此技术领域的一项挑战。
在相关现有技术中，美国专利公开号US2008/0081472披露了一种半导体元件的制作方法，其教示在接触插塞上形成一钴金属层，再加以热处理，使形成硅化钴层，再以不含过氧化氢的硫酸溶液去除未反应的钴金属层。
美国专利US6,551,927B1号公开一种改善接面漏电的硅化钴制作工艺，其教示在钴金属层上另沉积一富含钛氮化钛层以及一氮化钛层，待钴金属层与硅基底反应形成硅化钴层之后，再去除此富含钛氮化钛层以及氮化钛层。
然而，上述现有技术仍有缺点需要改进。举例来说，由于氮化钛层具有柱状晶体结构，氧气仍会穿透氮化钛层与钴金属层接触，产生氧化钴，残留在硅化钴层表面，影响元件的电性表现。
发明内容
本发明的主要目的在于提供一种改良的半导体元件的制作方法，以解决上述现有技术的不足与缺点。
本发明提供一种制作半导体元件的方法。根据本发明一实施例，首先提供一基底，其上具有多个元件结构及多个导电区域，位于该多个元件结构之间。各该导电区域包含硅。
再于该多个元件结构及该多个导电区域上沉积一金属层，其中该金属层与各该导电区域的硅反应形成一第一硅化金属层，其具有一第一金属原子百分比。该第一硅化金属层上仍有未反应完的该金属层。接着于该金属层上沉积一氮化钛层。
然后，在该氮化钛层上沉积一介电盖层。再进行一退火制作工艺，将具有该第一金属原子百分比的该第一硅化金属层转变成一具有一第二金属原子百分比的第二硅化金属层。
具本发明一实施例，该金属层包含钴、镍或钛。
为让本发明上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1至图7为本发明一实施例所绘示的半导体元件的制作方法的剖面示意图。
主要元件符号说明
10 基底
11 第一半导体元件结构
111 导电层结构
112 绝缘层
113 间隙壁
12 第二半导体元件结构
121 导电层结构
122 绝缘层
123 间隙壁
13 导电区域
131 掺杂区
132 硅化锗层
20 金属层
20a 未反应完的金属层
210 第一硅化金属层
210a 第二硅化金属层
22 氮化钛层
24 介电盖层
30 退火制作工艺
40 接触结构
412 阻障层
414 钨金属层
具体实施方式
在本发明的以下详细描述中，所参考的附图亦构成说明书的一部分，其例示出可具体实践本发明的实施例。这些实施例已描述足够的细节以使本领域的技术人员能够实践本发明。
其它实施例可以被利用，并且可以做出结构，逻辑和电性上的变化而不脱离本发明的范围。下面的详细说明，因此，不被视为具有限制意义，并且本发明的范围是由所附权利要求而定。
在进一步的描述优选实施例之前，以下先针对全文中使用的特定用语进行说明。
用语“蚀刻”在本文中通常用来描述图案化材料的制作工艺，使得在蚀刻完成后的材料的至少一部分能被留下。例如，应该理解的是，蚀刻硅的方法包括在硅上面图案化一掩模层(例如，光致抗蚀剂或硬掩模)，然后从不被掩模层保护的区域去除硅。因此，在蚀刻过程完成，由掩模保护的区域的硅会留下。
然而，在另一实例中，刻蚀也可以指不使用掩模的方法，但在蚀刻过程完成后仍留下至少一部分的材料。上面的说明用来从区分“刻蚀”及“去除”。当“蚀刻”一材料，该材料的至少一部分在处理结束后被保留。与此相反，“去除”材料时，基本上所有的材料是在过程中除去。然而，在一些实施例中，“去除”被认为是一个广义的用语，可以包括刻蚀。
用语“形成”、“沉积”或术语“设置”在下文中用于描述施加一层材料于基底的行为。这样的用语是为了描述任何可能的层形成技术，包括但不限于，热生长、溅射、蒸发、化学气相沉积、外延生长、电镀等。
根据各种实施例，例如，沉积可以任何适当的公知方法进行。例如，沉积可以包括任何生长、镀层，或转移材料到基底上的过程。一些公知的技术包括物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)、原子层沉积(ALD)、等离子体增强CVD(PECVD)等。
全文中所描述的“基底”，最常见的应该是硅基底。然而，基底也可以是任何半导体材料，例如锗、砷化镓、磷化铟等。在其它实施例的，基底可以是不导电的，例如玻璃或蓝宝石晶片。
请参阅图1至图7，其为依据本发明一实施例所绘示的半导体元件的制作方法的剖面示意图。如图1所示，首先，提供一基底10，其中基底10可以包括，但不限于，硅基底，含硅基底，硅上氮化镓(GaN-on-silicon或III-V族的其他材料)，硅上石墨烯(graphene-on-silicon)基底，或硅覆绝缘(SOI)基底。
根据本发明实施例，在基底10上形成有多个元件结构及多个导电区域，位于该多个元件结构之间。所述元件结构可以是半导体元件结构。举例而言，为简化说明，在附图中仅例示一第一半导体元件结构11、一第二半导体元件结构12，以及一导电区域13。根据本发明实施例，导电区域13位于第一半导体元件结构11与第二半导体元件结构12之间，且导电区域13紧邻第一半导体元件结构11及第二半导体元件结构12。根据本发明实施例，导电区域13包含硅。
根据本发明一实施例，例如，第一半导体元件结构11、第二半导体元件结构12以及一导电区域13可以形成在一存储器阵列区内，其中第一半导体元件结构11及第二半导体元件结构12可以是位线结构，导电区域13可以是存储节点(storage node)接触区，用以电连接一电容结构(图未示)。
根据本发明一实施例，例如，第一半导体元件结构11可以包含一导电层结构111、一绝缘层112覆盖住导电层结构111，以及一间隙壁113。根据本发明一实施例，例如，第二半导体元件结构12可以包含一导电层结构121、一绝缘层122覆盖住导电层结构121，以及一间隙壁123。
根据本发明一实施例，导电区域13可以包含一外延层，例如硅化锗层132。根据本发明一实施例，硅化锗132可以掺杂有N型掺质，例如，砷或磷。
根据本发明一实施例，导电区13可以另包含有一掺杂区131，直接位于硅化锗层132下方。根据本发明一实施例，掺杂区131为一N+掺杂区。
如图2所示，接着于第一半导体元件结构11、第二半导体元件结构12，及导电区域13上沉积一金属层20，例如，钴、镍或钛。根据本发明一实施例，金属层20可以利用物理气相沉积(PVD)法或溅镀沉积(sputter deposition)法形成，但不限于此。金属层20于导电区域13正上方的厚度介于20至40埃之间，例如，30埃。
根据本发明一实施例，上述金属层20的沉积可以在约350℃下进行，而沉积过程中金属层20会与导电区域13的硅反应形成一第一硅化金属层210，其具有一第一金属原子百分比。根据本发明一实施例，第一金属原子百分比介于50at.％至70at.％之间，其中金属对硅比例为1:1至2:1。
根据本发明一实施例，硅化金属层210可以是一硅化钴金属层，例如，具有一中间硅化钴相。
根据本发明一实施例，沉积制作工艺结束时，第一硅化金属层210上仍留有未反应完的金属层20a。根据本发明一实施例，第一硅化金属层210的厚度介于50至150埃之间，例如，100埃。根据本发明一实施例，第一硅化金属层210直接形成于硅化锗层132上。
如图3所示，接着于金属层20上沉积一氮化钛(TiN)层22。根据本发明一实施例，氮化钛层22的厚度介于100至200埃之间，例如，150埃。根据本发明一实施例，氮化钛层22与金属层20可以在同一PVD反应器中沉积，但不限于此。根据本发明一实施例，氮化钛层包含一富含钛(Ti-rich)氮化钛层。
如图4所示，接着于氮化钛层22上沉积一不含氧的介电盖层24。根据本发明一实施例，介电盖层24可以利用一化学气相沉积(CVD)法或原子层沉积(ALD)法形成。根据本发明一实施例，介电盖层24的厚度介于10至30埃之间，例如，20埃。
根据本发明一实施例，介电盖层24可以包含一氮化硅(SiN)层。根据本发明另一实施例，介电盖层可以包含一碳化硅(SiC)层。根据本发明又另一实施例，介电盖层可以包含一硅碳氮化物(SiCN)层。
如图5所示，接着进行一退火制作工艺30，例如快速热退火制作工艺，将第一硅化金属层210转变成一具有一第二金属原子百分比的第二硅化金属层210a，其厚度介于50至150埃之间。根据本发明一实施例，第二金属原子百分比小于该第一金属原子百分比，例如，第二金属原子百分比介于30at.％至50at.％之间，其中金属对硅比例介于1:2至1:1。
根据本发明一实施例，第二硅化金属层210a可以是硅化钴金属层，例如，具有一外延二硅化钴(CoSi2)相。
根据本发明另一实施例，例如，上述退火制作工艺30是在650℃下进行30秒。
如图6所示，接着去除介电盖层24。例如，介电盖层24可以利用热磷酸去除。然后，去除氮化钛层22以及剩余未反应的金属层20，如此显露出第二硅化金属层210a的一上表面。
如图7所示，接着于第二硅化金属层210a上形成一接触结构40。例如，先沉积一阻障层412，再于阻障层412上沉积一钨金属层414。随后，利用光刻制作工艺及蚀刻制作工艺，定义出接触结构40。根据本发明一实施例，阻障层412可以包含钛或氮化钛。
本发明的优点在于通过在氮化钛层22上沉积一介电盖层24，可以避免氧气穿过氮化钛层22而与下方的未反应的金属层20(例如，钴金属)接触，产生不易去除的氧化钴。因此，本发明方法能够降低接触元件的阻值，进一步改善半导体元件的效能。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种制作半导体元件的方法，包含：
提供一基底，其上具有多个元件结构及多个导电区域，位于该多个元件结构之间，其中各该导电区域包含硅；
在该多个元件结构及该多个导电区域上沉积一金属层，其中该金属层与各该导电区域的硅反应形成一第一硅化金属层，其具有一第一金属原子百分比，其中该第一硅化金属层上仍有未反应完的该金属层；
在该金属层上沉积一氮化钛层；
在该氮化钛层上沉积一介电盖层；以及
进行一退火制作工艺，将具有该第一金属原子百分比的该第一硅化金属层转变成一具有一第二金属原子百分比的第二硅化金属层，其中该第二金属原子百分比小于该第一金属原子百分比。
2.如权利要求1所述的制作半导体元件的方法，其中该导电区域包含一硅化锗层。
3.如权利要求2所述的制作半导体元件的方法，其中该第一硅化金属层直接形成于该硅化锗层上。
4.如权利要求2所述的制作半导体元件的方法，其中该硅化锗层掺杂有N型掺质。
5.如权利要求2所述的制作半导体元件的方法，其中各该导电区域另包含有掺杂区，直接位于该硅化锗层下方。
6.如权利要求5所述的制作半导体元件的方法，其中该掺杂区为N+掺杂区。
7.如权利要求1所述的制作半导体元件的方法，其中该介电盖层包含氮化硅层。
8.如权利要求1所述的制作半导体元件的方法，其中该介电盖层包含碳化硅层。
9.如权利要求1所述的制作半导体元件的方法，其中该介电盖层包含硅碳氮化物层。
10.如权利要求1所述的制作半导体元件的方法，其中该氮化钛层包含富含钛氮化钛层。
11.如权利要求1所述的制作半导体元件的方法，其中在进行该退火制作工艺之后，该方法还包含：
去除该介电盖层；
去除该氮化钛层；以及
去除该未反应的该金属层，如此显露出该第二硅化金属层的一上表面。
12.如权利要求11所述的制作半导体元件的方法，其中在去除未反应的该金属层之后，该方法还包含：
在该第二硅化金属层上沉积一阻障层；以及
在该阻障层上沉积一钨金属层。
13.如权利要求12所述的制作半导体元件的方法，其中该阻障层包含钛或氮化钛。
14.如权利要求1所述的制作半导体元件的方法，其中该退火制作工艺是在650℃下进行30秒。
15.如权利要求1所述的制作半导体元件的方法，其中该金属层于该导电区域正上方的厚度介于20至40埃之间。
16.如权利要求1所述的制作半导体元件的方法，其中该氮化钛层的厚度介于100至200埃之间。
17.如权利要求1所述的制作半导体元件的方法，其中该介电盖层的厚度介于10至30埃之间。
18.如权利要求1所述的制作半导体元件的方法，其中该第一硅化金属层的厚度介于50至150埃之间。
19.如权利要求1所述的制作半导体元件的方法，其中该第二硅化金属层的厚度介于50至150埃之间。
20.如权利要求1所述的制作半导体元件的方法，其中该金属层包含钴、镍或钛。
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