CN108475663A - 具有用于降低栅极电阻的更宽的场栅极的半导体器件 - Google Patents

具有用于降低栅极电阻的更宽的场栅极的半导体器件 Download PDF

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Abstract

公开了具有用于降低的栅极电阻的更宽的场栅极的半导体器件。在一方面，提供了一种采用栅极的半导体器件。栅极是对应于有源半导体区域的、布置在半导体器件之上以形成晶体管的导电线。每个有源半导体区域具有对应的沟道区域。布置在每个沟道区域之上的栅极的部分是有源栅极，而未布置在沟道区域之上而是布置在场氧化物区域之上的部分是场栅极。当每个有源栅极与每个对应晶体管的源极之间的电压差超过阈值电压时，该电压差使电流在沟道区域中流动。每个场栅极的宽度比每个有源栅极的宽度宽。与具有较窄场栅极的器件相比，较大的场栅极宽度导致降低的栅极电阻。

Description

具有用于降低栅极电阻的更宽的场栅极的半导体器件
优先权要求
本申请要求2015年12月29日提交的题目为“SEMICONDUCTOR DEVICES WITH WIDERFIELD GATES FOR REDUCED GATE RESISTANCE”的美国临时专利申请No.62/272,248的优先权，其内容以其整体通过引用并入本文。
本申请还要求2016年6月22日提交的题目为“SEMICONDUCTOR DEVICES WITHWIDER FIELD GATES FOR REDUCED GATE RESISTANCE”的美国专利申请No.15/189,325的优先权，其内容以其整体通过引用并入本文。
技术领域
本公开的技术一般涉及半导体器件，并且具体涉及在半导体器件内采用的栅极的宽度。
背景技术
晶体管是现代电子器件中基本的部件。具体地，在很多现代电子器件的每个部件的设计中都采用了大量的晶体管。例如，诸如中央处理单元(CPU)和存储器系统的部件均采用了大量的晶体管。以该方式，许多电子器件使用金属氧化物半导体(MOS)晶体管，诸如p型MOS(PMOS)晶体管和n型MOS(NMOS)晶体管。由于这些部件中晶体管的普及，对应的电子器件的性能部分取决于具体的晶体管设计特性。
影响电子器件性能的一种晶体管设计属性是晶体管的沟道长度。例如，在MOS晶体管中，沟道是响应于晶体管的栅极与晶体管的源极或漏极之间的电压差，电流在其中流动的晶体管的部分。MOS晶体管不断地被设计成具有越来越小的沟道长度，从而实现降低的面积消耗。MOS晶体管的这种降低的面积消耗允许在特定区域中采用更高密度的MOS晶体管。降低的沟道长度也可以实现降低的寄生电容。降低的寄生电容降低了MOS晶体管的电阻器-电容器(RC)延迟，这降低了MOS晶体管的信号延迟。另外，降低的沟道长度可以增加对应于MOS晶体管的驱动电流(即，驱动强度)，因为降低的沟道长度降低了与栅极和沟道区域之间的电容相关联的陷阱电流。增加的驱动电流可以提高MOS晶体管的开关速度，因为增加的驱动电流可以提高栅极到源极电压爬升到MOS晶体管的阈值电压的速率。
然而，随着MOS晶体管的沟道长度降低，对应的栅极的宽度通常降低以对应于随着沟道长度的降低而实现的缩小的缩放。由于栅极由导电材料形成，因为导电材料的电阻与导电材料的导电区域成反比，所以降低的栅极宽度增加了与栅极关联的电阻(即，栅极电阻)。增加的栅极电阻使对应的MOS晶体管的RC延迟增加。MOS晶体管的RC延迟的增加导致MOS晶体管开关更慢，这又降低了MOS晶体管的性能。
就此而言，采用具有降低的沟道长度的晶体管以降低面积消耗、增加驱动电流并降低寄生电容，同时降低或避免RC延迟的增加将是有利的。
发明内容
本文公开的方面包括具有用于降低的栅极电阻的更宽的场栅极的半导体器件。在一方面，提供了一种采用栅极的半导体器件。栅极是对应于有源半导体区域的、布置在半导体器件上方以形成晶体管的导电线。半导体器件中的每个有源半导体区域具有对应的沟道区域。布置在对应的有源半导体区域的上表面和对应的沟道区域之上的栅极的部分被称作有源栅极区域(即，有源栅极)。未以该方式布置，而是布置在场氧化物区域的上表面之上的栅极的部分被称作场栅极区域(即，场栅极)。栅极被设计成接收电压，其中当每个有源栅极与每个对应的晶体管的源极之间的电压差超过对应的阈值电压时，该电压差使电流在对应的沟道区域中流动。另外，采用每个场栅极将每个有源栅极电耦合到栅极中的其他元件，诸如其他有源栅极。因此，每个场栅极的宽度不受沟道长度的限制，这使得每个场栅极能够具有比每个有源栅极的宽度大的宽度。此外，栅极由导电材料部分制成，因此与具有较窄场栅极的器件相比，场栅极的更大的宽度导致降低的栅极电阻。降低的栅极电阻降低了栅极的电阻器-电容器(RC)延迟，这允许半导体器件减轻由于采用较小的沟道长度而引起的RC延迟的增加。
就此而言，在一方面，提供了一种半导体器件。半导体器件包括一个或多个有源半导体区域，每个有源半导体区域包括具有沟道长度的对应沟道区域。该半导体器件还包括栅极。栅极包括一个或多个场栅极，每个场栅极布置在对应的场氧化物区域的上表面之上，其中每个场栅极具有第一宽度。栅极还包括一个或多个有源栅极，每个有源栅极布置在对应的有源半导体区域的上表面和对应的沟道区域之上。一个或多个有源栅极中的至少一个具有小于第一宽度的第二宽度。
在另一方面，提供了一种半导体器件。半导体器件包括用于提供一个或多个有源半导体区域的装置，每个有源半导体区域包括具有沟道长度的对应沟道区域。半导体器件还包括用于提供一个或多个场氧化物区域的装置。半导体器件还包括用于向半导体器件提供电压的装置。用于提供电压的装置包括用于传递电流的装置。用于传递电流的装置布置在对应的场氧化物区域的上表面之上并且具有第一宽度。用于提供电压的装置还包括用于接收电流的装置，用于接收电流的装置布置在对应的有源半导体区域的上表面和对应的沟道区域之上。用于接收电流的装置具有小于第一宽度的第二宽度。
在另一方面，提供了一种制造半导体器件的方法。方法包括在衬底的一个或多个有源半导体区域的上表面和一个或多个场氧化物区域的上表面上布置绝缘体层。方法还包括在绝缘体层上布置多晶硅层。方法还包括在多晶硅层上布置氧化物硬掩模层。方法还包括蚀刻氧化物硬掩模层和多晶硅层，使得氧化物硬掩模层和多晶硅层具有第一宽度。方法还包括将对应于一个或多个有源半导体区域的氧化物硬掩模层和多晶硅层蚀刻到小于第一宽度的第二宽度。方法还包括在多晶硅层的第一侧上形成第一间隔物，并在多晶硅层的第二侧上形成第二间隔物。方法还包括去除氧化物硬掩模层以暴露多晶硅层。方法还包括去除多晶硅层。方法还包括在第一间隔物和第二间隔物之间布置电介质层。方法还包括在电介质层上布置功函数层。方法还包括在功函数层上布置导电层以形成包括一个或多个场栅极和一个或多个有源栅极的栅极。
附图说明
图1是采用具有第一宽度的场栅极和具有小于第一宽度的第二宽度的有源栅极的栅极以实现降低的栅极电阻的示例性半导体器件的图；
图2是采用图1中的半导体器件的多个实例来降低集成电路(IC)的电阻的示例性IC的图；
图3是图示制造图1中的半导体器件的过程的流程图；
图4A-图4I是图示在图3中的制造过程中的每个制造步骤中的图1中的半导体器件的横截面图；以及
图5是示例性的基于处理器的系统的框图，该系统可以包括使用采用图1中的具有第一宽度的场栅极和具有小于第一宽度的第二宽度的有源栅极的栅极以实现降低的栅极电阻的半导体器件的元件。
具体实施方式
现在参考附图，描述本公开的几个示例性方面。在此使用词语“示例性”来表示“用作示例、实例或说明”。本文中被描述为“示例性”的任何方面不一定被解释为比其他方面优选或有利。
详细描述中公开的方面包括具有用于降低栅极电阻的更宽的场栅极的半导体器件。在一方面，提供了一种采用栅极的半导体器件。栅极是对应于半导体器件的有源半导体区域的布置在半导体器件上方以形成的晶体管的细长导线。半导体器件中的每个有源半导体区域具有对应的沟道区域。布置在对应的有源半导体区域的上表面和对应的沟道区域之上的栅极的部分被称作有源栅极区域(即，有源栅极)。未以该方式布置，而是布置在场氧化物区域的上表面之上的栅极的部分被称作场栅极区域(即，场栅极)。栅极被设计成接收电压，其中当每个有源栅极与每个对应的晶体管的源极之间的电压差超过对应的阈值电压时，该电压差使电流在对应的沟道区域中流动。另外，每个场栅极被采用以将每个有源栅极电耦合到栅极中的其他元件，诸如其他有源栅极。因此，每个场栅极的宽度不受沟道长度的限制，这使得每个场栅极能够具有比每个有源栅极的宽度大的宽度。此外，栅极由导电材料部分制成，因此与具有较窄场栅极的器件相比，场栅极的更大的宽度导致降低的栅极电阻。降低的栅极电阻降低了栅极的电阻器-电容器(RC)延迟，这允许半导体器件减轻由于采用较小的沟道长度而引起的RC延迟的增加。
就此而言，图1图示了采用栅极102的示例性半导体器件100。栅极102是对应于半导体器件100的有源半导体区域104(1)、104(2)的、布置在半导体器件100中以形成晶体管的细长导线。每个有源半导体区域104(1)、104(2)包括具有对应的沟道长度CL的对应的沟道区域106(1)、106(2)。布置在对应的有源半导体区域104(1)、104(2)的上表面108(1)、108(2)和对应的沟道区域106(1)、106(2)之上的栅极102的部分被称为有源栅极区域110(1)、110(2)(即，有源栅极110(1)、110(2))。未以该方式布置，布置在对应的场氧化物区域114(1)-114(3)的上表面112(1)-112(3)之上的栅极102的部分被称为场栅极区域116(1)-116(3)(即，场栅极116(1)-116(3))。有源栅极110(1)、110(2)和场栅极116(1)-116(3)全都被布置成使得栅极102形成为细长的导线。此外，栅极接触118布置在场栅极116(3)上并且被配置成例如从电压源(未示出)接收用于栅极102的电压。以该方式，响应于栅极102经由栅极接触118接收电压，当每个有源栅极110(1)、110(2)与每个对应晶体管的源极之间的电压差超过对应的阈值电压时，电压差使电流在对应的沟道区域106(1)、106(2)中流动。
继续参考图1，在每个有源栅极110(1)、110(2)被配置成使电流在对应的沟道区域106(1)、106(2)中流动时，每个场栅极116(1)-116(3)被配置成将有源栅极110(1)、110(2)电耦合到栅极102的其他元件。例如，场栅极116(2)被配置成将有源栅极110(1)耦合到有源栅极110(2)，并且场栅极116(3)被配置成将有源栅极110(2)电耦合到栅极接触118。以该方式，每个场栅极116(1)-116(3)布置在场氧化物区域114(1)-114(3)之上，而不是布置在有源半导体区域104(1)、104(2)和对应的沟道区域106(1)、106(2)之上。因为每个场栅极116(1)-116(3)被配置成电耦合这些元件而不是使电流在沟道区域106(1)、106(2)中流动，并且被布置在对应的场氧化物区域114(1)-114(3)中，所以每个场栅极116(1)-116(3)具有不受沟道长度CL限制的第一宽度W1。相反，因为有源栅极110(1)、110(2)被配置成如上所述地使电流流动，所以每个有源栅极110(1)、110(2)受到沟道长度CL限制，并且具有小于第一宽度W1的第二宽度W2。就此而言，第二宽度W2近似等于沟道长度CL。作为非限制性示例，在设计有沟道长度CL为二十(20)纳米(nm)的晶体管中，第一宽度W1近似等于二十四(24)nm，而第二宽度W2近似等于20nm。
继续参考图1，栅极102包括由导电材料(例如但不限于钨、铝或钴)形成的导电层。导电材料的电阻R与导电材料的导电面积A成反比(即R＝1/A)。因此，与有源栅极110(1)、110(2)相比，场栅极116(1)-116(3)的较大的第一宽度W1导致具有较小电阻R的场栅极116(1)-116(3)。与具有较窄场栅极的器件相比，场栅极116(1)-116(3)的较小的电阻R导致降低的栅极电阻GR。降低的栅极电阻GR降低了栅极102的电阻器-电容器(RC)延迟。这允许半导体器件100减轻由有源栅极110(1)、110(2)的(由具有较小的沟道长度的沟道区域106(1)、106(2)导致的)较窄的第二宽度W2引起的RC延迟的增加。因此，半导体器件100可以降低或避免栅极电阻GR的增加，并且因此减轻由于采用较小的沟道长度CL而引起的RC延迟的增加。
另外，在电路中以该方式采用具有第一宽度W1的场栅极116(1)-116(3)还降低了跨栅极102的多个实例的场栅极116(1)-116(3)中的电阻R的变化。例如，跨栅极102的多个实例的场栅极116(1)-116(3)可以被设计成具有第一宽度W1(例如24nm)，而不是具有第一宽度W1和第二宽度W2的变化(例如，24nm、20nm)，从而使得场栅极116(1)-116(3)具有类似的电阻R。以该方式降低电阻R的变化可以改善采用的栅极102的电路的拐角性能。更具体地，电路的拐角性能对应于电路中栅极102的多个实例中具有最小面积的栅极102的实例，因为那个栅极102的实例具有最高的栅极电阻GR。栅极102的更小的面积和更高的栅极电阻GR使其对电阻R的变化更敏感，并且因此，对应于拐角性能的栅极102的实例尤其受益于对应于场栅极116(1)-116(3)的具有第一宽度W1的降低的栅极电阻GR。
继续参考图1，栅极接触118由导电材料形成，该导电材料也贡献了总体的栅极电阻GR。因此，增加栅极接触118的面积降低了可归因于栅极接触118的电阻R，这进一步降低了总体的栅极电阻GR。然而，栅极接触118应当被设计成具有避免与对应电路中的其他栅极产生电短路的面积。例如，如果其他设计考虑建议这种接触尺寸，则栅极接触118可以被设计成具有等于第二宽度W2的宽度。另一方面，如果第一宽度W1不会引起与另一栅极电短路，则栅极接触118可以被设计成具有等于第一宽度W1的宽度以降低对应的电阻R。以该方式增加栅极接触118的尺寸降低了总体的栅极电阻GR，并且因此进一步减轻了由更小沟道CL引起的RC延迟的增加。
图2图示了采用半导体器件100(1)-100(4)的多个实例的示例性集成电路(IC)200。如上所述，半导体器件100(1)-100(4)的每个实例提供降低的栅极电阻GR，其减轻了由针对每个栅极102(1)-102(4)的更小沟道长度CL而引起的RC延迟的对应的增加。因此，可以使用半导体器件100(1)-100(4)来减轻RC延迟的多个增加，这提高了整个IC 200的性能。
就此而言，图3图示了用于制造图1中的半导体器件100的示例性过程300。此外，图4A-图4I提供了图示在过程300的步骤期间的图1中半导体器件100的被标记为'A'的有源栅极110(1)和被标记为'B'的场栅极116(2)的横截面图。
继续参考图3，过程300包括在衬底402的每个对应的有源半导体区域104(1)、104(2)的上表面108(1)、108(2)和每个对应的场氧化物区域114(1)-114(3)的上表面112(1)-112(3)上布置绝缘体层400(框302和图4A)。过程300还包括在绝缘体层400上布置多晶硅层404(框304和图4A)。过程300还包括在多晶硅层404上布置氧化物硬掩模层406(框306和图4A)。此外，过程300包括蚀刻氧化物硬掩模层406和多晶硅层404，使得氧化物硬掩模层406和多晶硅层404具有第一宽度W1(框308和图4B)。过程300还可以包括在对应于场氧化物区域114(1)-114(3)的氧化物硬掩模层406和绝缘体层400上布置光致抗蚀剂层408(框310和图4C)。过程300还包括将对应于有源半导体区域104(1)、104(2)的氧化物硬掩模层406和多晶硅层404蚀刻至第二宽度W2(框312和图4D)。如前所述，第二宽度W2小于第一宽度W1，并且第二宽度W2近似等于沟道长度CL。作为非限制性示例，在设计有沟道长度CL为20nm的晶体管中，第一宽度W1近似等于24nm，而第二宽度W2近似等于20nm。
继续参考图3和图4A-图4I，如果过程300包括在框310中布置光致抗蚀剂层408，则过程300还可以包括去除光致抗蚀剂层408(框314和图4E)。此外，过程300包括在多晶硅层404的第一侧412(1)上形成第一间隔物410(1)，并在多晶硅层404的第二侧412(2)上形成第二间隔物410(2)(框316和图4F)。过程300还可以包括在第一间隔物410(1)的外侧416(1)上和第二间隔物410(2)的外侧416(2)上布置层间电介质氧化物(ILD)414(框318和图4F)。过程300还包括去除氧化物硬掩模层406以暴露多晶硅层404(框320和图4G)。在这方面，去除氧化物硬掩模层406可以包括使用化学机械抛光(CMP)来平坦化氧化物硬掩模层406。过程300还包括去除多晶硅层404(框322和图4H)。过程300还包括在第一间隔物410(1)和第二间隔物410(2)之间布置电介质层418(框324和图4I)。在这方面，电介质层418由诸如氧化铪(HfOx)的高K电介质材料形成。过程300还包括在电介质层418上布置功函数层420(框326和图4I)。功函数层420可以包括诸如氮化钛(TiN)或氮化钛铝(TiAlN)的材料。
继续参考图3，过程300还包括在功函数层420上布置导电层422以形成包括有源栅极110(1)、110(2)和场栅极116(1)-116(3)的栅极102(框328和图4I)。另外，尽管未图示，过程300还可以包括在场栅极116(3)上布置栅极接触118。如在图4I中所示，对应于场栅极116(1)-116(3)的导电层422具有第一导电宽度CW1。备选地，对应于有源栅极110(1)、110(2)的导电层422具有小于第一导电宽度CW1的第二导电宽度CW2。以该方式采用导电层422导致场栅极116(1)-116(3)具有比有源栅极110(1)、110(2)大的导电面积，并且因此，如上所描述的，具有降低的电阻R。因此，使用图3中的过程300制造图1中的半导体器件100允许半导体器件100实现降低的栅极电阻GR，这减轻了由较小的沟道长度CL引起的栅极102的RC延迟的增加。因此，即使当采用较小的沟道长度CL时，半导体器件100也可以降低或避免RC延迟的增加。另外，因为一些电路已经包括具有第一宽度W1或第二宽度W2的栅极宽度的半导体器件，所以过程300可以用于制造半导体器件100而不使用未在电路设计中使用的额外的掩膜。
本文描述的元件有时被称为用于实现特定性质的装置。就此而言，在本文中有源半导体区域104(1)、104(2)有时被称为“用于提供一个或多个有源半导体区域的装置，每个有源半导体区域包括具有沟道长度的对应的沟道区域”。在本文中场氧化物区域114(1)-114(3)有时被称为“用于提供一个或多个场氧化物区域的装置”。在本文中栅极102有时被称为“用于向半导体器件提供电压的装置”。在本文中场栅极116(1)-116(3)有时被称为“布置在对应的场氧化物区域的上表面之上的用于传递电流的装置，其中用于传递电流的装置具有第一宽度”。在本文中有源栅极110(1)、110(2)有时被称为“用于接收电流的装置，布置在对应的有源半导体区域的上表面和对应的沟道区域之上，其中用于接收电流的装置具有小于第一宽度的第二宽度”。
根据本文公开的方面的具有用于降低的栅极电阻的更宽的场栅极的半导体器件可以被提供在或集成到任何基于处理器的设备中。示例而非限制性地，包括机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板、平板电话、服务器、计算机、便携式计算机、桌面计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电装置、卫星无线电装置、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器和汽车。
另外，如本文所公开的，采用具有第一宽度的场栅极和小于第一宽度的第二宽度的有源栅极的栅极以实现降低的栅极电阻的半导体器件可对应于各种类型的晶体管。作为非限制性示例，半导体器件可以对应于平面场效应晶体管(FET)或FinFET。
就此而言，图5图示了可采用包括图1中图示的半导体器件100的部件的基于处理器的系统500的示例。在该示例中，基于处理器的系统500包括一个或多个中央处理单元(CPU)502，每个中央处理单元包括一个或多个处理器504。CPU 502可以具有耦合到处理器504的高速缓冲存储器506以用于快速访问临时存储的数据。CPU 502耦合到系统总线508并且可以使被包括在基于处理器的系统500中的主设备和从设备互相耦合。众所周知，CPU502经过系统总线508通过交换地址、控制和数据信息与这些其他设备通信。例如，CPU 502可以将总线事务请求传送给作为从设备的示例的存储器控制器510。尽管在图5中没有图示，但是可以提供多个系统总线508，其中每个系统总线508构成不同的结构(fabric)。
其他主设备和从设备可以连接到系统总线508。作为示例，如图5中所图示的，这些设备可以包括存储器系统512、一个或多个输入设备514、一个或多个输出设备516、一个或多个网络接口设备518和一个或多个显示控制器520。输入设备514可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。输出设备516可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示符等。网络接口设备518可以是被配置成允许数据往返于网络522的数据交换的任何设备。网络522可以是任何类型的网络，包括但不限于有线或无线网络、专用或公用网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、BLUETOOTHTM网络或因特网。网络接口设备518可以被配置成支持所需的任何类型的通信协议。存储器系统512可以包括一个或多个存储器单元524(1)-524(M)。
CPU 502还可以被配置成经过系统总线508访问显示控制器520以控制发送到一个或多个显示器526的信息。显示控制器520经由一个或多个视频处理器528向(一个或多个)显示器526发送待显示的信息，视频处理器528将待显示的信息处理成适于(一个或多个)显示器526的格式。显示器526可以包括任何类型的显示器，包括但不包括限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器、发光二极管(LED)显示器等。
本领域技术人员将进一步认识到，结合本文公开的方面描述的各种说明性逻辑块、模块、电路和算法可以被实施成电子硬件、存储在存储器中或另一计算机可读介质中并由处理器或其他处理设备执行的指令或者两者的组合。作为示例，本文描述的主设备和从设备可以在任何电路、硬件部件、集成电路(IC)或IC芯片中采用。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置成存储所需的任何类型的信息。为了清楚地说明这种可互换性，上面已经根据它们的功能性一般性地描述了各种说明性的部件、框、模块、电路和步骤。这种功能性如何实现取决于特定应用、设计选择和/或对整个系统施加的设计限制。本领域技术人员可以针对每个特定应用以各种方式实施所描述的功能性，但是这样的实施决定不应当被解释成导致脱离本公开的范围。
结合本文公开的方面描述的各种说明性逻辑块、模块和电路可以利用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件部件、或设计成执行本文所述功能的它们的任何组合。处理器可以是微处理器，但是在备选中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器也可以被实施成计算设备的组合(例如，DSP和微处理器的组合、多个微处理器的组合、一个或多个微处理器与DSP内核的结合，或者任何其他这样的配置)。
本文公开的方面可以以硬件和以存储在硬件中并且可以驻留在例如随机存取存储器(RAM)、闪存、只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移动磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质的指令来实施。示例性的存储介质耦合到处理器，使得处理器可从存储介质读取信息以及将信息写入到存储介质。在备选中，存储介质可以集成到处理器中。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在备选中，处理器和存储介质可以作为分立部件驻留在远程站、基站或服务器中。
还要注意的是，描述本文的任何示例性方面中描述的操作性步骤是为了提供示例和讨论。所描述的操作可以以除了说明的顺序之外的许多不同顺序来执行。此外，在单个操作性步骤中描述的操作实际上可以在许多不同的步骤中执行。另外，可以组合在示例性方面中讨论的一个或多个操作步骤。应当理解，对于本领域技术人员而言显而易见的是，流程图中所图示的操作性步骤可以经受许多不同的修改。本领域技术人员还将理解，可以使用任意的各种不同的科技和技术来表示信息和信号。例如，可以通过电压、电流、电磁波、磁场或粒子、光学场或粒子或者其任意组合来表示在整个上文描述中提及的数据、指令、命令、信息、信号、比特、符号和码片。
提供本公开的之前的描述是为了使得本领域技术人员能够制作或使用本公开。对于本领域技术人员来说，对本公开的各种修改将是显而易见的，并且在不脱离本公开的精神或范围的情况下，可将本文定义的一般原理应用于其他变型。因此，本公开不旨在受限于本文所描述的示例和设计，而是将被赋予与本文公开的原理和新颖特征一致的最广泛的范围。

Claims (24)

1.一种半导体器件，包括：
一个或多个有源半导体区域，均包括具有沟道长度的对应的沟道区域；以及
栅极，包括：
一个或多个场栅极，均被布置在对应的场氧化物区域的上表面之上，其中每个场栅极具有第一宽度；和
一个或多个有源栅极，均被布置在对应的有源半导体区域的上表面和所述对应的沟道区域之上，其中所述一个或多个有源栅极中的至少一个具有小于所述第一宽度的第二宽度。
2.根据权利要求1所述的半导体器件，其中所述一个或多个有源栅极的所述第二宽度近似等于所述沟道长度。
3.根据权利要求1所述的半导体器件，还包括布置在对应的场栅极上的栅极接触。
4.根据权利要求3所述的半导体器件，其中每个场栅极将对应的有源栅极电耦合到另一有源栅极和所述栅极接触中的一个。
5.根据权利要求3所述的半导体器件，其中所述栅极接触具有近似等于所述第一宽度的宽度。
6.根据权利要求1所述的半导体器件，其中所述一个或多个场栅极和所述一个或多个有源栅极被布置成使得所述栅极被形成为细长的导电线。
7.根据权利要求1所述的半导体器件，其中：
所述一个或多个场栅极中的每个场栅极包括：
电介质层；
功函数层，布置在所述电介质层上；和
导电层，布置在所述功函数层上，其中所述导电层具有第一导电宽度；并且
所述一个或多个有源栅极中的每个有源栅极包括：
所述电介质层；
所述功函数层，布置在所述电介质层上；和
所述导电层，具有比所述第一导电宽度小的第二导电宽度。
8.根据权利要求7所述的半导体器件，其中所述导电层包括从由钨、铝和钴组成的组中选择的材料。
9.根据权利要求1所述的半导体器件，其中：
所述第一宽度近似等于24纳米(24nm)；并且
所述第二宽度近似等于20纳米(20nm)。
10.根据权利要求1所述的半导体器件，所述半导体器件被集成到集成电路(IC)中。
11.根据权利要求1所述的半导体器件，所述半导体器件被集成到从由以下各项组成的组中选择的设备中：机顶盒、娱乐单元、导航设备、通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、智能电话、平板、平板电话、服务器、计算机、便携式计算机、桌面计算机、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电装置、卫星无线电装置、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器和汽车。
12.一种半导体器件，包括：
用于提供一个或多个有源半导体区域的装置，均包括具有沟道长度的对应的沟道区域；
用于提供一个或多个场氧化物区域的装置；以及
用于向所述半导体器件提供电压的装置，包括：
用于传递电流的装置，布置在对应的场氧化物区域的上表面之上，其中所述用于传递电流的装置具有第一宽度；和
用于接收电流的装置，布置在对应的有源半导体区域的上表面和所述对应的沟道区域之上，其中所述用于接收电流的装置具有小于所述第一宽度的第二宽度。
13.根据权利要求12所述的半导体器件，其中所述第二宽度近似等于所述沟道长度。
14.根据权利要求12所述的半导体器件，还包括用于将所述用于提供电压的装置耦合到电压源的装置，其中所述用于耦合的装置布置在所述用于传递电流的装置上。
15.根据权利要求14所述的半导体器件，其中所述用于耦合的装置具有近似等于所述第一宽度的宽度。
16.根据权利要求12所述的半导体器件，其中：
所述第一宽度近似等于24纳米(24nm)；并且
所述第二宽度近似等于20纳米(20nm)。
17.一种制造半导体器件的方法，包括：
将绝缘体层布置在衬底的一个或多个有源半导体区域的上表面和一个或多个场氧化物区域的上表面上；
在所述绝缘体层上布置多晶硅层；
在所述多晶硅层上布置氧化物硬掩模层；
蚀刻所述氧化物硬掩模层和所述多晶硅层，使得所述氧化物硬掩模层和所述多晶硅层具有第一宽度；
将对应于所述一个或多个有源半导体区域的所述氧化物硬掩模层和所述多晶硅层蚀刻成小于所述第一宽度的第二宽度；
在所述多晶硅层的第一侧上形成第一间隔物，并且在所述多晶硅层的第二侧上形成第二间隔物；
去除所述氧化物硬掩模层以暴露所述多晶硅层；
去除所述多晶硅层；
在所述第一间隔物和所述第二间隔物之间布置电介质层；
在所述电介质层上布置功函数层；以及
在所述功函数层上布置导电层以形成包括一个或多个场栅极和一个或多个有源栅极的栅极。
18.根据权利要求17所述的方法，还包括：
在对应于所述一个或多个场氧化物区域的所述氧化物硬掩模层和所述绝缘体层上布置光致抗蚀剂层；以及
去除所述光致抗蚀剂层。
19.根据权利要求17所述的方法，还包括在所述第一间隔物的外侧上和所述第二间隔物的外侧上布置层间电介质氧化物(ILD)。
20.根据权利要求17所述的方法，其中去除所述氧化物硬掩模层包括平坦化所述氧化物硬掩模层以暴露所述多晶硅层。
21.根据权利要求17所述的方法，还包括在对应的场栅极上布置栅极接触。
22.根据权利要求17所述的方法，其中将所述氧化物硬掩模层和所述多晶硅层蚀刻到所述第一宽度包括：蚀刻所述氧化物硬掩模层和所述多晶硅层，使得所述氧化物硬掩模层和所述多晶硅层具有近似等于24纳米(24nm)的第一宽度。
23.根据权利要求22所述的方法，其中蚀刻对应于所述一个或多个有源半导体区域的所述氧化物硬掩模层和所述多晶硅层包括：蚀刻对应于所述一个或多个有源半导体区域的所述氧化物硬掩模层和所述多晶硅层至近似等于20纳米(20nm)的第二宽度。
24.根据权利要求17所述的方法，其中蚀刻对应于所述一个或多个有源半导体区域的所述氧化物硬掩模层和所述多晶硅层包括：蚀刻对应于所述一个或多个有源半导体区域的所述氧化物硬掩模层和所述多晶硅层至近似等于所述半导体器件的沟道长度的第二宽度。
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