CN108474812A - 老化传感器及假冒集成电路检测 - Google Patents

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Abstract

示出了一种片上老化传感器以及用于检测假冒集成电路的相关联的方法。在一个实例中，所述片上老化传感器被集成在芯片内。在一个实例中，所述片上传感器包含片上老化传感器和反熔丝存储器块两者，所述反熔丝存储器块包含对所述芯片唯一的静态信息。

Description

老化传感器及假冒集成电路检测
相关申请
本申请要求于2015年10月29日提交的题为“EM-BASED ON-CHIP AGING SENSORFOR DETECTION AND PREVENTION OF RECYCLED ICS(用于检测和防止回收IC(IntegratedCircuit)的基于EM(Electromigration)的片上传感器)”的美国临时专利申请号62/248,145的优先权，所述专利申请通过援引以其全部内容并入本文。
技术领域
本发明涉及集成电路片上老化感测系统和假冒集成电路检测方法。
背景技术
期望得到改进的集成电路片上老化感测系统和假冒集成电路检测方法。
附图说明
图1示出了根据本发明的实例的互连导线的EM诱发应力发展和分布。
图2示出了根据本发明的实例的老化传感器的平行多导线结构及其受压状况。
图3示出了根据本发明的实例的基于EM的老化传感器的结构。
图4示出了根据本发明的实例的对不同导线数量和变体的并联连接受压导线的统计研究。
图5示出了根据本发明的实例的使用以下各项对受压导线进行的统计寿命检测：(a)使用不变的6条导线；(b)使用变化数量的导线(6条导线使用1年，10条导线使用6年，并且14条导线使用10年)。
图6示出了根据本发明的实例的导线的长度对EM寿命数据。
图7示出了根据本发明的实例的应力导线的功耗对导线长度和电流密度数据。
图8示出了根据本发明的实例的(a)ADC的统计电压输入以及(b)统计ADC输出数据。
图9示出了根据本发明的实例的所检测传感器导线寿命的统计分布。
图10示出了根据本发明的实例的芯片传感器的架构。
图11示出了根据本发明的实例的RO(Ring Oscillator)老化传感器的结构。
图12示出了根据本发明的实例的5级RO的频率下降。
图13示出了根据本发明的实例的EM老化传感器的结构。
图14示出了根据本发明的实例的电子部件供应链和漏洞。
图15示出了根据本发明的实例的具有制造后认证的所提出供应链。
图16示出了根据本发明的实例的制造后认证的流程图。
图17示出了根据本发明的实例的用于假冒IC的综合检测方法的流程图。
图18示出了根据本发明的实例的工艺变化对频率扩展和回收IC检测概率的影响的数据。
图19示出了根据本发明的实例的对不同导线数量的受压导线组的统计研究。
图20示出了根据本发明的实例的(a)导线的长度对EM寿命以及(b)应力导线的功耗对导线长度和电流密度。
图21示出了根据本发明的实例的长周期时间内的基于RO的老化传感器错误率数据。
具体实施方式
在以下详细说明中，对附图进行了参考，所述附图形成详细说明的一部分，且在附图中通过说明方式示出了可以实践本发明的具体实施例。在附图中，贯穿若干视图，相似的数字描述基本上类似的部件。充分详细地描述了这些实施例以使所属领域的技术人员能够实践本发明。在不脱离本发明的范围的情况下，可以利用其他实施例并且可以做出结构或逻辑改变等。
假冒和回收集成电路(IC)已经成为商业和军事系统的主要安全威胁。除了巨大经济影响之外，假冒和回收IC对那些系统造成显著的保障和安全威胁。在本文中，我们提出了一种全新的轻质片上老化传感器，所述传感器基于电子迁移(EM)诱发的老化效应以快速检测和防止回收IC。基于EM的老化传感器利用互连导线的自然老化/失效机制来对芯片老化进行计时。相比于现有老化传感器，全新的老化传感器可以由于其简单结构而以较小的占用面积提供对芯片使用时间的更准确预测。全新传感器基于EM效应的最近提出的基于物理学的应力演化模型以准确预测EM失效。因此，我们可以基于铜互连技术设计互连导线结构，使得所产生的导线将具有可以足够的准确度在特定时间检测的EM失效。为了减轻金属晶粒大小的固有变化问题并且评估其对金属导线的成核时间的影响，在所述传感器中使用了多条平行的适当构造的导线。使用全新EM模型来优化导线的参数。我们的统计和变化分析表明所提出的老化传感器可以在存在两种固有不确定性的情况下准确地预测目标失效时间。我们的研究表明更多平行导线将导致更准确的统计预测，代价是更多的区域。
近年来，集成电路(IC)假冒和回收已经成为主要问题，有可能影响电子系统的安全性，特别是军事、航空航天、医疗和其他关键应用的电子系统。除了降低系统可靠性和可用性之外，假冒减少了公司从其研发工作得到的总收入、通过知识产权(IP)盗窃而束缚创新并且产生了采用成熟品牌名称的低质量产品。假冒部件被定义为因为其是未经授权副本而不是真的电子零件；其不符合原始部件制造商(OCM)的设计、模式和/或性能；或者其并不由原始部件制造商生产或者是由未经授权承包商生产；其是不合格的、有缺陷的、或者用过的OCM产品，作为“新的”或可工作的产品而被销售；其具有不正确的或假的标记和/或文档计数器，所述计数器对时钟或时钟事件的衍生物进行计数以记录芯片的使用情况。反熔丝存储器被用于确保计数中的数据不会被攻击者擦除或更改。然而，特别当需要更准确的使用情况时，基于AF的传感器引起很大的面积开销。这种方法的另一问题在于其可能不反应芯片的真实老化相关使用情况。例如，其将记录到芯片在不同片上温度下的相同使用时间，然而，这可能对由电子迁移、NBTI和HCI引起的老化效应具有显著影响。
示出了一种全新的轻质片上老化传感器，所述传感器基于电子迁移诱发的老化效应以快速检测和防止回收IC。全新的基于EM的老化传感器利用互连导线的自然老化/失效机制来对芯片的老化进行计时，而不是使用来自装置(如MOSFET)的传统老化效应。因此，相比于现有的基于环形振荡器的老化传感器，其具有以下两种优势：首先，此结构简单得多，因为其仅需要由DC电流驱动的金属互连导线。相比而言，环形振荡器必须用于检测阈值电压偏移。其次，其更加准确，因为相比于随着时间推移产生的频率偏移，我们可以更准确地测量EM诱发的失效(如导线电阻变化)时间。全新传感器基于EM效应的最近提出的流体静应力演化模型以准确预测EM失效[10]。因此，我们可以基于铜互连技术设计互连导线结构，使得所产生的导线可以具有可以足够的准确度在特定时间检测的EM失效。为了减轻金属晶粒大小的固有变化问题并且评估其对金属导线的成核时间的影响，在所述传感器中采用了多条平行的适当构造的导线。使用全新EM模型来优化导线的参数。我们实验结果表明所提出的老化传感器可以在存在两种固有不确定性的情况下准确地预测目标失效时间。我们的研究表明更多平行导线将导致更准确的统计预测，代价是更多的区域。
以下章节综述了EM效应以及最近提出的基于物理学的EM模型。在第III章节中，我们呈现了全新的轻质片上老化传感器电路以及互连导线结构。在第IV章节中呈现了若干统计和变化分析。最后，第V章节进行了总结。
EM诱发的失效效应综述
所提出的片上老化传感器基于这样的观察：EM诱发的互连导线失效可以被设计成使得导线可以在通过其电阻增大到超过预定义阈值而检测到的特定时间帧发生故障。为了理解这一点，我们首先简要地综述根据第一原理产生的EM失效效应，并且然后我们呈现了针对基于EM物理学的计时失效而设计导线结构的问题和解决方案。
EM是金属原子沿着外加电场的方向迁移的物理现象。原子(晶格原子或缺陷/杂质)沿着导电电子的轨迹朝着金属导线的阳极端迁移。主要由原子与导电电子之间的动量交换引起的这种定向原子流动导致在阴极处发生的金属密度耗尽以及在金属导线的阳极端处发生的相应金属积累。这种耗尽和积累的发生是因为原子无法轻易地逃离金属体积。
此处，互连段是指一个金属化层内的连续连接的高导金属，终止于扩散势垒。折射金属的薄层形成Cu原子的这些扩散势垒，从而阻止Cu原子扩散到层间电介质(ILD)和金属间电介质(IMD)。当金属导线嵌入到刚性限制中时，这与互联金属化的情况一样，导线体积改变(由于迁移而产生的原子耗尽和积累诱发)，从而在阴极端处产生张力并且在线路的阳极端处产生压缩。随着时间的推移，持续的单向电力负荷使这些应力以及沿着金属线的应力梯度增大。图1示出了直导线随着时间的应力演变。阴极节点逐渐建立张应力(正应力)，而阳极节点生成压应力(负应力)。在一些情况下，通常当线路很长时，这种应力可以达到临界水平，从而在阴极处产生空洞成核和/或在线路的阳极端处产生小丘形成，如图1所示。不同的物理机制可能负责产生这些损坏。在空洞形成的情况下，势垒/Cu接口附近或处的现有粘聚和/或界面微裂纹可能在适当应力的作用下发展为空洞。作为可能引起相邻金属线路之间的短路的压缩诱发的将金属挤出到周围电介质中的小丘形成可以通过粘聚/势垒层中的微裂纹而开始。然而，空洞通常是由EM引起的主要缺陷。
EM效应的一个重要观察结果是导线的失效前时间(time to failure，TTF)显示出某种程度的随机性。此TTF表示表示由空洞生长引起的线路电阻增大达到临界水平(例如，比原始值增大10％)的时刻。原因是金属导线的晶界(grain boundary，GB)具有随机大小和定向，这导致原子扩散率变化。事实上，EM诱发的TTF遵循对数正态分布。TTF的这种固有不确定性是设计准确的老化传感器的挑战之一。
基于物理学的EM模型
传统地，通过半经验布莱克方程(Black′s equation)对EM效应进行建模。然而，对于准确的TTF估计，布莱克方程有若干问题。此模型的主要缺点在于其无法考虑导线长度和残余应力的影响。
最近，已经提出了更准确且基于物理学的EM模型[12]，[10]。在此模型中，EM动力学由两个阶段组成：(1)空洞成核阶段和(2)空洞生长阶段。在成核阶段，空洞成核时间(tnuc)可以被计算如下：
其中
在此，EV和ED是空位形成和扩散的激活能量，f是空位和晶格原子占据的体积比。在此模型中，当应用电应力时，我们考虑σRes＝σT+(B/9)(R/δ)exp{-EV/kTZS}的残余应力。在此，σT是在从零应力温度TZS冷却下降至使用条件温度期间限制在ILD/IMD电介质中的金属线中产生的热应力，(B/9)(R/δ)exp{-EV/kTZS}是对与新应力值和温度相对应的平衡浓度的空位弛豫所产生的附加应力，R是平均晶粒大小，并且δ是GB厚度。tnuc对晶粒大小的依赖允许在线阴极边缘处引入空洞成核的简单统计模型。
注意，成核时间tnuc也是导线长度l的函数，所述成核时间在现有EM模型中被完全忽略。我们进一步注意，在新的基于物理学的EM模型中，需要明确地考虑残余应力，σRes，所述残余应力可能对成核时间以及因此导线的失效时间有巨大影响。因此，重要的是具有对残余应力更准确的估计，并且可以使用多尺度数值方法计算更准确的残余应力。
在第二生长阶段中，空洞开始生长，并且导线电阻开始变化。导线电阻变化的动力学可以近似地描述为：
在此，ρTa和ρCu是势垒材料(Ta/TaN)和铜的电阻，W是线宽，H是铜厚度，并且hTa是势垒层厚度。
是空洞边缘的漂移速度。
所提出的基于EM的老化传感器电路
准确的EM诱发的老化检测的导线结构
在所述章节中，我们研究新导线结构，使得我们可以具有对基于新的基于物理学的EM模型的EM诱发的电阻变化的更准确检测。存在若干因素，我们需要考虑这些因素来设计正确的互连导线结构作为老化传感器的关键部件。首先，在金属导线中存在固有变化，所述固有变化导致成核时间和生长时间的不确定性。对于金属导线，其晶界(GB)可以具有不同晶向，所述不同晶向由不同原子扩散表征。其次，晶粒大小具有随机分布。因此，金属导线的寿命服从对数正态分布。因此，我们无法使用仅一个金属导线作为老化传感器。第三，如何设计导线的几何结构(长度和宽度)以具有传感器的小面积和功率开销。在考虑传感器的功耗和面积的情况下，我们希望所述传感器具有小的占用面积。另外，所述设计满足设计规则，所述设计规则与给定的设计技术兼容。第四，我们需要具有对残余应力σRes(主要是热应力)的准确估计，所述估计很大程度上取决于制造过程以及甚至包装过程的温度。
为了缓解金属线中的原子扩散中的固有不确定性，一种解决方案是使用如图2中示出的并行连接的多条导线，在所述解决方案中每条导线将在两端具有其自身的扩散势垒(因此它们被视为EN感测中的单独导线)。然而，它们由另一个金属层通过过孔并行连接。图中的颜色示出了每条导线中的模拟应力分布。那些导线将在所有时间受压(具有流过它们的恒定电流)。我们可以设计导线以使得它们将在特定时间失效，如一年、两年、...、或者n年。假设受压导线在t＝0处的电阻值为r0。失效时间可以被限定为当导线电阻增大其值的10％时的时间，即1.1*r0，所述失效时间可以通过基于物理学的EM模型预测。我们还需要设计参考导线，所述参考导线未正常受压(除非在检测时间期间读取其电阻值)。参考导线的电阻值应当被设置为1.1*r0/k，k是受压导线组中的导线的数量。对于参考导线，我们仅需要一条导线段，因为其将不会老化(EM诱发的老化中的不确定性将不对其产生影响)。我们的初步研究表明根据固有变化可以确定导线的数量，使得我们可以将寿命变化限制在足够小的范围。所使用的准确数量的导线将被开发并通过实际硅数据验证。我们备注，管芯内过程变化将影响那些导线的电阻值。然而，如果它们被放置的非常靠近，因为应当是这种情况，则影响将不明显。
电阻检测传感器电路
图3示出了所提出的基于EM的老化传感器电路。所述电路由以下各项组成：恒定电流源、EM受压并行导线(EMS)组、将不在正常操作中受压的EM参考导线(EMR)、一位ADC(本质上运算放大器电路)、两个电阻器、一个多路复用器(MUX)、一个开关以及用于存储传感器数字输出的一个寄存器。EMS包含具有相同几何结构的多条并行导线(如我们的最初分析中6个)。EMS是仅单条导线。当通电时，恒定电流源提供电流来对EMS施压。一位ADC被用作比较器以判决受压EMS是否具有比EMR更大的电阻。如果EMS上的电压比EMR上的电压更大，则其输出1，这指示故障发生，否则输出0，这指示尚未发生故障。通过来自外部的读取en信号来控制MUX和开关。当读取en断开时，一位ADC将被读入寄存器中，并且EMR上没有电流，因为其在开路中。当读取en接通时，EMR上将存在电压，所述电压比EMS上的原始电压高10％，并且来自一位ADC的比较结果可以写入寄存器中。随着时间流逝，EMS的电阻将由于EM效应而增大，这意味着一位ADC的非反相输入的电压将增大。如果芯片已经使用了比设计的失效时间更长的时间，则一位ADC的输出将是1而非0。
出于验证目的，在此项目中我们将设计用于特定年(例如1年到10年)的多个这种老化传感器。类似于其他片上老化传感器，输出寄存器可以由芯片设计的JTAG电路连接，使得在测试或诊断时间期间可以就地读出老化信息。还可以在将芯片放入系统中之前读出老化信息。注意，所提出的基于EM的传感器可以自动考虑对芯片的寿命的温度影响，因为其基于EM老化效应。
性能分析和实验结果
在此章节中，我们将呈现所提出的基于EM的老化传感器的包括仿真结果的性能分析。对于所提出的基于EM的老化传感器，如果对于所有导线固有变化相同，则将在更长的时间处失效的导线(导线组)将具有较少的绝对准确度。例如，一年导线的10％寿命变化将具有约一个月的准确度。而10年导线的10％寿命变化将导致约一年的误差。为了缓解此问题，一种解决方案是对于更长年限导线组添加更多并行导线。因为我们具有更多并行导线，整个导线组将具有更小的寿命误差。图4(a)和图4(b)示出了并行连接的受压导线组的EM寿命的统计分析结果对每个组中的导线数量和不同变化。来自1000个蒙特卡罗(Monte Carlo)仿真运行的这些结果和老化传感器导线被设置成一年寿命。EM诱发的寿命服从对数正态分布，并且针对两个图方差分别被设置为0.001和0.002。在0.001方差的情况下，我们可以看到，在一条导线的情况下，EM寿命将有99.83％的机会落入±10％寿命平均值并且有88.64％的机会落入±5％寿命平均值。如果我们使用6条导线，则我们可能有100％的机会实现±10％寿命平均值并且有98.66％的机会实现±5％寿命平均值，这是足够好的。如果我们将方差增大到0.002，则一条导线可以达到97.46％的机会为±10％寿命平均值；6条导线可以实现99.95％的机会为±10％寿命平均值以及92.00％的机会为±5％寿命平均值。对于10条导线，我们可以实现99.99％的机会为±10％寿命平均值以及95.33％的机会为±5％寿命平均值。如我们可以看到的，在大固有变化的情况下，我们必须增加导线数量来缓解以减少寿命变化。我们备注，管芯内环境变化也将影响那些导线的电阻值。然而，如果它们被放置的非常靠近，因为应当是这种情况，则影响将不明显。
图5研究了寿命变化对在每个导线组中使用特定年限(1年，6年，10年)的并行导线的数量。如果我们使用如图5(a)中示出的针对每一组的恒定6条导线，则我们可以看到，10年导线组中的寿命预测变化对于给定方差(θ＝0.002)来说非常重要。但是，如果针对相同设计(6条导线使用1年，10条导线使用6年，并且14条导线使用10年)我们使用变化数量的导线，则更长时间寿命的导线组的变化将如图5(b)中示出的减少。
导线长度的影响
图6示出了导线长度L与导线EM寿命之间的关系。电流密度j是恒定的并且被设置为3*1010A/m2。我们示出了通过新EM模型预测的成核时间和生长阶段时间两者。如我们可以看到的，总寿命随着减小L而增大(面积也是如此)，这示出了相比于更长的失效时间，更短的失效时间将需要更大的面积。
对于设计的特定失效年限，传感器导线的面积可以被估计为A＝W*L*k，其中，W是每条受压导线的宽度(假设所有受压导线都相同)并且L是受压导线的长度。参考导线的面积是1.1*W*L/k，相比于受压导线，所述参考导线的面积通常不重要。总受压导线的功耗可以被估计为P＝k*I2*R＝k*(j*A)2*ρ*L/A＝k*j2*L*ρ*A＝k*j2*L*ρ*W*H，其中，ρ是金属导线的电阻率，j是电流密度，并且H是如图2中示出的导线段的高度。从上述两个公式中我们可以看出，我们应当尝试使用技术节点所允许的最小宽度以节省理论中的面积和功率两者。我们的初步研究表明面积和功率是设计中权衡的两个性能度量。图7示出了功率值对可能的导线长度(L)和电流密度j。10条红色曲线示出了从1年到10年的可能L和j值。我们可以清楚地看到L(面积)与功率之间的权衡。
记住几十个基于EM的老化传感器可以插入商业芯片中，所述传感器将容易地检测假冒和已回收IC并且示出芯片的年龄。这种方法被实践，因为面积开销很小。在SMIC 180nm技术的情况下，具有10条受压导线的基于EM的老化传感器花费100-500um2，这取决于导线长度。假设总共10个传感器，开销为在5mm×5mm芯片中仅25,000,000um2面积的0.02％可用。
试验结果
已经使用SPICE仿真来设计和验证所提出的基于EM的老化传感器电路。考虑到受压导线的成核时间的变化，我们执行1000个蒙特卡罗仿真运行。我们设计导线使得在其成核时间为对数正态分布(标准偏差被设置为0.001)的情况下所述导线将在一年左右失效(其电阻仅增大10％)。
图8(a)示出了ADC的两个输入端处的电压波形。在开始时，两个输入端明显不同。在大约0.68年，应力导线上的电压开始增大，所述时间也是导线的成核时间。然后，受压导线的电压开始逐渐增大直到其跨2.5伏运行，并且然后ADC输出将从‘1’变成‘0’。图8(b)示出了在一年左右ADC输出将开始从‘0’(零伏)变成‘1’(5伏)。如我们可以看到的，当受压导线的输入电压达到参考电压时，输出信号开始变化，在这种情况下这在一年处发生。
图9示出了在ADC的输出端处传感器导线的寿命检测结果的统计分布。如我们可以看到的，由于导线的成核时间的对数正态分布，因此所述分布是对数正态分布。这清楚地示出了所提出的老化传感器工作良好，因为导线的失效在一年左右可以非常准确地检测到。
示出了基于EM诱发的失效机制的新的片上老化传感器以便快速检测回收集成电路，这是半导体工业面临的主要硬件安全问题中的一个。新的传感器基于DC直流受压金属导线的故障检测以便随时间对芯片的使用情况进行定时。相比于现有基于环形振荡器的老化传感器，所述新的传感器可以提供简单的电路实施方式和更小的面积占用。其还提供了对芯片使用时间的更准确的预测。新的老化传感器设计基于新提出的基于物理学的EM模型。实验结果示出了所提出的老化传感器在出现两种固有不确定性时可以准确地预测目标失效时间。我们的研究还表明更多并行导线将导致更准确的统计预测，以面积为代价。
假冒集成电路(IC)已经变成商业和关键业务系统的主要安全威胁。除了巨大的经济影响，它们对那些系统产生显著的安全和保险威胁。在本文中，我们提出了用于检测和防止假冒IC的多功能片上传感器和后认证策略，所述假冒IC包括回收的/标记的/不合规格的IC以及克隆和过量生产的IC。首先，新的传感器将反熔丝存储器添加到现有老化传感器中以减少那些传感器电路的参考电路相关面积开销，因为传感器电路的初始电子特性被存储在全局数据库中，由唯一芯片通过质询-响应对来访问。其次，新的传感器可以将基于环形振荡器的老化传感器与最新提出的基于电子迁移(EM)的老化传感器结合，使得其可以对短时期和长时期的芯片使用情况估计有效。因此，其可以用作芯片的更准确的定时器来对长时间段的使用情况进行计量，除了检测回收的/标记的IC之外，这可以允许芯片的一些功能的定时服务。第三，在新的传感器之上，我们提出了用于检测和防止非缺陷假冒IC的制造后认证方法。所有制造IC将会是用全局数据库中的唯一芯片ID来唯一地登记和激活的。唯一芯片ID将会在登记过程期间写入反熔丝存储器中并且芯片将在这个过程之后被激活。仿真结果示出了所提出的多用途传感器相对于现有片上传感器在功能、检测覆盖范围、使用时间估计范围和准确度方面的优势。
集成电路(IC)的伪造已经变成近几年的主要问题，潜在地影响特别针对军队、航空航天、医疗和其它关键应用的电子系统的安全。基于国际商会的2008年报告，针对G20国家的假冒和剽窃的成本多达每年7,750亿并且将在2015年增长到17,000亿。由于现有检测解决方案中的缺陷以及缺乏适当的有效回避机制，问题变得越来越糟。在过去的几年中，许多报告已经指向美国电子部件供应链中假冒问题。除了减少系统可靠性和可用性之外，假冒减少来自公司的研究和开发努力的总收入、通过对知识产权(IP)的偷窃而阻碍了创新、并且产生了在已建立品牌下的低质量产品。
假冒IC来自电子供应链中的不同源。假冒IC并非真实的IC，因为其是未授权的复制；其不符合原始部件制造商(OCM)的设计、模型和/或性能；或者其不由原始部件制造商产生或者由未授权的承包商产生；其是被出售作为“新的”或工作的不合规格的、有缺陷的或用过的OCM产品；其具有不正确的或错误的标记和/或证明文件。因此，假冒IC可以被分成若干主要类别：(1)回收的和标记的IC，这是假冒零件的最广泛报告的类型；(2)过度生产的IC，这是制造厂制造的合同之外的IC；(3)不合规格的/有缺陷的IC，这在测试期间应当被驳回，但是被偷窃并且在公开市场上被出售；(4)克隆的IC，这通过逆向工程或非法获得IP仅复制合法部分。
从检测技术的角度来看，假冒IC还可被分类成缺陷IC和无缺陷IC。缺陷IC是诸如回收/标记IC等IC以及不合规格/有缺陷IC。那些假冒IC将会示出由于因制造产生的老化和内在缺陷而造成的某些程度的物理或电学缺陷和异常。而且，回收IC会对许多关键应用造成可靠性和安全性问题。现有假冒检测技术主要聚焦于检测缺陷IC，因为回收IC和用过的IC占假冒部件的大多数。
另一方面，诸如过量生产的、克隆的IC等无缺陷IC是在没有合法执照的情况下对IC的未经授权生产。这些类型的IC可能与授权IC恰好相同。然而，无缺陷IC以廉价出售与无照IC的竞争，这可能会对原IC和IP拥有者及OCM造成显著的收入损失和相关工作损失。不幸的是，现有的检测技术仅可以检测出这些假冒IC中的一种类型，而非两种。因此，急需开放新的综合性但成本有效的假冒IC检测技术。
现有检测方法综述
关于缺陷类型，尤其是回收和标记IC，存在许多检测技术，所述检测技术可被分类成物理方法和电学方法。物理方法由传入检查法如视觉检查、X射线成像、包分析法如激光扫描显微镜法、开盖法(delid method)、以及材料分析法如使用傅里叶变换红外线和X射线荧光组成。电学方法包含参数测试、功能测试、机内测试和结构测试。通常，物理方法可应用于所有零件类型，但是方法中的一些是破坏性的并且要花费几个小时来测试。因此，通过观察少量的零件，需要采样来保证一批零件。另一方面，常规电学测试方法是非破坏性的且时间高效的，但可能非常昂贵，因为这种技术不一定是针对假冒检测设计的。
一种用于快速检测和有效防止回收芯片的可行方法是插入轻质老化检测传感器，所述轻质老化检测传感器可以直接告知芯片的使用情况并且一些前期的努力已被探索到。
其中的方法设计了，与嵌入芯片中的参考传感器相比，依赖于MOSFET的老化效应来改变RO频率的基于环形振荡器(RO)的老化传感器。随着芯片由于磨损机制如负偏置温度不稳定性(NBTI)和热载流子注入(HCI)而老化，MOSEFT装置的偏移阈值电压，因此RO的频率指示老化水平并且提供对值的简单读出。然而，这个方法仅可以给出对芯片的使用年龄的非常粗糙的估计，因为频率的偏移取决于许多因素。为了缓解这个问题，开发了基于反熔丝(AF)的传感器。基于AF的传感器本质上是计数器，所述计数器对时钟或时钟事件的衍生物进行计数以记录芯片的使用情况。反熔丝存储器被用于确保计数中的数据不会被攻击者擦除或更改。然而，特别当需要更准确的使用情况时，基于AF的传感器引起很大的面积开销。这种方法的另一个问题是，其可能不反应芯片的真实老化相关使用情况。例如，其将记录芯片在不同片上温度下的相同使用时间，然而，这可能对由电子迁移、NBTI和HCI引起的老化效应具有显著影响。最近，已经提出了基于互连导线的电子迁移(EM)失效机制的片上老化传感器[10]。与基于RO的老化传感器相比，基于EM的老化传感器的主要优势是，其可以提供更准确的使用时间估计，特别是在更长的时间段内。设计也是简单且轻质的、具有小的面积和功率开销。但是，基于EM的传感器在估计短使用时间段时具有更大的面积开销，因为其需要更长的互连导线。
为了检测无缺陷假冒IC，现有的物理方法、电学方法和基于老化传感器的方法将不会是有效的，因此无法检测到可追踪特性。一个可能的解决方案是具有制造后认证过程，在所述制造后认证过程中，每个IC将会在制造和测试之后使用质询-响应对而被唯一地登记在全局数据库中。最终用户随后可以验证IC的适当登记。这个制造后认证过程类似于被动硬件计量法，这使设计室能够实现对生产的IC进行制造后控制。然而，这些方法无法检测回收IC和用过的IC。
开发创新型多功能片上传感器和用于检测和防止假冒IC的相关制造后认证方法。所提出的片上传感器可以检测回收/标记/不合规格芯片以及克隆IC和过量生产IC。其可以用作用于假冒IC检测的中心片上安全硬件IP、片上定时器以及IC的制造后认证且甚至激活模块。新的片上传感器具有以下特征：
新的片上传感器将一次性可编程(OTP)的反熔丝存储器块与现有的老化传感器组合。存储器块将不会如现有方法中那样被用作计数器。相反，其将会存储将被加密以防篡改并且可通过质询-响应对来验证的唯一芯片ID、激活时间戳以及其它重要的芯片资产。
其次，新的片上传感器组合了两种类型的老化传感器来检测短期老化效应和长期老化效应两者，使得其可以在这两种情况下是有效且面积高效的。基于RO的传感器对短定时器使用检测更有效并且基于EM的老化传感器对长期使用检测更有效。基于EM的老化传感器运用了互连导线的自然老化/失效机制来对芯片的老化进行定时。其可以用作芯片的更准确的定时器来对长时间段的使用情况进行计量。因此，其可以实现针对芯片的某个功能的定时服务并且还可以避免过度使用芯片或系统针对某些安全需求的授权期。另一方面，其还可以基于应用来使用两个传感器中的仅一个传感器。
基于新的片上传感器，我们提出了用于检测和防止无缺陷假冒IC的制造后认证方法。所有制造IC将会是用全局数据库中的唯一芯片ID来唯一地登记和激活的。唯一芯片ID将会在登记过程期间写入反熔丝存储器中并且芯片将会在这个过程之后激活。以此方式，其可以防止克隆和过量生产IC。另外，其可以除去现有老化传感器设计中的参考电路，因为传感器电路的初始电子特性也可以存储在全局数据库中。
模拟结果示出了所提出的多用途传感器相对于现有片上传感器在功能、检测覆盖范围、使用时间估计范围和准确度方面的优势。
所提出的片上传感器电路
在这个章节中，我们呈现了所提出的片上传感器电路的架构，所述片上传感器电路如图10所示由一个反熔丝存储器块、一个老化传感器模块、一个加密模块和一个激活模块组成。每个模块将会在以下章节中详细地讨论。
反熔丝存储器块
反熔丝是执行与熔丝相反的功能的电气装置。反熔丝以高电阻开始并且被设计成永久地创建导电路径(典型地在反熔丝两端的电压超过某个水平时)。其是OTP存储器技术。反熔丝存储器是意味着其中的数据是永久性的且无法改变的类型的只读存储器(ROM)。反熔丝是非易失性的、面积和功率高效的且具有高可靠性。
最重要的是，反熔丝是机密的。在编程之前和之后，反熔丝的变化是极小的，通常在数十纳米内。另外，一个部件中存在数千个甚至数百万个反熔丝。因此，逆向工程是几乎不可能的。因此，理想的是，以加密形式来存储唯一芯片ID和激活时间。另外，由于反熔丝存储器是片上的，因此可以采取额外的系统设计措施来使装置防篡改，比如保护系统芯片内的反熔丝存储器的密码。这种更新的存储器技术提供了空前的物理层安全性。反熔丝存储器块用于存储每个芯片的唯一秘钥和其它资产。以较高的电压在编程环境中对反熔丝存储器进行编程。因此，集成的电荷泵用于在嵌入的反熔丝存储器中提供足够高的电压。使用现有的反熔丝块而非设计新的反熔丝块。
老化传感器模块
这个老化传感器模块中使用了用于标识回收IC的两个不同的老化传感器。基于RO的传感器是基于RO上的老化效应。可以通过下降的RO频率来检测使用时间。基于EM的传感器依赖互连导线上的EM老化效应。受压导线的电阻变化可用于估计芯片使用时间。基于RO的老化传感器用于检测短期老化，而基于EM的老化传感器用于检测长期老化。另外，基于EM的老化传感器可用作定时器，所述定时器可用于在某个时间之后禁用芯片。这两个老化传感器将会在以下章节中详细地讨论。
基于RO的老化传感器：在新的传感器设计中，新的基于RO的传感器示出在图11中。新的基于RO的传感器仅具有一个RO(与其它工作中的两个RO相比)，因为参考频率将被存储在设计室数据库中并且可以在芯片ID在认证过程期间通过质询-响应对读回时被评估。整个流程的细节将会在以下章节中讨论。图12示出了基于RO的传感器随时间推移的典型频率变化。如我们可以看到的，随时间推移，频率变化速率下降，这意味着频率变化的敏感度变得较小并且基于长时间段的频率变化来估计使用时间将变得更加困难且更加不准确。
基于REM的老化传感器：图13示出了所提出的基于EM的传感器的示意图。图13(a)是要在一个传感器中受压特定时间的多导线结构。基于EM的传感器具有两个版本。一个版本是图13(b)所示出的老化传感器。在这一情况下，我们使导线组并联连接并通过DC电流受压。导线中的电流密度是恒定的，使得导线将在特定时间(例如，一年或10年)成核。导线的初始电阻将存储在设计室数据库中作为参考。在导线的电阻改变10％时，可对其进行计数，这可被认为激活时间与当前时间之间的失效和时间差是使用时间。基于EM的传感器的另一个版本是如图13(c)所示出的定时器版本。在这一情况下，使用具有与受压导线相同的几何结构的参考导线。传感器可以在导线电阻显著改变(10％)时输出信号。信号可用于针对芯片或系统的定时服务来锁定芯片或锁定芯片的某些功能。
加密和激活模块
加密模块用于用来自设计室数据库的质询对来自反熔丝块的数据进行加密。这个模块可以是任何现有的加密模块，例如AES方法。其用于确保反熔丝块中的秘钥信息不会被任何对手直接访问。
所提出的片上传感器还允许一次性激活芯片或某些芯片功能。这是由激活模块实现的。一旦芯片通过制造后测试，设计室就可以将秘钥写入反熔丝块中。有多种方法来实施芯片级激活过程。例如，我们检验反熔丝存储器中的存储秘钥的位的奇偶性。还可以检验零的数量以及一的数量(在这一情况下，写入反熔丝存储器中的位流需要加强一些特性)。激活模块内部的检验电路可被模糊化以供进一步保护。激活模块的输出可以驱动芯片中的随机分散的异或门来实现解锁过程。以此方式，假冒者难以修改布局。
所提出的假冒IC检测方法
在这个章节中，基于我们的具有反熔丝存储器的片上传感器，我们呈现所提出的整个假冒IC检测方法和的IC认证流程。
图14示出了IC所通过的典型寿命过程，所述典型寿命过程包括系统中的设计、制造、组装、分配、使用情况，直到其寿命结束。如人们可以看到的，存在与这个供应链中的每个步骤相关联的漏洞。在设计阶段，IC可被偷走和克隆。在制造过程中，IC可被过量生产。在组装阶段，不合规格/有缺陷的IC可通过不可信组装而被卖到开放市场。在分配期间系统(寿命)内的非法活动可能将不同类型的假冒品带回到供应链(回收、标记等)。
为了检测所有无缺陷假冒IC，我们提出如图15所示出的具有制造后认证过程的新供应链流程。基本上，人们需要打破从组装到分配的流程。如图16所示出的，一旦已经在组装阶段测试和封装了芯片，所述芯片将会被发送回到设计室。在功能测试之后，无缺陷IC、唯一芯片ID、激活时间和其它资产将被写入片上传感器中的反熔丝存储器中。而且，初始老化参考特性将被存储在设计室全局数据库中以供进一步验证。所有信息无法直接访问并且将使用标准密码方法进行加密以防攻击和篡改。而且，在这个过程期间，设计室可以使用反熔丝存储器中的唯一内容来激活锁定的芯片，所述锁定芯片在制造过程之后将不工作。以此方式，设计室可以对IC具有更好的控制以防止克隆和其它未经授权使用。
图17示出了所提出的用于假冒IC的综合检测策略。通常，新制造的芯片需要通过两个测试而被证明是新的真的IC。第一个测试被称为指纹测试。设计室装置数据库生成可输入到IC中的随机质询。如果IC无法生成任何响应或仅输出不正确响应，则其未进行正式设计室反熔丝激活。这意味着，这个IC在制造之后未曾回到设计室。因此，其可被检测为过量生产IC或克隆IC。如果IC的响应与设计室数据库中的信息相匹配，则我们可以得到其生产信息。通过将反熔丝生产信息与装置占地面积信息进行比较，容易检测到其是否是标记IC。第二个测试被称为老化测试。执行这个测试来检测回收IC或用过的IC以告知用户芯片的估计使用时间。通过读取老化传感器输出，我们可以检测其是否是回收IC。基于所采用的老化传感器的老化模型以及老化输出，我们可以准确地确定芯片的时间使用情况。
数值结果和讨论
在这个章节中，我们先概述了不同传感器之间的特征对比，然后我们将会呈现对基于RO的传感器和基于EM的传感器的模拟结果。将讨论性能和开销分析。
不同传感器之间的特性和功能对比：
表1概述了基于RO的传感器、基于EM的传感器和所提出的混合老化传感器之间的主要特征对比。
表I
老化传感器对比
特征 RO EM 所提出的
短期使用准确度 高 低 高
长期使用准确度 低 高 高
制造后认证 否 否 是
检测克隆IC和过量生产IC 否 否 是
参考电路 需要 需要 不需要
激活 否 否 是
定时服务 否 否 是
基于RO的传感器具有高短期使用准确度但低长期使用准确度。如果我们使用多条受压导线，基于EM的传感器具有高长期使用准确度。然而，其设计对短期回收IC检测而言并不好。我们提出的混合老化传感器可以维持短期回收IC检测和长期回收IC检测两者的高准确度。所提出的传感器还可以允许制造后认证来检测克隆IC和过量生产IC。所述传感器还允许在其用作片上定时器时激活芯片以及IC的定时服务。
基于RO的老化传感器的结果
已经使用来自新思科技公司(Synopsys)的HSPICE MOSRA来实施和模拟基于RO的老化传感器。在我们的实施方案中，我们选择了7阶段和15阶段RO来对结果进行比较。为了模拟变化，我们使用1,000个HSPICE RO样本执行蒙特卡罗(MC)仿真。
我们考虑了两个过程变化来研究回收IC的检测上的变化影响。表II示出了我们的仿真中使用的不同的过程变化。具有7阶段和15阶段RO的基于RO的传感器在25℃下使用PV0和PV1进行模拟。PV0表示RO之间的期望过程变化，而PV1是最坏情况场景。使用MC仿真通过HSPICE生成成千个传感器，并且在3个月步骤的情况下，总老化时间被设置为15个月。
表II
所使用的过程变化
图18示出了基于RO的老化传感器的仿真结果。x轴表示初始值与受压RO之间的频率差(fdff＝finit-f受压)。注意，我们不需要参考RO，因为我们将初始频率存储在全局数据库中。y轴表示出现的频率。附图中的图例指示老化时间(例如，AT＝3M指示RO老化了3个月)。绿色分布表示新IC的fdiff分布，其中RO尚未老化并且集中在0MHz处。浅蓝和深蓝分布表示分别老化3个月和15个月。显然，随着受压RO已经更加老化并且变得更慢，老化使分布偏移到右边，从而导致fdiff分布的向右偏移。
当两个分布(T＝0和T＝3、15M)彼此不重叠时，我们可以清楚识别回收的IC。在图18(a)中，在用了3个月之后，受压RO经受老化影响，并且其频率变得更低。新RO与受压RO之间的最低频率差大于新IC集中存在的最大频率差。因此，老化3个月或更长时间的IC的回收IC检测率为100％。在15个月时，新RO与受压RO之间的频率差可以更大。
图18(b)示出了在过程变化PV1的情况下的7阶段新RO与受压RO之间的频率差出现率。从PV0移动到PV1，管芯间和管芯内变化均变得更大。随着过程变化增大，fdiff方差增大，这导致O与3、15M分布之间重叠。在此情况下，我们应期望较高误预测率。
图18(c)和图18(d)中示出了使用相同过程变化的15阶段RO仿真结果。与7阶段RO相比，老化IC与新IC之间的频率差较小，因为我们使用较大阶段RO。虽然它影响频率差的绝对值，但是检测率将不被显著影响。
基于EM的老化传感器的结果
已经使用SPICE仿真来设计和验证所提出的基于EM的老化传感器电路。考虑到受压导线的失效时间的变化，我们执行1000蒙特卡罗仿真。失效时间可以被限定为当导线电阻增大其值的10％时的时间，所述失效时间可以通过基于物理学的EM模型预测。
为了证实基于EM的老化传感器上的老化影响，我们执行了1,000MC仿真。使用具有基于物理学的EM模型的HSPICE和MATLAB进行仿真。EM受压导线组由将约在一年失效的1条、3条、6条和10条导线构成。EM失效时间服从对数正态分布。
图19中示出了基于EM的老化传感器的1000MC仿真结果。对数正态分布的方差被设置为0.001。在0.001方差的情况下，我们可以看到，在一条导线的情况下，EM寿命将有99.83％的机会落入±10％寿命平均值并且有88.64％的机会落入±5％寿命平均值。如果我们使用6条导线，我们可能有100％的机会实现±10％寿命平均值并且有98.66％的机会实现±5％寿命平均值，这是足够好的。如我们可以看到的，我们可以通过增加导线的数量来缓解失效时间变化。
图20(a)示出了导线长度L与导线EM寿命之间的关系。电流密度j是恒定的并且被设置为3*1010A/m2。我们示出了通过基于物理学的EM模型预测的成核时间和生长时间两者。如我们可以看到的，总寿命随着减小L而增大(面积也是如此)，这示出了相比于更长的失效时间，更短的失效时间将需要更大的面积。
图20(b)示出了功率值与可能的导线长度(L)和电流密度j。4条红色曲线示出了1年、3年、6年和10年的可能的L和j值。我们可以清楚地看到L(面积)与功率之间的折衷。
性能分析和比较
精确研究：图21示出了长时间段上的5阶段基于RO的传感器的典型频率变化。如我们可以看到的，频率变化率在开始时非常高，这有助于检测短时间段的回收IC。然而，随着时间推移，频率变化率下降，这意味着它将更难以且较不精确地评估长时间段的使用时间。考虑到过程变化，1％频率差可能导致大的估计使用时间区域(如图1中示出的30个月)。因此，基于RO的传感器不是好的定时器。因此，长期使用的基于EM的传感器也是面积高效的。
图21长期使用的长时间段的基于RO的老化传感器误差率。相比之下，由于基于EM的传感器的准确性，它可以用于良好的长时间段。如果我们使用多条受压导线，则长期的估计使用时间区域可能非常小。此外，在图20(b)中，与1年基于EM的传感器相比，10年基于EM的传感器具有较小L(面积)。
面积开销研究：考虑到混合老化传感器可以插入商用芯片中，所述商用芯片将容易地检测回收IC并且示出芯片的老化情况。这种方法被实践，因为面积开销很小。基于RO的传感器仅使用n个逆变器，其中n是RO的阶段数量。其面积等于数十个NAND2门，这忽略了整个芯片。在SMIC 180nm技术的情况下，具有10条受压导线的基于EM的老化传感器花费100-500um2，这取决于导线长度。假定总共5个基于EM的传感器，则开销为5mm×5mm芯片中可用的25,000,000um2面积的仅0.01％。
结论
我们已经示出了一种多功能片上传感器以及用于检测和认证假冒IC的相应方法。所提出的片上传感器可以检测许多类型的假冒IC。将老化传感器与反熔丝存储器结合的新的片上传感器还可以用作用于假冒IC检测、片上定时器、制造后认证以及甚至IC的激活模块的中央片上安全硬件IP。在新的传感器硬件上，我们提出了用于检测和防止非缺陷假冒IC的制造后认证方法。所有制造IC将会是用全局数据库中的唯一芯片ID来唯一地登记和激活的。唯一芯片ID将会在登记过程期间写入反熔丝存储器中并且芯片将在这个过程之后被激活。仿真结果示出了所提出的多用途传感器相对于现有片上传感器在功能、检测覆盖范围、使用时间估计范围和准确度方面的优势。
为了更好地展示本文中公开的方法和设备，在此提供了实施例的非限制性列表。
实例1包含一种芯片，所述芯片包含芯片老化传感器以及反熔丝存储器块，所述反熔丝存储器块包含对所述芯片唯一的静态信息。
实例2包含根据实例1所述的芯片，其中所述芯片老化传感器包含短期老化传感器和单独的长期老化传感器两者。
实例3包含根据实例1到2中任一项所述的芯片，其中所述短期老化传感器包含环形振荡器老化传感器。
实例4包含根据实例1到3中任一项所述的芯片，其中所述长期老化传感器包含电子迁移老化传感器。
实例5包含根据实例1到4中任一项所述的芯片，其中所述电子迁移老化传感器包含：并联的多个导体，每个导体具有一定长度，其中所述多个导体被配置成在所述芯片的操作过程中经受电应力；参考导体，其还具有所述长度；以及测试电路，其用于在一段时间之后将所述参考导体与所述多个导体进行比较，并且用于检测所述多个导体与所述参考导体之间的平均电差，所述参考导体与随时间变化的电应力的量相关。
实例6包含根据实例1到5中任一项所述的芯片，其中所述反熔丝存储器块包含唯一芯片识别代码。
实例7包含根据实例1到6中任一项所述的芯片，其中所述反熔丝存储器块包含激活时间戳。
实例8包含根据实例1到7中任一项所述的芯片，其中所述反熔丝存储器块包含所述芯片老化传感器的初始电子特性。
实例9包含一种方法，所述方法包含：在制造设施处在芯片上形成芯片老化传感器；在所述制造设施处在所述芯片上形成反熔丝存储器块；以及在顾客设施处激活所述芯片，其中激活所述芯片包含在所述顾客设施处将对所述芯片唯一的静态信息存储在所述反熔丝存储器中。
实例10包含根据实例9所述的方法，其中激活所述芯片进一步包含将对所述芯片唯一的所述静态信息存储在顾客数据库中。
实例11包含根据实例9到10中任一项所述的方法，其中形成所述芯片老化传感器包含形成具有短期老化传感器和单独的长期老化传感器两者的芯片老化传感器。
实例12包含实例9到11中任一项所述的方法，其中形成所述短期老化传感器包含形成环形振荡器老化传感器。
实例13包含根据实例9到12中任一项所述的方法，其中形成所述长期老化传感器包含形成电子迁移老化传感器。
实例14包含根据实例9到13中任一项所述的方法，其中激活所述芯片包含将唯一芯片识别代码存储在所述反熔丝存储器块中。
实例15包含根据实例9到14中任一项所述的方法，其中激活所述芯片包含将激活时间戳存储在所述反熔丝存储器块中。
实例16包含根据实例9到15中任一项所述的方法，其中激活所述芯片包含将所述芯片老化传感器的初始电子特性存储在所述反熔丝存储器块中。
将在以上具体实施方式中部分阐述当前电子装置的这些和其它实例和特征以及相关方法。本概述旨在提供本主题的非限制性实例-并不旨在提供排他性或穷举性解释。
尽管上文中列出了本文中描述的实施例的多个优势，但是列表并不是详尽的。阅读了本公开，上文所描述的实施例的其它优势对本领域普通技术人员而言将会是显而易见的。虽然本文中已经展示和描述了具体实施例，但本领域的普通技术人员应了解，打算实现相同目的的任何布置都可以取代示出的具体实施例。本申请旨在涵盖对本发明的任何改编或变化。应理解的是以上说明旨在是解说性的并非限制的。在查阅以上描述后，以上实施例和其它实施例的组合对本领域的技术人员而言将会是显而易见的。本发明的范围包含使用以上结构和制造方法的任何其它应用。本发明的范围应参考所附权利要求书以及此类权利要求书有权要求的等效物的完整范围来确定。

Claims (16)

1.一种芯片，包括：
芯片老化传感器；以及
反熔丝存储器块，其包含对所述芯片唯一的静态信息。
2.根据权利要求1所述的芯片，其中所述芯片老化传感器包含短期老化传感器和单独的长期老化传感器两者。
3.根据权利要求2所述的芯片，其中所述短期老化传感器包含环形振荡器老化传感器。
4.根据权利要求2所述的芯片，其中所述长期老化传感器包含电子迁移老化传感器。
5.根据权利要求4所述的芯片，其中所述电子迁移老化传感器包含：
并联的多个导体，每个导体具有一定长度，其中所述多个导体被配置成在所述芯片的操作过程中经受电应力；
参考导体，其还具有所述长度；以及
测试电路，其用于在一段时间之后将所述参考导体与所述多个导体进行比较，并且用于检测所述多个导体与所述参考导体之间的平均电差，所述参考导体与随时间变化的电应力的量相关。
6.根据权利要求1所述的芯片，其中所述反熔丝存储器块包含唯一芯片识别代码。
7.根据权利要求1所述的芯片，其中所述反熔丝存储器块包含激活时间戳。
8.根据权利要求1所述的芯片，其中所述反熔丝存储器块包含所述芯片老化传感器的初始电子特性。
9.一种方法，包含：
在制造设施处在芯片上形成芯片老化传感器；
在所述制造设施处在所述芯片上形成反熔丝存储器块；以及
在顾客设施处激活所述芯片，其中激活所述芯片包含在所述顾客设施处将对所述芯片唯一的静态信息存储在所述反熔丝存储器中。
10.根据权利要求9所述的方法，其中激活所述芯片进一步包含将对所述芯片唯一的所述静态信息存储在顾客数据库中。
11.根据权利要求9所述的方法，其中形成所述芯片老化传感器包含形成具有短期老化传感器和单独的长期老化传感器两者的芯片老化传感器。
12.根据权利要求11所述的方法，其中形成所述短期老化传感器包含形成环形振荡器老化传感器。
13.根据权利要求11所述的方法，其中形成所述长期老化传感器包含形成电子迁移老化传感器。
14.根据权利要求9所述的方法，其中激活所述芯片包含将唯一芯片识别代码存储在所述反熔丝存储器块中。
15.根据权利要求9所述的方法，其中激活所述芯片包含将激活时间戳存储在所述反熔丝存储器块中。
16.根据权利要求9所述的方法，其中激活所述芯片包含将所述芯片老化传感器的初始电子特性存储在所述反熔丝存储器块中。
CN201680077951.6A 2015-10-29 2016-10-28 老化传感器及假冒集成电路检测 Pending CN108474812A (zh)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108932408A (zh) * 2018-08-03 2018-12-04 广东工业大学 一种使能信号控制电路及一种芯片
US10298236B2 (en) 2015-10-29 2019-05-21 The Regents Of The University Of California On-chip aging sensor and counterfeit integrated circuit detection method
CN110930531A (zh) * 2019-10-18 2020-03-27 苏州浪潮智能科技有限公司 一种防翻新芯片及验证方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10634714B2 (en) * 2016-02-23 2020-04-28 Intel Corporation Apparatus and method for monitoring and predicting reliability of an integrated circuit
US10338132B2 (en) 2016-04-19 2019-07-02 Analog Devices Global Wear-out monitor device
US10365322B2 (en) 2016-04-19 2019-07-30 Analog Devices Global Wear-out monitor device
US11728000B1 (en) 2017-12-13 2023-08-15 Board Of Trustees Of The University Of Alabama, For And On Behalf Of The University Of Alabama In Huntsville Systems and methods for detecting counterfeit or defective memory
US11114179B1 (en) 2017-12-13 2021-09-07 Board Of Trustees Of The University Of Alabama, For And On Behalf Of The University Of Alabama In Huntsville Systems and methods for detecting counterfeit memory
DE102018222414A1 (de) * 2018-12-20 2020-06-25 Robert Bosch Gmbh Segmentierter Leistungstransistor mit Alterungsmanagement
US11139043B2 (en) 2019-05-20 2021-10-05 Board Of Trustees Of The University Of Alabama, For And On Behalf Of The University Of Alabama In Huntsville Systems and methods for identifying counterfeit memory
US11657405B2 (en) * 2019-09-17 2023-05-23 University Of Florida Research Foundation, Incorporated Detection of recycled integrated circuits and system-on-chips based on degradation of power supply rejection ratio
CN114062787A (zh) 2020-08-06 2022-02-18 孕龙科技股份有限公司 电回路线路品质侦测装置
TWI772075B (zh) * 2020-08-06 2022-07-21 孕龍科技股份有限公司 電迴路線路品質偵測裝置
KR102634447B1 (ko) * 2022-07-12 2024-02-06 주식회사 피델릭스 트랜지스터의 문턱 전압의 레벨 변화로 열화를 감시하는 반도체 메모리 장치의 열화 감시 회로

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151537A (ja) * 1992-10-30 1994-05-31 Toshiba Corp 配線寿命の評価方法
JPH0722484A (ja) * 1993-06-30 1995-01-24 Nippon Telegr & Teleph Corp <Ntt> エレクトロマイグレ―ション寿命評価用配線構体
US20080217614A1 (en) * 2005-05-31 2008-09-11 Hayden Clavie Cranford Systems and Methods for Controlling of Electro-Migration
CN101295002A (zh) * 2007-04-24 2008-10-29 中芯国际集成电路制造(上海)有限公司 互连线失效检测方法
US20140022008A1 (en) * 2009-10-30 2014-01-23 Date Jan Willem Noorlag Compensating for Aging in Integrated Circuits
US8981810B1 (en) * 2013-04-22 2015-03-17 Xilinx, Inc. Method and apparatus for preventing accelerated aging of a physically unclonable function
CN104471583A (zh) * 2012-07-17 2015-03-25 西门子公司 (数字)puf用于实现数字ic的物理退化/篡改识别的应用
US20150130506A1 (en) * 2013-11-14 2015-05-14 Case Western Reserve University Defense against counterfeiting using antifuses
CN104969468A (zh) * 2013-02-11 2015-10-07 高通股份有限公司 使用基于环式振荡器的物理不可克隆函数及老化检测电路的集成电路识别及可靠度验证
CN105021972A (zh) * 2014-04-18 2015-11-04 创意电子股份有限公司 老化侦测电路及其方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9043795B2 (en) * 2008-12-11 2015-05-26 Qualcomm Incorporated Apparatus and methods for adaptive thread scheduling on asymmetric multiprocessor
US8549363B2 (en) * 2010-01-08 2013-10-01 International Business Machines Corporation Reliability and performance of a system-on-a-chip by predictive wear-out based activation of functional components
US9081501B2 (en) * 2010-01-08 2015-07-14 International Business Machines Corporation Multi-petascale highly efficient parallel supercomputer
US8935143B2 (en) * 2010-12-15 2015-01-13 IP Cube Partners Co., Ltd. Semiconductor sensor reliability
US8680523B2 (en) * 2010-12-16 2014-03-25 IP Cube Partners (ICP) Co., Ltd. Sensor for semiconductor degradation monitoring and modeling
US9714966B2 (en) * 2012-10-05 2017-07-25 Texas Instruments Incorporated Circuit aging sensor
US9880892B2 (en) * 2014-02-24 2018-01-30 International Business Machines Corporation System and method for managing semiconductor manufacturing defects
US9825827B2 (en) * 2014-08-07 2017-11-21 International Business Machines Corporation Network resiliency through memory health monitoring and proactive management
US10060974B2 (en) * 2014-12-18 2018-08-28 Globalfoundries Inc. Electrical circuit odometer sensor array
US9564884B1 (en) * 2015-04-13 2017-02-07 Qualcomm Incorporated Circuitry and method for measuring negative bias temperature instability (NBTI) and hot carrier injection (HCI) aging effects using edge sensitive sampling
US9564883B1 (en) * 2015-04-13 2017-02-07 Qualcomm Incorporated Circuitry and method for timing speculation via toggling functional critical paths
CN107835946B (zh) * 2015-05-11 2020-10-23 罗伯特·博世有限公司 用于确定半导体电路的故障的导轨组件、设备和方法
WO2017075516A1 (en) 2015-10-29 2017-05-04 The Regents Of The University Of California Aging sensor and counterfeit integrated circuit detection

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06151537A (ja) * 1992-10-30 1994-05-31 Toshiba Corp 配線寿命の評価方法
JPH0722484A (ja) * 1993-06-30 1995-01-24 Nippon Telegr & Teleph Corp <Ntt> エレクトロマイグレ―ション寿命評価用配線構体
US20080217614A1 (en) * 2005-05-31 2008-09-11 Hayden Clavie Cranford Systems and Methods for Controlling of Electro-Migration
CN101295002A (zh) * 2007-04-24 2008-10-29 中芯国际集成电路制造(上海)有限公司 互连线失效检测方法
US20140022008A1 (en) * 2009-10-30 2014-01-23 Date Jan Willem Noorlag Compensating for Aging in Integrated Circuits
CN104471583A (zh) * 2012-07-17 2015-03-25 西门子公司 (数字)puf用于实现数字ic的物理退化/篡改识别的应用
CN104969468A (zh) * 2013-02-11 2015-10-07 高通股份有限公司 使用基于环式振荡器的物理不可克隆函数及老化检测电路的集成电路识别及可靠度验证
US8981810B1 (en) * 2013-04-22 2015-03-17 Xilinx, Inc. Method and apparatus for preventing accelerated aging of a physically unclonable function
US20150130506A1 (en) * 2013-11-14 2015-05-14 Case Western Reserve University Defense against counterfeiting using antifuses
CN105021972A (zh) * 2014-04-18 2015-11-04 创意电子股份有限公司 老化侦测电路及其方法

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
ABHISHEK BASAK ET AL.: "Active defense against counterfeiting attacks through robust antifuse-based on-chip locks", 《2014 IEEE 32ND VLSI TEST SYMPOSIUM (VTS)》 *
UJJWAL GUIN ET AL.: "Counterfeit Integrated Circuits: Detection, Avoidance, and the Challenges Ahead", 《JOURNAL OF ELECTRONIC TESTING》 *
XUEHUI ZHANG ET AL.: "Design of On-Chip Lightweight Sensors for Effective Detection of Recycled ICs", 《IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS》 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10298236B2 (en) 2015-10-29 2019-05-21 The Regents Of The University Of California On-chip aging sensor and counterfeit integrated circuit detection method
CN108932408A (zh) * 2018-08-03 2018-12-04 广东工业大学 一种使能信号控制电路及一种芯片
CN108932408B (zh) * 2018-08-03 2022-06-24 广东工业大学 一种使能信号控制电路及一种芯片
CN110930531A (zh) * 2019-10-18 2020-03-27 苏州浪潮智能科技有限公司 一种防翻新芯片及验证方法

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WO2017075516A1 (en) 2017-05-04
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US10298236B2 (en) 2019-05-21

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