CN108388301B - 一种抗单粒子加固数字低压差线性稳压器及控制方法 - Google Patents

Abstract

一种抗单粒子加固数字低压差线性稳压器。使用数字方式实现，其中包括控制电路、细调比较器电路、粗调比较器电路、状态译码电路、粗调移位链、中调移位链、细调移位链、保持移位环、保持移位环、传输晶体管阵列等模块。通过将供电过程分为粗调、中调、细调三个阶段解决响应速度、电源纹波等问题：粗调阶段的快速搜索可以将响应速度提高数倍；细调阶段最小化传输晶体管的标准宽长优化电源纹波；中调阶段为粗调与细调的过渡与缓冲。采用加固单元、系统加固等多种方式对电路进行抗辐射加固。

Description

一种抗单粒子加固数字低压差线性稳压器及控制方法

技术领域

本发明涉及一种抗单粒子加固的使用数字方式实现的低压差线性稳压器及控制方法，属于集成电路技术领域。

背景技术

随着电子系统复杂度的增加，系统内部电源的种类也时益多样化。低压差线性稳压器(LDO)可以完成电压的转换，因此得到广泛的应用。

传统的LDO使用模拟的方式工作，其基本结构如图1所示。运放用于比较输出电压Vout与参考电压Vref并产生控制信号，使用BUF增加驱动能力后驱动传输晶体管，使得输出电压Vout与参考电压Vref相等。传输晶体管需要提供负载所需的全部电流，因此尺寸非常大。随着电子系统向低压的方向发展，一方面维持运放的稳定工作更加困难，另一方面维持传输晶体管工作在饱和区也更加困难。因此，出现了数字方式工作的LDO，其基本结构如图2所示。数字LDO使用比较器代替运放，无稳定性问题；使用数字控制电路代替BUF，可以实现更加多样与强大的功能；使用传输晶体管阵列代替单个的传输晶体管，通过调整导通晶体管的数量调节驱动能力。可见，数字LDO在很大程度上解决了LDO在低压领域中遇到的问题。同时，数字化的设计使得数字LDO可以非常方便的在不同的工艺下移置，非常适合做为SOC芯片的内嵌模块。

但是，数字LDO也会遇到新的问题。一方面，数字LDO传输晶体管的导通与截止是数字化的，能提供的驱动电流也是不连续的，必须动态调整导通传输晶体管的数量，因此必然在输出电压Vout中引入纹波。另一方面，由于数字化结构，数字LDO中所有电路组件必须工作在固定的时钟频率下，电路的响应速度严重依赖于时钟频率。通常情况下，在外部负载电流发生变化时，传统结构的LDO的响应速度要快于数字LDO。

针对数字LDO的不足，各种改进型电路结构与算法陆续被研究出来。目前数字LDO的主流实现方法为：使用ADC对输出电压进行数字化，然后进行数字信号处理，处理后的信号驱动传输晶体管。如果使用1位ADC进行量化处理，则数字LDO具有最简单的结构功耗低，但相对的精度与响应速度较差；如果使用多位ADC进行量化处理，则数字LDO最有较好的精度与速度，但相对结构复杂功耗增加。如何进行取舍是困扰系统设计人员一大难题。

在航天应用领域，数字电路面临单粒子效应的因扰，而模拟电路面临器件性能退化，导致总剂量效应严重。单粒子效应可以通过加固单元、三模冗余等加固方案缓解，而总剂量效应由于器件建模仿真难度大精度低等问题无法很好的处理，目前只能通过环栅等版图技巧缓解。无法有效的提高的加固水平，无法缓解空间应用中的辐射效应问题。

发明内容

本发明解决的技术问题为：克服现有技术不足，本发明提出的数字低压差线性稳压器及控制法国法提供数字低压差线性稳压器的响应速度、最小化电源纹波、电路复杂度、功耗等设计问题的一个折中解决方案。同时，通过多种加固手段进行抗辐射加固，有效的提高的加固水平，缓解空间应用中的辐射效应问题。

本发明解决的技术方案为：一种抗单粒子加固数字低压差线性稳压器，包括：控制电路、细调比较器电路、粗调比较器电路、状态译码电路、移位链、保持移位环、传输晶体管阵列、环形振荡器与带隙基准电路；

带隙基准电路产生参考电压Vref，同时环形振荡器产生时钟信号；粗调比较器电路判断传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系，经状态译码电路译码后，该关系包括：远远高于(FH)、略高于(SH)、约等于(NE)、略低于(SL)、远远低于(FL)；粗调比较器电路工作的同时，在时钟信号控制下，细调比较器电路判断传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系，该关系包括高于(H)、低于(L)；控制电路根据粗调比较器电路和细调比较器电路产生的传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系，通过控制移位链与保持移位环使传输晶体管阵列输出所需的稳定电压。

所使用的移位链包括粗调移位链、中调移位链、细调移位链三条移位链；同时，其所使用的保持移位环包括粗调保持移位环、中调保持移位环两个保持移位环；同时，其所使用的传输晶体管阵列包括粗调传输晶体管阵列、中调传输晶体管阵列、细调传输晶体管阵列三个传输晶体管阵列。

控制电路根据粗调比较器电路和细调比较器电路产生的传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系，首先通过粗调移位链与粗调保持移位环调节粗调传输晶体管阵列中导通的传输晶体管的数量，然后通过中调移位链与中调保持移位环调节中调传输晶体管阵列中导通的传输晶体管的数量，最后通过细调移位链调节细调传输晶体管阵列中导通的传输晶体管的数量。

细调比较器电路。包括：NMOS管N0501、NMOS管N0502、NMOS管N0503、NMOS管N0504、NMOS管N0505、NMOS管N0506；PMOS管P0511、PMOS管P0512、PMOS管P0513、PMOS管P0514；非门G0521、非门G0522、非门G0523、非门G0524。

本发明细调比较器电路具有3个输入端口、1个输出端口：输入端口包括时钟端口CLK，输入电压端口VI，参考电压端口Vref；输出端口包括电压高低指示端口HL。其中时钟端口CLK连接环形振荡器的时钟输出端口，输入电压端口VI连接传输晶体管阵列的输出电压端口，参考电压端口Vref连接带隙基准电路产生的参考电压Vref；电压高低指示端口HL连接控制电路的传输晶体管阵列的输出电压状态端口。本发明细调比较器电路内部具体连接关系如下：

NMOS管N0501的源极接地；NMOS管N0501的栅极连接参考电压端口Vref；NMOS管N0501的漏极连接NMOS管N0503的源极。NMOS管N0502的源极接地；NMOS管N0502的栅极连接输入电压端口VI；NMOS管N0502的漏极连接NMOS管N0504的源极。NMOS管N0503的栅极连接PMOS管P0511的栅极、非门G0523的输出端；NMOS管N0503的漏极连接NMOS管N0505的源极。NMOS管N0504的栅极连接PMOS管P0512的栅极、非门G0524的输出端；NMOS管N0504的漏端连接NMOS管N0506的源极。NMOS管N0505的栅极连接NMOS管N0506的漏极、PMOS管P0512的漏极、PMOS管P0513的栅极、PMOS管P0514的漏极、非门G0522的输入端；NMOS管N0505的漏极连接NMOS管N0506的栅极、PMOS管P0511的漏极、PMOS管P0513的漏极、PMOS管P0514的栅极，非门G0521的输入端。PMOS管P0511的源极接电源。PMOS管P0512的源极接电源。PMOS管P0513的源极接电源。PMOS管P0514的源极接电源。非门G0521的输出端接NC(不向外连接)。非门G0522的输出端连接电压高低指示端口HL。非门G0523的输入端连接时钟端口CLK。非门G0524的输入端连接时钟端口CLK。

粗调比较器电路，包括：NMOS管N0601、NMOS管N0602、NMOS管N0603、NMOS管N0604、NMOS管N0605、NMOS管N0606、PMOS管P0611、PMOS管P0612、PMOS管P0613、PMOS管P0614、PMOS管P0615、PMOS管P0616、NMOS管N0621、NMOS管N0622、电阻R0623。

本发明粗调比较器电路具有2个输入端口、4个输出端口：输入端口包括输入电压端口VI，参考电压端口Vref；输出端口包括电压范围输出端口O1、O2、O3、O4。输入电压端口VI连接传输晶体管阵列的输出电压端口，参考电压端口Vref连接带隙基准电路产生的参考电压Vref；电压范围输出端口O1、O2、O3、O4连接状态译码电路的输入端口。本发明粗调比较器电路内部具体连接关系如下：

NMOS管N0601的源极连接NMOS管N0602的源极、NMOS管N0603的源极、NMOS管N0604的源极、NMOS管N0605的源极、NMOS管N0606的源极、NMOS管N0621的源极、NMOS管N0622的漏极；NMOS管N0601的栅极连接参考电压端口Vref，同时连接NMOS管N0603的栅极、NMOS管N0605的栅极、NMOS管N0621的栅极；NMOS管N0601的漏极连接PMOS管P0611的栅极、PMOS管P0611的漏极、PMOS管P0613的栅极、PMOS管P0615的栅极。NMOS管N0602的栅极连接输入电压端口VI，同时连接NMOS管N0604的栅极、NMOS管N0606的栅极；NMOS管N0602的漏极连接PMOS管P0612的栅极、PMOS管P0612的漏极、PMOS管P0614的栅极、PMOS管P0616的栅极。NMOS管N0603的漏极连接电压范围输出端口O2，同时连接PMOS管P0616的漏极。NMOS管N0604的漏极连接电压范围输出端口O3，同时连接PMOS管P0615的漏极。NMOS管N0605的漏极连接电压范围输出端口O1，同时连接PMOS管P0614的漏极。NMOS管N0606的漏极连接电压范围输出端口O4，同时连接PMOS管P0613的漏极。PMOS管P0611的源极接电源。PMOS管P0612的源极接电源。PMOS管P0613的源极接电源。PMOS管P0614的源极接电源。PMOS管P0615的源极接电源。PMOS管P0616的源极接电源。NMOS管N0621的源极接地；NMOS管N0621的栅极连接NMOS管N0621的漏极、电阻R0623的一端。电阻R0623的另一端接电源。

本发明粗调比较器电路电路功能的实现依赖器件宽长比的设置，本发明使用的宽长比如下：标准宽长比为(W/L)；NMOS管N0601与NMOS管N0602为宽长比为4*(W/L)；NMOS管N0603与NMOS管N0604的宽长比为2*(W/L)；NMOS管N0605与NMOS管N0606的宽长比为(W/L)；PMOS管P0611、PMOS管P0612、PMOS管P0613、PMOS管P0614、PMOS管P0615、PMOS管P0616的宽长比为4*(W/L)；NMOS管N0621的宽长比为4*(W/L)；NMOS管N0622的宽长比为18*(W/L)。电阻R0623可根据需要设节，本发明设定R0623为100KΩ。

通过器件宽长比的设定，可以调整电压范围输出端口O1、O2、O3、O4与输入电压端口VI、参考电压端口Vref之间的对应关系。

粗调移位链，包括：D触发器DS0701、D触发器DS0702、D触发器DS0703、D触发器DS0704、D触发器DS0705、D触发器DS0706、D触发器DS0707、D触发器DS0708、6选1多路器MUX0711、6选1多路器MUX0712、6选1多路器MUX0713、6选1多路器MUX0714、6选1多路器MUX0715、6选1多路器MUX0716、6选1多路器MUX0717、6选1多路器MUX0718、非门G0721、传输门G0731、或门G0741、或门G0742、或门G0743、或门G0744、或门G0745、或门G0746、或门G0747、或门G0748。

本发明粗调移位链具有5个输入端口、10个输出端口：输入端口包括置位端口set，时钟端口CLK，上下移控制端口UD，上下移幅度控制端口S_MSB、S_LSB；输出端口包括粗调移位链空满指示端口EC、FC，粗调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7。置位端口set连接控制电路的移位链初始化端口，时钟端口CLK连接环形振荡器的时钟输出端口，上下移控制端口UD、上下移幅度控制端口S_MSB、S_LSB连接控制电路的粗调移位链控制端口；粗调移位链空满指示端口EC、FC连接控制电路的粗调移位链状态端口，传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7连接保持移位环的数据输入端口。

本发明粗调移位链内使用的D触发器DS0701、D触发器DS0702、D触发器DS0703、D触发器DS0704、D触发器DS0705、D触发器DS0706、D触发器DS0707、D触发器DS0708各具有4个端口：数据端口D、输出端口Q、时钟端口CP、复位端口R。本发明粗调移位链内使用的6选1多路器MUX0711、6选1多路器MUX0712、6选1多路器MUX0713、6选1多路器MUX0714、6选1多路器MUX0715、6选1多路器MUX0716、6选1多路器MUX0717、6选1多路器MUX0718各具有10个端口：数据输入端口U3、U2、U1、D3、D2、D1，选择端口UD、S_MSB、S_LSB，输出端口O。本发明粗调移位链内部具体连接关系如下：

连接置位端口set连接或门G0741的第一输入端、或门G0742的第一输入端、或门G0743的第一输入端、或门G0744的第一输入端、或门G0745的第一输入端、或门G0746的第一输入端、或门G0747的第一输入端、或门G0748的第一输入端。D触发器DS0701的S端连接或门G0741的输出端、D触发器DS0702的S端连接或门G0742的输出端、D触发器DS0703的S端连接或门G0743的输出端、D触发器DS0704的S端连接或门G0744的输出端、D触发器DS0705的S端连接或门G0745的输出端、D触发器DS0706的S端连接或门G0746的输出端、D触发器DS0707的S端连接或门G0747的输出端、D触发器DS0708的S端连接或门G0748的输出端。时钟端口CLK连接D触发器DS0701的CP端、D触发器DS0702的CP端、D触发器DS0703的CP端、D触发器DS0704的CP端、D触发器DS0705的CP端、D触发器DS0706的CP端、D触发器DS0707的CP端、D触发器DS0708的CP端。上下移控制端口UD连接6选1多路器MUX0711的UD端、6选1多路器MUX0712的UD端、6选1多路器MUX0713的UD端、6选1多路器MUX0714的UD端、6选1多路器MUX0715的UD端、6选1多路器MUX0716的UD端、6选1多路器MUX0717的UD端、6选1多路器MUX0718的UD端。上下移幅度控制端口S_MSB端连接6选1多路器MUX0711的S_MSB端、6选1多路器MUX0712的S_MSB端、6选1多路器MUX0713的S_MSB端、6选1多路器MUX0714的S_MSB端、6选1多路器MUX0715的S_MSB端、6选1多路器MUX0716的S_MSB端、6选1多路器MUX0717的S_MSB端、6选1多路器MUX0718的S_MSB端。上下移幅度控制端口S_LSB端连接6选1多路器MUX0711的S_LSB端、6选1多路器MUX0712的S_LSB端、6选1多路器MUX0713的S_LSB端、6选1多路器MUX0714的S_LSB端、6选1多路器MUX0715的S_LSB端、6选1多路器MUX0716的S_LSB端、6选1多路器MUX0717的S_LSB端、6选1多路器MUX0718的S_LSB端。

D触发器DS0701的D端连接6选1多路器MUX0711的O端；D触发器DS0702的D端连接6选1多路器MUX0712的O端；D触发器DS0703的D端连接6选1多路器MUX0713的O端；D触发器DS0704的D端连接6选1多路器MUX0714的O端；D触发器DS0705的D端连接6选1多路器MUX0715的O端；D触发器DS0706的D端连接6选1多路器MUX0716的O端；D触发器DS0707的D端连接6选1多路器MUX0717的O端；D触发器DS0708的D端连接6选1多路器MUX0718的O端。D触发器DS0701的Q端连接粗调移位链传输晶体管控制端口O0，同时连接6选1多路器MUX0712的U1端、6选1多路器MUX0713的U2端、6选1多路器MUX0714的U3端、非门G0721的输入端；D触发器DS0702的Q端连接粗调移位链传输晶体管控制端口O1，同时连接6选1多路器MUX0711的D1端、6选1多路器MUX0713的U1端、6选1多路器MUX0714的U2端、6选1多路器MUX0715的U3端、或门G0741的第二输入端；D触发器DS0703的Q端连接粗调移位链传输晶体管控制端口O2，同时连接6选1多路器MUX0712的D1端、6选1多路器MUX0711的D2端、6选1多路器MUX0714的U1端、6选1多路器MUX0715的U2端、6选1多路器MUX0716的U3端、或门G0742的第二输入端；D触发器DS0704的Q端连接粗调移位链传输晶体管控制端口O3，同时连接6选1多路器MUX0713的D1端、6选1多路器MUX0712的D2端、6选1多路器MUX0711的D3端、6选1多路器MUX0715的U1端、6选1多路器MUX0716的U2端、6选1多路器MUX0717的U3端、或门G0743的第二输入端；D触发器DS0705的Q端连接粗调移位链传输晶体管控制端口O4，同时连接6选1多路器MUX0714的D1端、6选1多路器MUX0713的D2端、6选1多路器MUX0712的D3端、6选1多路器MUX0716的U1端、6选1多路器MUX0717的U2端、6选1多路器MUX0718的U3端、或门G0747的第二输入端；D触发器DS0706的Q端连接粗调移位链传输晶体管控制端口O5，同时连接6选1多路器MUX0715的D1端、6选1多路器MUX0714的D2端、6选1多路器MUX0713的D3端、6选1多路器MUX0717的U1端、6选1多路器MUX0718的U2端、或门G0745的第二输入端；D触发器DS0707的Q端连接粗调移位链传输晶体管控制端口O6，同时连接6选1多路器MUX0716的D1端、6选1多路器MUX0715的D2端、6选1多路器MUX0714的D3端、6选1多路器MUX0718的U1端、或门G0746的第二输入端；D触发器DS0708的Q端连接粗调移位链传输晶体管控制端口O7，同时连接6选1多路器MUX0717的D1端、6选1多路器MUX0716的D2端、6选1多路器MUX0715的D3端、或门G0747的第二输入端。

6选1多路器MUX0711的U3端连接电源；6选1多路器MUX0711的U2端接电源，同时连接6选1多路器MUX0712的U3端；6选1多路器MUX0711的U1端接电源，同时连接6选1多路器MUX0712的U2端、6选1多路器MUX0713的U3端。6选1多路器MUX0718的D3端接地；6选1多路器MUX0718的D2端接地，同时连接6选1多路器MUX0717的D3端；6选1多路器MUX0718的D1端接地，同时连接6选1多路器MUX0717的D2端、6选1多路器MUX0716的D3端。

非门G0721输出端连接粗调移位链空指示端口FC。传输门G0731的输出端连接粗调移位链满指示端口EC。或门G0748的第二输入端接地。

6选1多路器，包括：非门G0801、带使能非门G0811、带使能非门G0812、带使能非门G0813、带使能非门G0814、带使能非门G0815、带使能非门G0816、带使能非门G0817、译码器B0821。

本发明6选1多路器具有9个输入端、1个输出端：数据输入端口U3、U2、U1、D3、D2、D1，选择端口UD、S_MSB、S_LSB，输出端口O。译码器有3个输入端口、7个输出端口：输入端口包括UD、MSB、LSB；输出端口包括D1、D2、D3、U3、U2、U1。具体连接关系如下：

非门G0801的输入端连接带使能非门G0811的输出端、带使能非门G0812的输出端、带使能非门G0813的输出端、带使能非门G0814的输出端、带使能非门G0815的输出端、带使能非门G0816的输出端、带使能非门G0817的输出端；非门G0811的输出端连接输出端O。带使能非门G0811的输入端连接数据输入端口D1、带使能非门G0812的输入端连接数据输入端口D2、带使能非门G0813的输入端连接数据输入端口D1、带使能非门G0814的输入端连接输出端口O、带使能非门G0815的输入端连接数据输入端口U3、带使能非门G0816的输入端连接数据输入端口U2、带使能非门G0817的输入端连接数据输入端口U1。带使能非门G0811的使能端连接译码器B0821的输出端D1、带使能非门G0812的使能端连接译码器B0821的输出端D2、带使能非门G0813的使能端连接译码器B0821的输出端D3、带使能非门G0814的使能端连接译码器B0821的输出端Hold、带使能非门G0815的使能端连接译码器B0821的输出端U3、带使能非门G0816的使能端连接译码器B0821的输出端U2、带使能非门G0817的使能端连接译码器B0821的输出端U1。译码器B0821的输入端UD连接选择端口UD；译码器B0821的输入端MSB连接选择端口S_MSB；译码器B0821的输入端LSB连接选择端口S_LSB。

当选择端口S_MSB与选择端口S_LSB同时为低电平时，译码器B0821输出端Hold有效，带使能非门G0814与非门G0801将输出端口O保持为当前值。当选择端口S_MSB与选择端口S_LSB不同时为低电平时，译码器B0821相应的输出端口(U3、U2、U1、D3、D2、D1)有效，对应的数据输入端口的值被输出至输出端口O。

保持移位环，包括：D触发器D0901、D触发器D0902、D触发器D0903、D触发器D0904、D触发器D0905、D触发器D0906、D触发器D0907、D触发器D0908、2选1多路器MUX0911、2选1多路器MUX0912、2选1多路器MUX0913、2选1多路器MUX0914、2选1多路器MUX0915、2选1多路器MUX0916、2选1多路器MUX0917、2选1多路器MUX0918、2选1多路器MUX0921、2选1多路器MUX0922、2选1多路器MUX0923、2选1多路器MUX0924、2选1多路器MUX0925、2选1多路器MUX0926、2选1多路器MUX0927、2选1多路器MUX0928。

本发明保持移位环具有10个输入端、8个输出端：保持移位控制端口SetShift，时钟端口CLK，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括数据输出端口O0、O1、O2、O3、O4、O5、O6、O7。保持移位控制端口SetShift连接控制电路粗调完成指示端口，时钟端口CLK连接环形振荡器的时钟输出端口，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7连接移位链的传输晶体管控制端口；数据输出端口O0、O1、O2、O3、O4、O5、O6、O7连接传输晶体管阵列的传输晶体管控制端口。

本发明保持移位环内部使用的2选1多路器有3个输入端口、1个输出端口：输入端口包括选择端口S，数据端口U1、Se；输出端口为O。本发明保持移位环内部具体连接关系如下：

时钟端口CLK连接D触发器D0901的CP端、D触发器D0902的CP端、D触发器D0903的CP端、D触发器D0904的CP端、D触发器D0905的CP端、D触发器D0906的CP端、D触发器D0907的CP端、D触发器D0908的CP端。保持移位控制端口SetShift连接2选1多路器MUX0911的S端、2选1多路器MUX0912的S端、2选1多路器MUX0913的S端、2选1多路器MUX0914的S端、2选1多路器MUX0915的S端、2选1多路器MUX0916的S端、2选1多路器MUX0917的S端、2选1多路器MUX0918的S端、2选1多路器MUX0921的S端、2选1多路器MUX0922的S端、2选1多路器MUX0923的S端、2选1多路器MUX0924的S端、2选1多路器MUX0925的S端、2选1多路器MUX0926的S端、2选1多路器MUX0927的S端、2选1多路器MUX0928的S端。

数据输入端口A0连接2选1多路器MUX0911的Se端、2选1多路器MUX0921的Se端；数据输入端口A1连接2选1多路器MUX0912的Se端、2选1多路器MUX0922的Se端；数据输入端口A2连接2选1多路器MUX0913的Se端、2选1多路器MUX0923的Se端；数据输入端口A3连接2选1多路器MUX0914的Se端、2选1多路器MUX0924的Se端；数据输入端口A4连接2选1多路器MUX0915的Se端、2选1多路器MUX0925的Se端；数据输入端口A5连接2选1多路器MUX0916的Se端、2选1多路器MUX0926的Se端；数据输入端口A6连接2选1多路器MUX0917的Se端、2选1多路器MUX0927的Se端；数据输入端口A7连接2选1多路器MUX0918的Se端、2选1多路器MUX0928的Se端。

数据输出端口O0连接2选1多路器MUX0921的O端；数据输出端口O1连接2选1多路器MUX0922的O端；数据输出端口O2连接2选1多路器MUX0923的O端；数据输出端口O3连接2选1多路器MUX0924的O端；数据输出端口O4连接2选1多路器MUX0925的O端；数据输出端口O5连接2选1多路器MUX0926的O端；数据输出端口O6连接2选1多路器MUX0927的O端；数据输出端口O7连接2选1多路器MUX0928的O端。

D触发器D0901的D端连接2选1多路器MUX0911的O端；D触发器D0901的Q端连接2选1多路器MUX0921的U1端、2选1多路器MUX0912的U1端。D触发器D0902的D端连接2选1多路器MUX0912的O端；D触发器D0902的Q端连接2选1多路器MUX0922的U1端、2选1多路器MUX0913的U1端。D触发器D0903的D端连接2选1多路器MUX0913的O端；D触发器D0903的Q端连接2选1多路器MUX0923的U1端、2选1多路器MUX0914的U1端。D触发器D0904的D端连接2选1多路器MUX0914的O端；D触发器D0904的Q端连接2选1多路器MUX0924的U1端、2选1多路器MUX0915的U1端。D触发器D0905的D端连接2选1多路器MUX0915的O端；D触发器D0905的Q端连接2选1多路器MUX0925的U1端、2选1多路器MUX0916的U1端。D触发器D0906的D端连接2选1多路器MUX0916的O端；D触发器D0906的Q端连接2选1多路器MUX0926的U1端、2选1多路器MUX0917的U1端。D触发器D0907的D端连接2选1多路器MUX0917的O端；D触发器D0907的Q端连接2选1多路器MUX0927的U1端、2选1多路器MUX0918的U1端。D触发器D0908的D端连接2选1多路器MUX0918的O端；D触发器D0908的Q端连接2选1多路器MUX0928的U1端、2选1多路器MUX0911的U1端。

中调移位链，包括：D触发器DS1001、D触发器DS1002、D触发器DS1003、D触发器DS1004、D触发器DR1011、D触发器DR1012、D触发器DR1013、D触发器DR1014、3选1多路器MUX1021、3选1多路器MUX1022、3选1多路器MUX1023、3选1多路器MUX1024、3选1多路器MUX1025、3选1多路器MUX1026、3选1多路器MUX1027、3选1多路器MUX1028、非门G1031、传输门G1041。

本发明中调移位链具有4个输入端、10个输出端：初始化端口Init，时钟端口CLK，保持控制端口Hold，上下移控制端口UD；输出端口包括中调移位链空满指示端口EM、FM，中调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7。初始化端口Init连接控制电路的移位链初始化端口，时钟端口CLK连接环形振荡器的时钟输出端口，保持控制端口Hold、上下移控制端口UD连接连接控制电路的中调移位链控制端口，中调移位链空满指示端口EM、FM连接控制电路的中调移位链状态端口；传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7连接保持移位环的数据输入端口。

本发明中调移位链内部使用的3选1多路器具有5个输入端口，1个输出端口：输入端口包括选择端口UD、H，数据端口U、D、K；输出端口为O。D触发器DS1001、D触发器DS1002、D触发器DS1003、D触发器DS1004带有置位端口S。D触发器DR1011、D触发器DR1012、D触发器DR1013、D触发器DR1014带为复位端口R。本发明中调移位链具体连接关系如下：

初始化端口Init连接D触发器DS1001的S端、D触发器DS1002的S端、D触发器DS1003的S端、D触发器DS1004的S端、D触发器DR1011的R端、D触发器DR1012的R端、D触发器DR1013的R端、D触发器DR1014的R端。时钟端口CLK连接D触发器DS1001的CP端、D触发器DS1002的CP端、D触发器DS1003的CP端、D触发器DS1004的CP端、D触发器DR1011的CP端、D触发器DR1012的CP端、D触发器DR1013的CP端、D触发器DR1014的CP端。保持控制端口Hold端连接3选1多路器MUX1021的H端、3选1多路器MUX1022的H端、3选1多路器MUX1023的H端、3选1多路器MUX1024的H端、3选1多路器MUX1025的H端、3选1多路器MUX1026的H端、3选1多路器MUX1027的H端、3选1多路器MUX1028的H端。上下移控制端口UD连接3选1多路器MUX1021的UD端、3选1多路器MUX1022的UD端、3选1多路器MUX1023的UD端、3选1多路器MUX1024的UD端、3选1多路器MUX1025的UD端、3选1多路器MUX1026的UD端、3选1多路器MUX1027的UD端、3选1多路器MUX1028的UD端。

D触发器DS1001的D端连接MUX1021的O端；D触发器DS1002的D端连接MUX1022的O端；D触发器DS1003的D端连接MUX1023的O端；D触发器DS1004的D端连接MUX1024的O端；D触发器DR1011的D端连接MUX1025的O端；D触发器DR1012的D端连接MUX1026的O端；D触发器DR1013的D端连接MUX1027的O端；D触发器DR1014的D端连接MUX1028的O端。D触发器DS1001的Q端连接中调移位链传输晶体管控制端口O0，同时连接3选1多路器MUX1021的K端、3选1多路器MUX1022的U端、非门G1031的输入端。D触发器DS1002的Q端连接中调移位链传输晶体管控制端口O1，同时连接3选1多路器MUX1022的K端、3选1多路器MUX1021的D端、3选1多路器MUX1023的U端。D触发器DS1003的Q端连接中调移位链传输晶体管控制端口O2，同时连接3选1多路器MUX1023的K端、3选1多路器MUX1022的D端、3选1多路器MUX1024的U端。D触发器DS1004的Q端连接中调移位链传输晶体管控制端口O3，同时连接3选1多路器MUX1024的K端、3选1多路器MUX1023的D端、3选1多路器MUX1025的U端。D触发器DR1011的Q端连接中调移位链传输晶体管控制端口O4，同时连接3选1多路器MUX1025的K端、3选1多路器MUX1024的D端、3选1多路器MUX1026的U端。D触发器DR1012的Q端连接中调移位链传输晶体管控制端口O5，同时连接3选1多路器MUX1026的K端、3选1多路器MUX1025的D端、3选1多路器MUX1027的U端。D触发器DR1013的Q端连接中调移位链传输晶体管控制端口O6，同时连接3选1多路器MUX1027的K端、3选1多路器MUX1026的D端、3选1多路器MUX1028的U端。D触发器DR1014的Q端连接中调移位链传输晶体管控制端口O7，同时连接3选1多路器MUX1028的K端、3选1多路器MUX1027的D端。3选1多路器MUX1021的U端接电源。3选1多路器MUX1028的D端接地。非门G1031的输出端连接中调移位链空指示端口FM。传输门G1041的输出端连接中调移位链满指示端口EM。

细调移位链，包括：D触发器DR1101、D触发器DR1102、D触发器DR1103、D触发器DR1104、D触发器DS1111、D触发器DS1112、D触发器DS1113、D触发器DS1114、空满检测电路B1121。

本发明的细调移位链具有3个输入端口、10个输出端口：初始化端口Init，时钟端口CLK，上下移控制端口UD；输出端口包括细调移位链空满指示端口EF、FF，细调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7。初始化端口Init连接控制电路的移位链初始化端口，时钟端口CLK连接环形振荡器的时钟输出端口，上下移控制端口UD连接连接控制电路的细调移位链控制端口；细调移位链空满指示端口EF、FF连接控制电路的细调移位链状态端口；传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7连接传输晶体管阵列的传输晶体管控制端口。

本发明的细调移位链内部使用的D触发器DR1101、D触发器DR1102、D触发器DR1103、D触发器DR1104具有复位端口R；D触发器DS1111、D触发器DS1112、D触发器DS1113、D触发器DS1114具有置位端口S。空满检测电路B1121具有8个输入端、2个输出端：输入端有输入端In0、In1、In2、In3、In4、In5、In6、In7；输出端有EF、FF。内部具体连接关系如下：

始化端口Init连接D触发器DR1101的R端、D触发器DR1102的R端、D触发器DR1103的R端、D触发器DR1104的R端、D触发器DS1111的S端、D触发器DS1112的S端、D触发器DS1113的S端、D触发器DS1114的S端。时钟端口CLK连接D触发器DR1101的CP端、D触发器DR1102的CP端、D触发器DR1103的CP端、D触发器DR1104的CP端、D触发器DS1111的CP端、D触发器DS1112的CP端、D触发器DS1113的CP端、D触发器DS1114的CP端。

D触发器DR1101的D端连接上下移控制端口UD；D触发器DR1001的Q端连接细调移位链传输晶体管控制端口O0，同时连接D触发器DS1111的D端、空满检测电路B1121的In0端。D触发器DS1111的Q端连接细调移位链传输晶体管控制端口O1，同时连接D触发器DR1102的D端、空满检测电路B1121的In1端。D触发器DR1102的Q端连接细调移位链传输晶体管控制端口O2，同时连接D触发器DS1112的D端、空满检测电路B1121的In2端。D触发器DS1112的Q端连接细调移位链传输晶体管控制端口O3，同时连接D触发器DR1103的D端、空满检测电路B1121的In3端。D触发器DR1103的Q端连接细调移位链传输晶体管控制端口O4，同时连接D触发器DR1113的D端、空满检测电路B1121的In4端。D触发器DS1113的Q端连接细调移位链传输晶体管控制端口O5，同时连接D触发器DR1104的D端、空满检测电路B1121的In5端。D触发器DR1104的Q端连接细调移位链传输晶体管控制端口O6，同时连接D触发器DR1114的D端、空满检测电路B1121的In6端。D触发器DS1114的Q端连接细调移位链传输晶体管控制端口O7，同时空满检测电路B1121的In7端。空满检测电路B1121的EF端连接细调移位链空指示端口EF；空满检测电路B1121的FF端连接细调移位链满指示端口FF。

传输晶体管阵列，包括：PMOS管P1201、PMOS管P1202、PMOS管P1203、PMOS管P1204、PMOS管P1205、PMOS管P1206、PMOS管P1207、PMOS管P1208。

本发明传输晶体管阵列具有8个输入端口、1个输出端口：传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括输出电压端口Vout。传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7连接移位链的传输晶体管控制端口。本发明传输晶体管阵列内部具体连接关系如下：

传输晶体管控制端口A0连接PMOS管P1201的栅极，传输晶体管控制端口A1连接PMOS管P1202的栅极，传输晶体管控制端口A2连接PMOS管P1203的栅极，传输晶体管控制端口A3连接PMOS管P1204的栅极，传输晶体管控制端口A4连接PMOS管P1205的栅极，传输晶体管控制端口A5连接PMOS管P1206的栅极，传输晶体管控制端口A6连接PMOS管P1207的栅极，传输晶体管控制端口A7连接PMOS管P1208的栅极。PMOS管P1201的源极接电源，同时连接PMOS管P1202的源极、PMOS管P1203的源极、PMOS管P1204的源极、PMOS管P1205的源极、PMOS管P1206的源极、PMOS管P1207的源极、PMOS管P1208的源极。PMOS管P1201的漏极连接输出电压端口Vout、同时连接PMOS管P1202的漏极、PMOS管P1203的漏极、PMOS管P1204的漏极、PMOS管P1205的漏极、PMOS管P1206的漏极、PMOS管P1207的漏极、PMOS管P1208的漏极。

数字低压差线性稳压器中使用了3个传输晶体管阵列，分别为粗调传输晶体管阵列、中调传输晶体管阵列与细调传输晶体管阵列。本发明中3个传输晶体管阵列所用的PMOS器件尺寸不同，具体设置如下：细调晶体管阵列用于细调，其中使用的PMOS器件的宽长比均为标准值(W/L)；中调晶体管阵列用于中调，其中使用的PMOS器件的宽长比均为(4W/L)；粗调晶体管阵列用于粗调，其中使用的PMOS器件的宽长比均为(16W/L)。

环形振荡器，包括：延时单元G1301、延时单元G1302、延时单元G1303、延时单元G1304、延时单元G1305、非门G1311、异或门G1321、或门G1331、或门G1332、与非门G1341、与非门G1342、与门G1351、与门G1352，或非门G1361。延时单元内部由偶数个非门串联组成。

本发明环形振荡器具有1个输入端口、1个输出端口：输入端口为Vout状态指示端口NE；输出端口为稳压器时钟端口RCLK。Vout状态指示端口NE连接状态译码电路输出的传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系端口；时钟端口RCLK连接控制电路、细调比较器电路、移位链、保持移位环模块的时钟端口。本发明环形振荡器内部具体连接关系如下：

Vout状态指示端口NE连接非门G1311的输入端，同时连接或门G1331的第1输入端；稳压器时钟端口RCLK连接或非门G1361的输出端，同时连接延时单元G1301的输入端；延时单元G1301的输出端连接延时单元G1302的输入端，同时连接异或门G1321的第1输入端、与门G1351的第1输入端；延时单元G1302的输出端连接延时单元G1303的输入端；延时单元G1303的输出端连接延时单元G1304的输入端；延时单元G1304的输出端连接延时单元G1305的输入端；延时单元G1305的输出端连接异或门G1321的第2输入端，同时连接与门G1352的第1输入端；非门G1311的输出端连接或门G1332的第1输入端；异或门G1321的输出端连接或门G1331的第2输入端，同时连接或门G1332的第2输入端；或门G1331的输出端连接与非门G1341的第1输入端；或门G1332的输出端连接与非门G1342的第1输入端；与非门G1341的输出端连接与非门G1342的第2输入端，同时连接与门G1351的第2输入端；与非门G1342的输入端连接与非门G1341的第2输入端，同时连接与门G1352的第2输入端；与门G1351的输出端连接或非门G1361的第1输入端；与门G1352的输出端连接或非门G1361的第2输入端。

一种抗单粒子加固数字低压差线性稳压器，包括：控制电路B0301、细调比较器电路B0302、粗调比较器电路B0303、状态译码电路B0304、粗调移位链B0305、中调移位链B0306、细调移位链B0307、保持移位环B0308、保持移位环B0309、粗调传输晶体管阵列B0310、中调传输晶体管阵列B0311、细调传输晶体管阵列B0312、环形振荡器B0313与带隙基准电路B0314。

本发明抗单粒子加固数字低压差线性稳压器具有2个输入端口、1个输出端口：输入端口仅为电源VDD与地GND；输出端口为输出电压Vout，即为传输晶体管阵列输出电压端口。内部模块电路的端口如下：控制电路具有13个输入端口、6个输出端口：输入端口包括时钟端口CLK，Vout状态端口FH、SH、NE、SL、FL、HL，粗调移位链空满状态端口EC、FC，中调移位链空满状态端口EM、FM，细调移位链空满状态端口EF、FF；输出端口包括上下移控制端口UD，上下移幅度控制端口S_MSB、S_MSB，粗调移位链置位端口setC，粗调完成指示端口C_Done，中调完成指示端口M_Done。细调比较器电路具有3个输入端口、1个输出端口：输入端口包括时钟端口CLK，输入电压端口VI，参考电压端口Vref；输出端口包括电压高低指示端口HL。粗调比较器电路具有2个输入端口、4个输出端口：输入端口包括输入电压端口VI，参考电压端口Vref；输出端口包括电压范围输出端口O1、O2、O3、O4。状态译码电路具有4个输入端口、5个输出端口：输入端口包括电压范围输入端口In1、In2、In3、In4；输出端口包括Vout状态指示端口FH、SH、NE、SL、FL。粗调移位链具有5个输入端口、10个输出端口：输入端口包括置位端口set，时钟端口CLK，上下移控制端口UD，上下移幅度控制端口S_MSB、S_LSB；输出端口包括粗调移位链空满指示端口EC、FC，粗调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7。中调移位链具有4个输入端口、10个输出端口：输入端口包括初始化端口Init，时钟端口CLK，保持控制端口Hold，上下移控制端口UD；输出端口包括中调移位链空满指示端口EM、FM，中调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7。细调移位链具有3个输入端口、10个输出端口：输入端口包括初始化端口Init，时钟端口CLK，上下移控制端口UD；输出端口包括细调移位链空满指示端口EF、FF，细调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7。保持移位环具有10个输入端口、8个输出端口：输入端口包括保持移位控制端口SetShift，时钟端口CLK，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括数据输出端口O0、O1、O2、O3、O4、O5、O6、O7。传输晶体管阵列具有8个输入端口、1个输出端口：输入端口包括传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括输出电压端口Vout。环形振荡器具有1个输入端口、1个输出端口：输入端口为Vout状态指示端口NE；输出端口为稳压器时钟端口RCLK。带隙基准电路具有1个输出端口：参考电压输出端口Vref。

具体连接关系如下：控制电路B0301的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；控制电路B0301的Vout状态端口FH、SH、NE、SL、FL分别连接至状态译码电路B0304的Vout状态指示端口FH、SH、NE、SL、FL；控制电路B0301的Vout状态端口HL连接细调比较器电路B0302的电压高低指示端口HL；控制电路B0301的粗调移位链空满状态端口EC、FC分别连接粗调移位链B0305的粗调移位链空满指示端口EC、FC；控制电路B0301的中调移位链空满状态端口EM、FM分别连接中调移位链B0306的中调移位链空满指示端口EM、FM；控制电路B0301的细调移位链空满状态端口EF、FF分别连接细调移位链B0307的细调移位链空满指示端口EF、FF；控制电路B0301的上下移控制端口UD连接粗调移位链B0305的上下移控制端口UD、中粗调移位链B0306的上下移控制端口UD、细粗调移位链B0307的上下移控制端口UD；控制电路B0301的上下移幅度控制端口S_MSB、S_LSB分别连接粗调移位链B0305的上下移幅度控制端口S_MSB、S_LSB；控制电路B0301的粗调移位链置位端口setC连接粗调移位链B0305的置位端口set；控制电路B0301的粗调完成指示端口C_Done连接保持移位环B0308的保持移位控制端口SetShift、中调移位链B0306的初始化端口Init；控制电路B0301的中调完成指示端口M_Done连接中调移位链B0306的保持控制端口Hold、保持移位环B0309的保持移位控制端口SetShift细调移位链B0307的初始化端口Init。细调比较器电路B0302的输入电压端口VI连接输出电压Vout；细调比较器电路B0302的参考电压端口Vref连接带隙基准电路B0314的参考电压输出端口Vref；细调比较器电路B0302的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK。粗调比较器电路B0303的输入电压端口VI连接输出电压Vout；粗调比较器电路B0303的参考电压端口Vref连接带隙基准电路B0314的参考电压输出端口Vref；粗调比较器电路B0303的电压范围输出端口O1、O2、O3、O4分别连接状态译码电路B0304的电压范围输入端口In1、In2、In3、In4。粗调移位链B0305的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；粗调移位链B0305的粗调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7分别连接保持移位环B0308的数据输入端口A0、A1、A2、A3、A4、A5、A6、A7。中调移位链B0306的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；中调移位链B0306的中调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7分别连接保持移位环B0309的数据输入端口A0、A1、A2、A3、A4、A5、A6、A7。细调移位链B0307的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；细调移位链B0307的细调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7分别连接传细调输晶体管阵列B0312的传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7。保持移位环B0308的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；保持移位环B0308的数据输出端口O0、O1、O2、O3、O4、O5、O6、O7分别连接粗调传输晶体管阵列B0310的传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7。保持移位环B0309的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；保持移位环B0309的数据输出端O0、O1、O2、O3、O4、O5、O6、O7分别连接中调传输晶体管阵列B0311的传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7。粗调传输晶体管阵列B0310的输出电压端口Vout连接输出电压Vout。中调传输晶体管阵列B0311的输出电压端口Vout连接输出电压Vout。细调传输晶体管阵列B0312的输出电压端口Vout连接输出电压Vout。

所使用的粗调移位链具有N个粗调移位链传输晶体管控制端口，同时粗调保持移位环与粗调传输晶体管阵列同样进行N位的扩展。扩展后，本发明数字低压差线性稳压器的最大负载电流能力得到提升。

粗调移位链，对于整数N(N>8)，具有5个输入端口、(N+2)个输出端口：输入端口包括置位端口set，时钟端口CLK，上下移控制端口UD，上下移幅度控制端口S_MSB、S_LSB；输出端口包括粗调移位链空满指示端口EC、FC，粗调移位链传输晶体管控制端口O<1>、O<2>、......O<N>。其特征在于同时包括：N个D触发器，分别为DS<1>、DS<2>、......、DS<N>；N个6选1多路器，分别为MUX<1>、MUX<2>、......、MUX<N>；1个非门G21；1个传输门G31；N个或门G<1>、G<2>、......、G<N>。内部具体连接关系如下：

置位端口set连接或门G<j>的第一输入端，其中1≤j≤N。或门G<j>的第二输入端连接D触发器DS<j+1>的Q端，其中1≤j≤N-1；或门G<N>的第二输入端接地。或门G<j>的输出端连接D触发器DS<j>的S端，其中1≤j≤N。时钟端口CLK连接D触发器DS<j>的CP端，其中1≤j≤N。上下移控制端口UD连接6选1多路器MUX<j>的UD端，其中1≤j≤N。上下移幅度控制端口S_MSB端连接6选1多路器MUX<j>的S_MSB端，其中1≤j≤N。上下移幅度控制端口L_MSB端连接6选1多路器MUX<j>的S_LSB端，其中1≤j≤N。D触发器DS<j>的D端连接6选1多路器MUX<j>的O端，其中1≤j≤N。D触发器DS<j>的Q端连接粗调移位链传输晶体管控制端口O<j>,其中1≤j≤N。D触发器DS<1>的Q端同时连接非门G21的输入端。D触发器DS<N>的Q端同时连接传输门G31的输入端。

6选1多路器MUX<1>的U3端接电源，6选1多路器MUX<2>的U2端接电源，6选1多路器MUX<1>的U1端接电源，6选1多路器MUX<1>的D1端连接D触发器DS<2>的Q端，6选1多路器MUX<1>的D2端连接D触发器DS<3>的Q端，6选1多路器MUX<1>的D3端连接D触发器DS<4>的Q端。6选1多路器MUX<2>的U3端接电源，6选1多路器MUX<2>的U2端接电源，6选1多路器MUX<2>的U1端连接D触发器DS<1>的Q端，6选1多路器MUX<2>的D1端连接D触发器DS<3>的Q端，6选1多路器MUX<2>的D2端连接D触发器DS<4>的Q端，6选1多路器MUX<2>的D3端连接D触发器DS<5>的Q端。6选1多路器MUX<3>的U3端接电源，6选1多路器MUX<3>的U2端连接D触发器DS<1>的Q端，6选1多路器MUX<3>的U1端连接D触发器DS<2>的Q端，6选1多路器MUX<3>的D1端连接D触发器DS<4>的Q端，6选1多路器MUX<3>的D2端连接D触发器DS<5>的Q端，6选1多路器MUX<6>的D3端连接D触发器DS<5>的Q端。6选1多路器MUX<i>的U3端D触发器DS<i-3>的Q端，6选1多路器MUX<i>的U2端连接D触发器DS<i-2>的Q端，6选1多路器MUX<i>的U1端连接D触发器DS<i-1>的Q端，6选1多路器MUX<i>的D1端连接D触发器DS<i+1>的Q端，6选1多路器MUX<i>的D2端连接D触发器DS<i+2>的Q端，6选1多路器MUX<i>的D3端连接D触发器DS<i+3>的Q端，其中4<i<N-2。6选1多路器MUX<N-2>的U3端连接D触发器DS<N-5>的Q端，6选1多路器MUX<N-2>的U2端连接D触发器DS<N-4>的Q端，6选1多路器MUX<N-2>的U1端连接D触发器DS<N-3>的Q端，6选1多路器MUX<N-2>的D1端连接D触发器DS<N-1>的Q端，6选1多路器MUX<N-2>的D2端连接D触发器DS<N>的Q端，6选1多路器MUX<N-2>的D3端接地。6选1多路器MUX<N-1>的U3端连接D触发器DS<N-4>的Q端，6选1多路器MUX<N-1>的U2端连接D触发器DS<N-3>的Q端，6选1多路器MUX<N-1>的U1端连接D触发器DS<N-2>的Q端，6选1多路器MUX<N-1>的D1端连接D触发器DS<N>的Q端，6选1多路器MUX<N-1>的D2端接地，6选1多路器MUX<N-1>的D3端接地。6选1多路器MUX<N>的U3端连接D触发器DS<N-3>的Q端，6选1多路器MUX<N>的U2端连接D触发器DS<N-2>的Q端，6选1多路器MUX<N>的U1端连接D触发器DS<N-1>的Q端，6选1多路器MUX<N>的D1端接地，6选1多路器MUX<N-1>的D2端接地，6选1多路器MUX<N-1>的D3端接地。

非门G21输出端连接粗调移位链空指示端口FC。传输门G31的输出端连接粗调移位链满指示端口EC。

一种抗单粒子加固数字低压差线性稳压器的控制方法，步骤如下：

(1)将供电过程划分为粗调、中调、细调三个阶段；

(2)在步骤(1)划分的粗调阶段进行快速搜索以将响应速度提高；

(3)步骤(2)粗调阶段结束后，在中调阶段进行过渡与缓冲；

(4)步骤(3)中调阶段结束后，在细调阶段最小化传输晶体管的标准宽长优化电源纹波；

(5)步骤(4)细调阶段结束后，采用加固单元对电路进行抗辐射加固。

本发明与现有技术相比的有益效果在于：

(1)本发明数字低压差线性稳压器使用数字电路实现低压差线性稳压器，使得电路适合在低电压条件下工作，同时可以方便的在不同的工艺上移植。

(2)本发明同时通过将工作过程分为粗调、中调、细调三个阶段解决响应速度、电源纹波等问题。粗调阶段的快速搜索可以将响应速度提高数倍；三个调整阶段的划分可以使传输晶体管的标准宽长比更小，从而最小化电源纹波。

(3)本发明使用控制电路的自启动设计与粗调移位链的自恢复设计进行系统加固，结合加固寄存器单元的单元加固，使电路具的较高的抗辐射加固不平。

(4)本发明根据输出状态调整系统时钟频率。输出电压无波动时使用低频率时钟，减小功耗；输出波动时使用高频率时钟，加快系统稳定过程。

(5)本发明保持移位环使使传输晶体管阵列中各传输晶体管阵列导通时间处于平衡状态，避免某些传输晶体管长时间承受大电流引入的风险。

附图说明

图1为模拟LDO工作原理示意图；

图2为数字LDO工作原理示意图；

图3为本发明DLDO整体结果示意图；

图4为本发明DLDO控制器工作状态示意图；

图5为本发明细调比较器结构示意图；

图6为本发明粗调比较器结构示意图；

图7为本发明粗调移位链结构示意图；

图8为本发明粗调移位链使用的6选1多路器结构示意图；

图9为本发明保持移位环结构示意图；

图10为本发明中调移位链结构示意图；

图11为本发明细调移位链结构示意图；

图12为本发明传输晶体管结构示意图；

图13为本发明环形振荡器结构示意图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步详细描述。

本发明一种抗单粒子加固数字低压差线性稳压器。使用数字方式实现，其中包括控制电路、细调比较器电路、粗调比较器电路、状态译码电路、粗调移位链、中调移位链、细调移位链、保持移位环、保持移位环、传输晶体管阵列等模块。通过将供电过程分为粗调、中调、细调三个阶段解决响应速度、电源纹波等问题：粗调阶段的快速搜索可以将响应速度提高数倍；细调阶段最小化传输晶体管的标准宽长优化电源纹波；中调阶段为粗调与细调的过渡与缓冲。采用加固单元、系统加固等多种方式对电路进行抗辐射加固。

本发明数字低压差线性稳压器为一种电源管理电路，用于在各种负载条件下使输出电压Vout与参考电压Vref精确相等。其整体电路结构如图3所示。其中包括：控制电路B0301、细调比较器电路B0302、粗调比较器电路B0303、状态译码电路B0304、粗调移位链B0305、中调移位链B0306、细调移位链B0307、保持移位环B0308、保持移位环B0309、粗调传输晶体管阵列B0310、中调传输晶体管阵列B0311、细调传输晶体管阵列B0312、环形振荡器B0313与带隙基准电路B0314。

本发明数字低压差线性稳压器基本工作过程如下：通过比较输出电压Vout与参考电压Vref产生控制信号，控制传输晶体管阵列，使输出电压Vout与参考电压Vref保持相同。

为简化描述，下文将使用括号内的英文缩写指代，具体如下：数字低压差线性稳压器(DLDO)、控制电路(FSMC)、细调比较器电路(FCP)、粗调比较器电路(CCP)、状态译码电路(SD)、粗调移位链(CSL)、中调移位链(MSL)、细调移位链(FSL)、保持移位环(SSR)、传输晶体管阵列(PTA)、传输晶体管(PT)、环形振荡器(ROSC)、带隙基准(BGR)、输出电压(Vout)、参考电压(Vref)。同时在不会引起歧义的情况将略去电路单元的具体编号。例如，本发明中使用了3个传输晶体管阵列，分别为粗调传输晶体管阵列B0310、中调传输晶体管阵列B0311与细调传输晶体管阵列B0312，在无歧义的情况下将直接使用PTA指代某个或全部传输晶体管阵列，在可能引起无歧义的情况下将使用PTA B0310、PTA B0311、PTA B0312分别指代。

本发明数DLDO内所有模块均在FSMC的控制下工作，粗调、中调、细调等各种工作阶段的控制也是使用FSMC进行控制。FSMC的基本工作状态如图4所示，部分具体细节会再各电路模块的说明中再详细描述。

上电完成后，FSMC进入STR状态。在STR状态时：CSL被复位，MSL、FSL被初始化。如果外部复位端口rst变为无效状态，则下一个时钟周期FSMC进入粗调状态(C状态)。电路若进入任何异常状态，FSMC也将自动进入粗调状态。因此在空间应用中，如果由于单粒子效应电路进入异常状态，本发明可以自动进入正常工作状态。

粗调状态中，FSMC控制CSL调整PTA B0310中导通的PT的数量。根据Vout状态端口FH、SH、NE、SL、FL、HL与CSL空满状态端口EC、FC可能有如下不同的操作，如下表所示。

各操作的具体内容如下：

正常操作U3。此时Vout远高于Vref，CSL下移3步。

正常操作U2。此时Vout高于Vref，CSL下移2步。

正常操作UD。此时Vout略高于Vref，CSL下移1步。

正常操作UD。此时Vout略低于Vref，CSL上移1步。

正常操作D2。此时Vout低于Vref，CSL上移2步。

正常操作D3。此时Vout远低于Vref，CSL上移3步。

正常操作。HL状态发生变化说明CSL已经移到合适的位置，进入中调状态。

正常操作。HL状态发生变化说明CSL已经移到合适的位置，进入中调状态。

输出空载处理。此时CSL为空状态且Vout仍高于Vref，进入中调状态。

输出短路处理。此时CSL为满状态且Vout仍低于Vref，进入中调状态。

中调状态(M状态)中，FSMC控制MSL调整PTA B0311中导通的PT的数量。根据Vout状态端口FH、SH、NE、SL、FL、HL与CSL空满状态端口EC、FC，MSL空满状态端口EM、FM可能有如下不同的操作，如下表所示。

各操作的具体内容如下：

正常操作U。此时Vout高于Vref，MSL下移1步。

正常操作D。此时Vout低于Vref，MSL上移1步。

正常操作。HL状态发生变化说明MSL已经移到合适的位置，进入细调状态。

正常操作。HL状态发生变化说明MSL已经移到合适的位置，进入细调状态。

输出空载处理。此时MSL、CSL全部为空状态且Vout仍高于Vref，进入细调状态。

输出短路处理。此时MSL、CSL全部为满状态且Vout仍低于Vref，进入细调状态。

异常处理。此时MSL已空但CSL不为空且Vout仍高于Vref，进入粗调状态重新调CSL。

异常处理。此时MSL已满但CSL不为满且Vout仍低于Vref，进入粗调状态重新调CSL。

异常处理。此时Vout已明显高于Vref但CSL不为空，进入粗调状态重新CSL。

异常处理。此时Vout已高于Vref但CSL不为空，进入粗调状态重新调整CSL。

异常处理。此时Vout已低于Vref但CSL不为满，进入粗调状态重新调整CSL。

异常处理。此时Vout已明显低于Vref但CSL不为满，进入粗调状态重新调整CSL。

细调状态(F状态)中，FSMC控制FSL调整PTA B0312中导通的PT的数量。根据Vout状态端口FH、SH、NE、SL、FL、HL与FSL空满状态端口EF、FF，CSL空满状态端口EC、FC，MSL空满状态端口EM、FM可能有如下不同的操作，如下表所示。

各操作的具体内容如下：

正常操作。此时Vout高于Vref，将1移入FSL。

正常操作。此时Vout低于Vref，将0移入FSL。

输出空载处理。此时FSL、MSL、CSL全部为空状态，进入STR状态。

输出短路处理。此时FSL、MSL、CSL全部为满状态，进入STR状态。

异常处理。此时FSL已空但MSL不为空，进入中调状态重新调整MSL。

异常处理。此时FSL已满但MSL不为满，进入中调状态重新调整MSL。

异常处理。此时FSL、MSL均已空但CSL不为空，进入粗调状态重新调整CSL。

异常处理。此时FSL、MSL均已满但CSL不为满，进入粗调状态重新调整CSL。

异常处理。此时Vout已明显高于Vref但CSL不为空，进入粗调状态重新调整CSL；如果CSL为空，进入中调状态重新调整MSL。

异常处理。此时Vout已高于Vref但CSL不为空，进入粗调状态重新调整CSL；如果CSL为空，进入中调状态重新调整MSL。

异常处理。此时Vout已低于Vref但CSL不为满，进入粗调状态重新调整CSL；如果CSL为满，进入中调状态重新调整MSL。

异常处理。此时Vout已明显低于Vref但CSL不为满，进入粗调状态重新调CSL；如果CSL为满，进入中调状态重新调整MSL。

下面具体说明各电路模块的工作过程。为便于理解，电路模块的说明将按照FCP、CCP和SD、FSL、MSL、SSR、CSL、PTA的顺序进行。

细调比较器电路(FCP)的电路结构如图5所示。其中包括：NMOS管N0501、NMOS管N0502、NMOS管N0503、NMOS管N0504、NMOS管N0505、NMOS管N0506；PMOS管P0511、PMOS管P0512、PMOS管P0513、PMOS管P0514；非门G0521、非门G0522、非门G0523、非门G0524。FCP工作原理如下：

当CLK为高电平时：NMOS管N0503与NMOS管N0504截止，同时PMOS管P0511与PMOS管P0512导通。此时非门G0521与非门G0522的输入端均为高电平，输出端HL为低电平。当CLK变为低电平时：NMOS管N0503与NMOS管N0504导通，同时PMOS管P0511与PMOS管P0512截止。此时，输入端Vref与输入端VI的电压差别会导致NMOS管N0501与NMOS管N0502的驱动能力上。NMOS管N0505、NMOS管N0506、PMOS管P0513、PMOS管P0514会放大这个差异，使输入端为固定电平：如果输入端Vref电压高于输入端VI，则NMOS管N0501强于NMOS管N0502，则输入端HL固定为低电平；如果输入端Vref电压低于输入端VI，则NMOS管N0501弱于NMOS管N0502，则输入端HL固定为高电平。完成比较后，FSMC会对输出端HL进行采样与后续工作，FCP等待时钟进行下一次比较。

FCP为对称结构：NMOS管N0501与NMOS管N0502对称；NMOS管N0503与NMOS管N0504对称；NMOS管N0505与NMOS管N0506对称；PMOS管P0511与PMOS管P0512对称；PMOS管P0513与PMOS管P0514对称；非门G0521与非门G0522对称；非门G0523与非门G0524对称。保持对称可以最小化FCP的失调电压，最大化电路的精度。

粗调比较器电路(CCP)电路结构如图6所示。其中包括：NMOS管N0601、NMOS管N0602、NMOS管N0603、NMOS管N0604、NMOS管N0605、NMOS管N0606、PMOS管P0611、PMOS管P0612、PMOS管P0613、PMOS管P0614、PMOS管P0615、PMOS管P0616、NMOS管N0621、NMOS管N0622、电阻R0623。

其中，NMOS管N0621、NMOS管N0622、电阻R0623组成偏置电路；NMOS管N0601、NMOS管N0602、NMOS管N0603、NMOS管N0604、NMOS管N0605、NMOS管N0606、PMOS管P0611、PMOS管P0612、PMOS管P0613、PMOS管P0614、PMOS管P0615、PMOS管P0616组成主体电路。工作原理如下：

偏置电路为典型的FVF(Flipped-Voltage-Follower)结构，其中电阻R0623决定CCP整体工作电流的大小。NMOS管N0621确定NMOS管N0601、NMOS管N0602、NMOS管N0603、NMOS管N0604、NMOS管N0605、NMOS管N0606的源极电压。NMOS管N0622动态调整漏电流，确保电路工作正常。

主体电路中，NMOS管N0601与NMOS管N0602为宽长比为4*(W/L)；NMOS管N0603与NMOS管N0604的宽长比为2*(W/L)；NMOS管N0605与NMOS管N0606的宽长比为(W/L)；PMOS管P0611、PMOS管P0612、PMOS管P0613、PMOS管P0614、PMOS管P0615、PMOS管P0616的宽长比为4*(W/L)。

为便于说明，记NMOS管N0605的漏极电流为Iref，记NMOS管N0606的漏极电流为Id。根据器件宽长比设置，各器件漏极电流如下表所示：

为简化分析，假设所有NMOS管的阈值电压为0V，同时假设NMOS管N0601、NMOS管N0602、NMOS管N0603、NMOS管N0604、NMOS管N0605、NMOS管N0606的源极电压为0V，同时假设所有NMOS器件的漏极电压严格满足平方律特性。如果去掉为考虑为简化分析所做的假设，则O1、O2、O3、O4状态转换点的具体表达式会更加复杂，但各区间相对关系不会改变，为便于理解，此处加上所有的假设条件。在如上假设条件下：输出O1为高的条件为PMOS管P0614的漏极电流>NMOS管N0605的漏极电流，即4Id>Iref，即4VI²>Vref²，即VI>Vref/2；输出O2为高的条件为PMOS管P0616的漏极电流>NMOS管N0603的漏极电流，即4Id>2Iref，即2VI²>Vref²，即

输出O3为高的条件为PMOS管P0615的漏极电流>NMOS管N0604的漏极电流，即4Iref>2Id，即2Vref²>VI²，即

输出O4为高的条件为PMOS管P0613的漏极电流>NMOS管N0606的漏极电流，即4Iref>Id，即4Vref²>VI²，即VI<Vref*2。总结如下：

状态译码电路(SD)对O1、O2、O3、O4进行译码。当O1、O2为高电平，O3、O4为低电平时，SD输出状态FH(远远高于Vref)。当O1、O2、O3为高电平，O4为低电平时，SD输出状态LH(略高于Vref)。当O1、O2、O3、O4为高电平时，SD输出状态NE(约等于Vref)。当O1为低电平，O2、O3、O4为高电平时，SD输出状态SL(略低于Vref)。当O1、O2为低电平，O3、O4为高电平时，SD输出状态FL(远远低于Vref)。结合状态译码电路(SD)后，Vout状态信号FH、SH、NE、SL、FL与Vout、Vref的关系总结如下：

细调移位链(FSL)的电路结构如图11所示。其中包括：D触发器DR1101、D触发器DR1102、D触发器DR1103、D触发器DR1104、D触发器DS1111、D触发器DS1112、D触发器DS1113、D触发器DS1114、空满检测电路B1121。

FSL具有3个输入端口、10个输出端口：输入端口包括初始化端口Init，时钟端口CLK，上下移控制端口UD；输出端口包括FSL空满指示端口EF、FF，FSL PT控制端口O0、O1、O2、O3、O4、O5、O6、O7。

DLDO处于粗调阶段或中调阶段时，初始化端口Init为高电平。此时，D触发器DR1101、D触发器DR1102、D触发器DR1103、D触发器DR1104被复位；D触发器DS1111、D触发器DS1112、D触发器DS1113、D触发器DS1114被置位。细调移位链传输晶体管控制端口O0～O7为“01010101”，EF为低电平，FF为低电平。

观察FSL的电路结构可以发现，D触发器DR1101、D触发器DS1111、D触发器DR1102、D触发器DS1112、D触发器DR1103、D触发器DS1113、D触发器DR1104、D触发器DS1114组成一个触发器链。当时钟沿到来时，数据整体向右移位，上下移控制端口UD被移入移位链，同时丢弃最右方的数据。

当Vout大于Vref时，FSL PT控制端口O0～O7如下表所示变化：

时钟上升沿个数	UD	O0～O7
			0	—	01010101
1	1	10101010
			2	1	11010101
3	1	11101010
			4	1	11110101
......	......	......

当Vout小于Vref时，FSL PT控制端口O0～O7如下表所示变化：

时钟上升沿个数	UD	O0～O7
			0	—	01010101
1	0	00101010
			2	0	00010101
3	0	00001010
			4	0	00000101
......	......	......

可见通过向移位链中移入0或1可以控制FSL PT控制端口O0～O7中0与1的数据：当某位为1时，PTA B0312中对应的PT截止；当某位为0时，PTA B0312中对应的PT导通。不断动态的调整导通的PT的数量，可以控制Vout使其与Vref非常接近。

如果FSL PT控制端口O0～O7全部为1或全部为0，则说明PTA B0312中所有PT全部导通或截止。此时会将对应的空满指示端口EF、FF置为高电平。

中调移位链(MSL)的电路结构如图10所示。其中包括：D触发器DS1001、D触发器DS1002、D触发器DS1003、D触发器DS1004、D触发器DR1011、D触发器DR1012、D触发器DR1013、D触发器DR1014、3选1多路器MUX1021、3选1多路器MUX1022、3选1多路器MUX1023、3选1多路器MUX1024、3选1多路器MUX1025、3选1多路器MUX1026、3选1多路器MUX1027、3选1多路器MUX1028、非门G1031、传输门G1041。

MSL具有4个输入端口、10个输出端口：输入端口包括初始化端口Init，时钟端口CLK，保持控制端口Hold，上下移控制端口UD；输出端口包括MSL空满指示端口EM、FM，MSL PT控制端口O0、O1、O2、O3、O4、O5、O6、O7。

当DLDO处于粗调阶段时，初始化端口Init为高电平。此时，D触发器DS1001、D触发器DS1002、D触发器DS1003、D触发器DS1004被置位；D触发器DR1011、D触发器DR1012、D触发器DR1013、D触发器DR1014被复位。MSL PT控制端口O0～O7为“11110000”，EM为低电平，FM为低电平。

观察MSL的电路结构可以发现，D触发器DS1001、D触发器DS1002、D触发器DS1003、D触发器DS1004、D触发器DR1011、D触发器DR1012、D触发器DR1013、D触发器DR1014组成一个触发器链。当保持控制端口Hold与上下移控制端口UD不同时，这个触发器链有不同的行为。

当UD为1时，触发器链向下移动，MSL PT控制端口O0～O7如下表所示变化：

时钟上升沿个数	Hold	UD	O0～O7
				0	—	—	11110000
1	0	1	11111000
				2	0	1	11111100
3	0	1	11111110
				......	......	......	......

当UD为0时，触发器链向上移动，MSL PT控制端口O0～O7如下表所示变化：

可见通过触发器的上移或下移可以控制MSL PT控制端口O0～O7中0与1的数据：当某位为1时，PTA B0311中对应的PT截止；当某位为0时，PTA B0311中对应的PT导通。不断动态的调整导通的PT的数量，可以控制Vout。当Vout与Vref的相对关系发生变化时，本发明DLDO会进入细调阶段，此时触发器链进入Hold模式，MSL PT控制端口O0～O7的值不再发生变化。

如果MSL PT控制端口O0～O7全部为1或全部为0，则说明PTA B0311中所有PT全部导通或截止。此时会将对应的空满指示端口EM、FM置为高电平。

保持移位环(SSR)的电路结构如图9所示。其中包括：D触发器D0901、D触发器D0902、D触发器D0903、D触发器D0904、D触发器D0905、D触发器D0906、D触发器D0907、D触发器D0908、2选1多路器MUX0911、2选1多路器MUX0912、2选1多路器MUX0913、2选1多路器MUX0914、2选1多路器MUX0915、2选1多路器MUX0916、2选1多路器MUX0917、2选1多路器MUX0918、2选1多路器MUX0921、2选1多路器MUX0922、2选1多路器MUX0923、2选1多路器MUX0924、2选1多路器MUX0925、2选1多路器MUX0926、2选1多路器MUX0927、2选1多路器MUX0928。

SSR具有10个输入端口、8个输出端口：输入端口包括保持移位控制端口SetShift，时钟端口CLK，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括数据输出端口O0、O1、O2、O3、O4、O5、O6、O7。保持移位环(SSR)具有两种工作模式：

当SetShift为低电平时，SSR为直通模式。此时，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7的数据将真接出现在数据输出端口O0、O1、O2、O3、O4、O5、O6、O7上。同时，D触发器D0901、D触发器D0902、D触发器D0903、D触发器D0904、D触发器D0905、D触发器D0906、D触发器D0907、D触发器D0908将对输入数据进行采样。本发明DLDO在进行粗调或中调的过程中，SSR工作在该模式。

当SetShift为高电平时，观察SSR的电路结构可以发现D触发器D0901、D触发器D0902、D触发器D0903、D触发器D0904、D触发器D0905、D触发器D0906、D触发器D0907、D触发器D0908组成一个触发器环。当时钟上升沿到来时，触发器环内的数据进行一次移位。当本发明DLDO完成粗调时，SSR B0308切换到该工作模式；完成中调时，SSR B0309切换到该工作模式。

使输出数据在触发器环内进行移位的目的是平衡传输晶体管阵列中各PT导通的时间。如果不进行移位，则某些PT可能始终处于导通状态，如O7控制的PT；某些PT可能始终处于截止状态，如O0控制的PT。进行移位后，所有的PT导通与截止的时间相同，不存在某些PT长时间承受大电流引入的风险。

粗调移位链(CSL)的电路结构如图7所示，其中使用的6选1多路器的电路结构如图8所示。CSL具有5个输入端口、10个输出端口：输入端口包括置位端口set，时钟端口CLK，上下移控制端口UD，上下移幅度控制端口S_MSB、S_LSB；输出端口包括CSL空满指示端口EC、FC，CSL PT控制端口O0、O1、O2、O3、O4、O5、O6、O7。

当本发明DLDO处于STR状态时，置位端口set为高电平。此时，D触发器DS0701、D触发器DS0702、D触发器DS0703、D触发器DS0704、D触发器DS0705、D触发器DS0706、D触发器DS0707、D触发器DS0708被复位。CSL PT控制端口O0～O7为“11111111”，EC为高电平，FC为低电平。

观察CSL的电路结构可以发现，D触发器DS0701、D触发器DS0702、D触发器DS0703、D触发器DS0704、D触发器DS0705、D触发器DS0706、D触发器DS0707、D触发器DS0708组成一个触发器链。当上下移控制端口UD与上下移幅度控制端口S_MSB、S_LSB不同时，这个触发器链有不同的行为：

当UD为1，S_MSB为1，S_LSB为1时，触发器链每次向下移3步。例如由“10000000”变为“11110000”。

当UD为1，S_MSB为1，S_LSB为0时，触发器链每次向下移2步。例如由“10000000”变为“11100000”。

当UD为1，S_MSB为0，S_LSB为1时，触发器链每次向下移1步。例如由“10000000”变为“11000000”。

当UD为0，S_MSB为1，S_LSB为1时，触发器链每次向上移3步。例如由“11111110”变为“11110000”。

当UD为0，S_MSB为1，S_LSB为0时，触发器链每次向上移2步。例如由“11111110”变为“11111000”。

当UD为0，S_MSB为0，S_LSB为1时，触发器链每次向上移1步。例如由“11111110”变为“11111100”。

当S_MSB为0，S_LSB为0时，触发器链不进行移动，输出保持不变。

可见通过动态的调整移动步长，CSL PT控制端口O0～O7可以快速的变化，这也是本发明DLDO可以快速调整Vout的原因。

如果CSL PT控制端口O0～O7全部为1或全部为0，则说明说明PTA B0312中所有PT全部导通或截止。此时会将对应的空满指示端口EC、FC置为高电平。

传输晶体管阵列(PTA)的电路结构如图12所示。其中包括：PMOS管P1201、PMOS管P1202、PMOS管P1203、PMOS管P1204、PMOS管P1205、PMOS管P1206、PMOS管P1207、PMOS管P1208。

本发明DLDO使用3个PTA，分别为PTA B0310、PTA B0311与PTA B0312。其中PTAB0312中PT的宽长比最小，为标准宽长比(W/L)；PTA B0311中PT的宽长比为PTA B0312中PT宽长比的4倍，即(4W/L)；PTA B0310中PT的宽长比为PTA B0311中PT宽长比的4倍，即(16W/L)。这样设置的理由如下：粗调结束时，DLDO可提供的电流与负载实际需要的电流的差必然小于PTA B0310中单个PT的驱动能力。而MSL初始状态下PTA B0311中有4个PT处于导通状态、4个PT处于截止状态。由于PTA B0310中PT的宽长比为PTA B0311中PT宽长比的4倍，PTAB0311从初始状态变为全部导通或截止的调节范围刚好为PTA B0310中单个PT的驱动能力，可以实现电流范围的全覆盖。PTA B0311中PT的宽长比为PTA B0312中PT宽长比的4倍也基于相同的理由。

下面通过1个具体的实例说明本发明DLDO的基本工作过程。假设PTAB0312中每个PT可提供1mA电流；PTA B0311中每个PT可提供7mA电流；PTA B0310中每个PT可提供16mA电流。正常上电时，过程如下表。可以看出，本发明DLDO在粗调阶段可以快速的调整输出电流，快速的进入中调阶段。

上述说明均是在时钟频率固定的情况下进行的，使用本发明的ROSC进一步优化电路性能。本发明的ROSC电路结构如图13所示，其中包括：延时单元G1301、延时单元G1302、延时单元G1303、延时单元G1304、延时单元G1305、非门G1311、异或门G1321、或门G1331、或门G1332、与非门G1341、与非门G1342、与门G1351、与门G1352，或非门G1361。延时单元内部由偶数个非门串联组成。

ROSC分为如下3个功能部分：延时单元G1301、延时单元G1302、延时单元G1303、延时单元G1304、延时单元G1305组成延时链；非门G1311、异或门G1321、或门G1331、或门G1332、与非门G1341、与非门G1342组成输出选通控制电路；与门G1351、与门G1352，或非门G1361组成输出2选1多路器。工作原理如下：当NE为高电平时，延时单元延时单元G1301、延时单元G1302、延时单元G1303、延时单元G1304、延时单元G1305、与门G1352、或非门G1361组成环形振荡器，其中使用全部5年延时单元，其振荡频率较低。当NE为低电平时，时单元延时单元G1301、延时单元G1302、与门G1351、或非门G1361组成环形振荡器，其中仅使用3个延时单元，其振荡频率较高。异或门G1321、或门G1331、或门G1332保证时钟高、低频切换时无毛刺产生。

如果需要扩展本发明DLDO的总负载电流能力，可同时扩展CSL、SSR B0308、PTAB0310的位宽；也可以同时扩展MSL、SSR B0309、PTA B0311的位宽；或同时使用上面两种扩展。工作过程完全相同，此处不再赘述。由于本发明数字低压差线性稳压器采用移位的方式工作，为保证较快的响应速度，不建议将位宽设定为大于16的整数。

下面说明本发明抗单粒子加固DLDO的单粒子翻转加固方法，具体如下：

首先，使用的触发器单元均使用加固触发器单元，如使用《一种适用于宇航用SRAM型FPGA的单粒子瞬态加固寄存器》(201510633972.9)中设计的触发器单元。

其次，进行系统加固，具体如下：

FSMC部分进行自启动设计：若FSMC进入异常状态则重新进入粗调状态。如果FSMC由于单粒子翻转进入不正常状态，FSMC可以自动进入正常工作状态。

CSL部分使用或门进行系统加固。使用或门G0741、或门G0742、或门G0743、或门G0744、或门G0745、或门G0746、或门G0747、或门G0748后，单粒子事件后CSL可以回归到正常的工作状态。由于SSR 0308没有受到影响，Vout不会变化。负载变化后，FSMC会重新调整CSL工作状态，削除单粒子翻转的积累。

MSL部分使用三模对D触发器DS1001与D触发器DR1014进行加固。Vout波动时FSMC进入粗调阶段，MSL被初始化，可以自动削除单粒子翻转的积累。通过三模对D触发器DS1001与D触发器DR1014进行加固防止异外触发EM与FM信号即可。

FSL不进行系统加固。FSL不停的进行动态调整，无系统加固必要。

SSR不进行系统加固。SSR数据会再SetShift信号下自动刷新，无系统加固必要。

本发明的一种抗单粒子加固数字低压差线性稳压器的控制方法，步骤如下：

(1)将供电过程划分为粗调、中调、细调三个阶段；

(2)在步骤(1)划分的粗调阶段进行快速搜索以将响应速度提高；

(3)步骤(2)粗调阶段结束后，在中调阶段进行过渡与缓冲；

(4)步骤(3)中调阶段结束后，在细调阶段最小化传输晶体管的标准宽长优化电源纹波；

(5)步骤(4)细调阶段结束后，采用加固单元对电路进行抗辐射加固。

本发明数字低压差线性稳压器使用数字电路实现低压差线性稳压器，使得电路适合在低电压条件下工作，同时可以方便的在不同的工艺上移植。同时通过将工作过程分为粗调、中调、细调三个阶段解决响应速度、电源纹波等问题。粗调阶段的快速搜索可以将响应速度提高数倍；三个调整阶段的划分可以使传输晶体管的标准宽长比更小，从而最小化电源纹波。

本发明使用控制电路的自启动设计与粗调移位链的自恢复设计进行系统加固，结合加固寄存器单元的单元加固，使电路具的较高的抗辐射加固不平。根据输出状态调整系统时钟频率。输出电压无波动时使用低频率时钟，减小功耗；输出波动时使用高频率时钟，加快系统稳定过程。

本发明保持移位环使使传输晶体管阵列中各传输晶体管阵列导通时间处于平衡状态，避免某些传输晶体管长时间承受大电流引入的风险。

本说明书中未作详细描述的内容属本领域专业技术人员的公知技术。

Claims (11)

1.一种抗单粒子加固数字低压差线性稳压器，其特征在于包括：控制电路、细调比较器电路、粗调比较器电路、状态译码电路、移位链、保持移位环、传输晶体管阵列、环形振荡器与带隙基准电路；

带隙基准电路产生参考电压Vref，同时环形振荡器产生时钟信号；粗调比较器电路判断传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系，经状态译码电路译码后，该关系包括：远远高于FH、略高于SH、约等于NE、略低于SL、远远低于FL；粗调比较器电路工作的同时，在时钟信号控制下，细调比较器电路判断传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系，该关系包括高于H、低于L；控制电路根据粗调比较器电路和细调比较器电路产生的传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系，通过控制移位链与保持移位环使传输晶体管阵列输出所需的稳定电压；

细调比较器电路，包括：NMOS管N0501、NMOS管N0502、NMOS管N0503、NMOS管N0504、NMOS管N0505、NMOS管N0506；PMOS管P0511、PMOS管P0512、PMOS管P0513、PMOS管P0514；非门G0521、非门G0522、非门G0523、非门G0524；

细调比较器电路具有3个输入端口、1个输出端口：输入端口包括时钟端口CLK，输入电压端口VI，参考电压端口Vref；输出端口包括电压高低指示端口HL；其中时钟端口CLK连接环形振荡器的时钟输出端口，输入电压端口VI连接传输晶体管阵列的输出电压端口，参考电压端口Vref连接带隙基准电路产生的参考电压Vref；电压高低指示端口HL连接控制电路的传输晶体管阵列的输出电压状态端口；细调比较器电路内部具体连接关系如下：

NMOS管N0501的源极接地；NMOS管N0501的栅极连接参考电压端口Vref；NMOS管N0501的漏极连接NMOS管N0503的源极；NMOS管N0502的源极接地；NMOS管N0502的栅极连接输入电压端口VI；NMOS管N0502的漏极连接NMOS管N0504的源极；NMOS管N0503的栅极连接PMOS管P0511的栅极、非门G0523的输出端；NMOS管N0503的漏极连接NMOS管N0505的源极；NMOS管N0504的栅极连接PMOS管P0512的栅极、非门G0524的输出端；NMOS管N0504的漏端连接NMOS管N0506的源极；NMOS管N0505的栅极连接NMOS管N0506的漏极、PMOS管P0512的漏极、PMOS管P0513的栅极、PMOS管P0514的漏极、非门G0522的输入端；NMOS管N0505的漏极连接NMOS管N0506的栅极、PMOS管P0511的漏极、PMOS管P0513的漏极、PMOS管P0514的栅极，非门G0521的输入端；PMOS管P0511的源极接电源；PMOS管P0512的源极接电源；PMOS管P0513的源极接电源；PMOS管P0514的源极接电源；非门G0521的输出端接NC，NC指不向外连接；非门G0522的输出端连接电压高低指示端口HL；非门G0523的输入端连接时钟端口CLK；非门G0524的输入端连接时钟端口CLK；

移位链包括粗调移位链、中调移位链、细调移位链三条移位链；同时，其所使用的保持移位环包括粗调保持移位环、中调保持移位环两个保持移位环；同时，其所使用的传输晶体管阵列包括粗调传输晶体管阵列、中调传输晶体管阵列、细调传输晶体管阵列三个传输晶体管阵列；

控制电路根据粗调比较器电路和细调比较器电路产生的传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系，首先通过粗调移位链与粗调保持移位环调节粗调传输晶体管阵列中导通的传输晶体管的数量，然后通过中调移位链与中调保持移位环调节中调传输晶体管阵列中导通的传输晶体管的数量，最后通过细调移位链调节细调传输晶体管阵列中导通的传输晶体管的数量；

粗调移位链，包括：D触发器DS0701、D触发器DS0702、D触发器DS0703、D触发器DS0704、D触发器DS0705、D触发器DS0706、D触发器DS0707、D触发器DS0708、6选1多路器MUX0711、6选1多路器MUX0712、6选1多路器MUX0713、6选1多路器MUX0714、6选1多路器MUX0715、6选1多路器MUX0716、6选1多路器MUX0717、6选1多路器MUX0718、非门G0721、传输门G0731、或门G0741、或门G0742、或门G0743、或门G0744、或门G0745、或门G0746、或门G0747、或门G0748；

粗调移位链具有5个输入端口、10个输出端口：输入端口包括置位端口set，时钟端口CLK，上下移控制端口UD，上下移幅度控制端口S_MSB、S_LSB；输出端口包括粗调移位链空指示端口EC、粗调移位链满指示端口FC，粗调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7；置位端口set连接控制电路的移位链初始化端口，时钟端口CLK连接环形振荡器的时钟输出端口，上下移控制端口UD、上下移幅度控制端口S_MSB、S_LSB连接控制电路的粗调移位链控制端口；粗调移位链空满指示端口EC、FC连接控制电路的粗调移位链状态端口，传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7连接保持移位环的数据输入端口；

粗调移位链内使用的D触发器DS0701、D触发器DS0702、D触发器DS0703、D触发器DS0704、D触发器DS0705、D触发器DS0706、D触发器DS0707、D触发器DS0708各具有4个端口：数据端口D、输出端口Q、时钟端口CP、S端；粗调移位链内使用的6选1多路器MUX0711、6选1多路器MUX0712、6选1多路器MUX0713、6选1多路器MUX0714、6选1多路器MUX0715、6选1多路器MUX0716、6选1多路器MUX0717、6选1多路器MUX0718各具有10个端口：数据输入端口U3、U2、U1、D3、D2、D1，选择端口UD、S_MSB、S_LSB，输出端口O；粗调移位链内部具体连接关系如下：

连接置位端口set连接或门G0741的第一输入端、或门G0742的第一输入端、或门G0743的第一输入端、或门G0744的第一输入端、或门G0745的第一输入端、或门G0746的第一输入端、或门G0747的第一输入端、或门G0748的第一输入端；D触发器DS0701的S端连接或门G0741的输出端、D触发器DS0702的S端连接或门G0742的输出端、D触发器DS0703的S端连接或门G0743的输出端、D触发器DS0704的S端连接或门G0744的输出端、D触发器DS0705的S端连接或门G0745的输出端、D触发器DS0706的S端连接或门G0746的输出端、D触发器DS0707的S端连接或门G0747的输出端、D触发器DS0708的S端连接或门G0748的输出端；时钟端口CLK连接D触发器DS0701的CP端、D触发器DS0702的CP端、D触发器DS0703的CP端、D触发器DS0704的CP端、D触发器DS0705的CP端、D触发器DS0706的CP端、D触发器DS0707的CP端、D触发器DS0708的CP端；上下移控制端口UD连接6选1多路器MUX0711的UD端、6选1多路器MUX0712的UD端、6选1多路器MUX0713的UD端、6选1多路器MUX0714的UD端、6选1多路器MUX0715的UD端、6选1多路器MUX0716的UD端、6选1多路器MUX0717的UD端、6选1多路器MUX0718的UD端；上下移幅度控制端口S_MSB端连接6选1多路器MUX0711的S_MSB端、6选1多路器MUX0712的S_MSB端、6选1多路器MUX0713的S_MSB端、6选1多路器MUX0714的S_MSB端、6选1多路器MUX0715的S_MSB端、6选1多路器MUX0716的S_MSB端、6选1多路器MUX0717的S_MSB端、6选1多路器MUX0718的S_MSB端；上下移幅度控制端口S_LSB端连接6选1多路器MUX0711的S_LSB端、6选1多路器MUX0712的S_LSB端、6选1多路器MUX0713的S_LSB端、6选1多路器MUX0714的S_LSB端、6选1多路器MUX0715的S_LSB端、6选1多路器MUX0716的S_LSB端、6选1多路器MUX0717的S_LSB端、6选1多路器MUX0718的S_LSB端；

D触发器DS0701的D端连接6选1多路器MUX0711的O端；D触发器DS0702的D端连接6选1多路器MUX0712的O端；D触发器DS0703的D端连接6选1多路器MUX0713的O端；D触发器DS0704的D端连接6选1多路器MUX0714的O端；D触发器DS0705的D端连接6选1多路器MUX0715的O端；D触发器DS0706的D端连接6选1多路器MUX0716的O端；D触发器DS0707的D端连接6选1多路器MUX0717的O端；D触发器DS0708的D端连接6选1多路器MUX0718的O端；D触发器DS0701的Q端连接粗调移位链传输晶体管控制端口O0，同时连接6选1多路器MUX0712的U1端、6选1多路器MUX0713的U2端、6选1多路器MUX0714的U3端、非门G0721的输入端；D触发器DS0702的Q端连接粗调移位链传输晶体管控制端口O1，同时连接6选1多路器MUX0711的D1端、6选1多路器MUX0713的U1端、6选1多路器MUX0714的U2端、6选1多路器MUX0715的U3端、或门G0741的第二输入端；D触发器DS0703的Q端连接粗调移位链传输晶体管控制端口O2，同时连接6选1多路器MUX0712的D1端、6选1多路器MUX0711的D2端、6选1多路器MUX0714的U1端、6选1多路器MUX0715的U2端、6选1多路器MUX0716的U3端、或门G0742的第二输入端；D触发器DS0704的Q端连接粗调移位链传输晶体管控制端口O3，同时连接6选1多路器MUX0713的D1端、6选1多路器MUX0712的D2端、6选1多路器MUX0711的D3端、6选1多路器MUX0715的U1端、6选1多路器MUX0716的U2端、6选1多路器MUX0717的U3端、或门G0743的第二输入端；D触发器DS0705的Q端连接粗调移位链传输晶体管控制端口O4，同时连接6选1多路器MUX0714的D1 端、6选1多路器MUX0713的D2端、6选1多路器MUX0712的D3端、6选1多路器MUX0716的U1端、6选1多路器MUX0717的U2端、6选1多路器MUX0718的U3端、或门G0744的第二输入端；D触发器DS0706的Q端连接粗调移位链传输晶体管控制端口O5，同时连接6选1多路器MUX0715的D1端、6选1多路器MUX0714的D2端、6选1多路器MUX0713的D3端、6选1多路器MUX0717的U1端、6选1多路器MUX0718的U2端、或门G0745的第二输入端；D触发器DS0707的Q端连接粗调移位链传输晶体管控制端口O6，同时连接6选1多路器MUX0716的D1端、6选1多路器MUX0715的D2端、6选1多路器MUX0714的D3端、6选1多路器MUX0718的U1端、或门G0746的第二输入端；D触发器DS0708的Q端连接粗调移位链传输晶体管控制端口O7，同时连接6选1多路器MUX0717的D1端、6选1多路器MUX0716的D2端、6选1多路器MUX0715的D3端、或门G0747的第二输入端；

6选1多路器MUX0711的U3端连接电源；6选1多路器MUX0711的U2端接电源，同时连接6选1多路器MUX0712的U3端；6选1多路器MUX0711的U1端接电源，同时连接6选1多路器MUX0712的U2端、6选1多路器MUX0713的U3端；6选1多路器MUX0718的D3端接地；6选1多路器MUX0718的D2端接地，同时连接6选1多路器MUX0717的D3端；6选1多路器MUX0718的D1端接地，同时连接6选1多路器MUX0717的D2端、6选1多路器MUX0716的D3端；

非门G0721输出端连接粗调移位链满指示端口FC；传输门G0731的输出端连接粗调移位链空指示端口EC；或门G0748的第二输入端接地；

保持移位环，包括：D触发器D0901、D触发器D0902、D触发器D0903、D触发器D0904、D触发器D0905、D触发器D0906、D触发器D0907、D触发器D0908、2选1多路器MUX0911、2选1多路器MUX0912、2选1多路器MUX0913、2选1多路器MUX0914、2选1多路器MUX0915、2选1多路器MUX0916、2选1多路器MUX0917、2选1多路器MUX0918、2选1多路器MUX0921、2选1多路器MUX0922、2选1多路器MUX0923、2选1多路器MUX0924、2选1多路器MUX0925、2选1多路器MUX0926、2选1多路器MUX0927、2选1多路器MUX0928；

保持移位环具有10个输入端、8个输出端：保持移位控制端口SetShift，时钟端口CLK，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括数据输出端口O0、O1、O2、O3、O4、O5、O6、O7；保持移位控制端口SetShift连接控制电路粗调完成指示端口，时钟端口CLK连接环形振荡器的时钟输出端口，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7连接移位链的传输晶体管控制端口；数据输出端口O0、O1、O2、O3、O4、O5、O6、O7连接传输晶体管阵列的传输晶体管控制端口；

保持移位环内部使用的2选1多路器有3个输入端口、1个输出端口：输入端口包括选择端口S，数据端口U1、Se；输出端口为O；保持移位环内部具体连接关系如下：

时钟端口CLK连接D触发器D0901的CP端、D触发器D0902的CP端、D触发器D0903的CP端、D触发器D0904的CP端、D触发器D0905的CP端、D触发器D0906的CP端、D触发器D0907的CP端、D触发器D0908的CP端；保持移位控制端口SetShift连接2选1多路器MUX0911的S端、2选1多路器MUX0912的S端、2选1多路器MUX0913的S端、2选1多路器MUX0914的S端、2选1多路器MUX0915的S端、2选1多路器MUX0916的S端、2选1多路器MUX0917的S端、2选1多路器MUX0918的S端、2选1多路器MUX0921 的S端、2选1多路器MUX0922的S端、2选1多路器MUX0923的S端、2选1多路器MUX0924的S端、2选1多路器MUX0925的S端、2选1多路器MUX0926的S端、2选1多路器MUX0927的S端、2选1多路器MUX0928的S端；

数据输入端口A0连接2选1多路器MUX0911的Se端、2选1多路器MUX0921的Se端；数据输入端口A1连接2选1多路器MUX0912的Se端、2选1多路器MUX0922的Se端；数据输入端口A2连接2选1多路器MUX0913的Se端、2选1多路器MUX0923的Se端；数据输入端口A3连接2选1多路器MUX0914的Se端、2选1多路器MUX0924的Se端；数据输入端口A4连接2选1多路器MUX0915的Se端、2选1多路器MUX0925的Se端；数据输入端口A5连接2选1多路器MUX0916的Se端、2选1多路器MUX0926的Se端；数据输入端口A6连接2选1多路器MUX0917的Se端、2选1多路器MUX0927的Se端；数据输入端口A7连接2选1多路器MUX0918的Se端、2选1多路器MUX0928的Se端；

数据输出端口O0连接2选1多路器MUX0921的O端；数据输出端口O1连接2选1多路器MUX0922的O端；数据输出端口O2连接2选1多路器MUX0923的O端；数据输出端口O3连接2选1多路器MUX0924的O端；数据输出端口O4连接2选1多路器MUX0925的O端；数据输出端口O5连接2选1多路器MUX0926的O端；数据输出端口O6连接2选1多路器MUX0927的O端；数据输出端口O7连接2选1多路器MUX0928的O端；

D触发器D0901的D端连接2选1多路器MUX0911的O端；D触发器D0901的Q端连接2选1多路器MUX0921的U1端、2选1多路器MUX0912的U1端；D触发器D0902的D端连接2选1多路器MUX0912的O端；D触发器D0902的Q端连接2选1多路器MUX0922的U1端、2选1多路器MUX0913的U1端；D触发器D0903的D端连接2选1多路器MUX0913的O端；D触发器D0903的Q端连接2选1多路器MUX0923的U1端、2选1多路器MUX0914的U1端；D触发器D0904的D端连接2选1多路器MUX0914的O端；D触发器D0904的Q端连接2选1多路器MUX0924的U1端、2选1多路器MUX0915的U1端；D触发器D0905的D端连接2选1多路器MUX0915的O端；D触发器D0905的Q端连接2选1多路器MUX0925的U1端、2选1多路器MUX0916的U1端；D触发器D0906的D端连接2选1多路器MUX0916的O端；D触发器D0906的Q端连接2选1多路器MUX0926的U1端、2选1多路器MUX0917的U1端；D触发器D0907的D端连接2选1多路器MUX0917的O端；D触发器D0907的Q端连接2选1多路器MUX0927的U1端、2选1多路器MUX0918的U1端；D触发器D0908的D端连接2选1多路器MUX0918的O端；D触发器D0908的Q端连接2选1多路器MUX0928的U1端、2选1多路器MUX0911的U1端。

2.根据权利要求1所述的一种抗单粒子加固数字低压差线性稳压器，其特征在于：粗调比较器电路，包括：NMOS管N0601、NMOS管N0602、NMOS管N0603、NMOS管N0604、NMOS管N0605、NMOS管N0606、PMOS管P0611、PMOS管P0612、PMOS管P0613、PMOS管P0614、PMOS管P0615、PMOS管P0616、NMOS管N0621、NMOS管N0622、电阻R0623；

粗调比较器电路具有2个输入端口、4个输出端口：输入端口包括输入电压端口VI，参考电压端口Vref；输出端口包括电压范围输出端口O1、O2、O3、O4；输入电压端口VI连接传输晶体管阵列的输出电压端口，参考电压端口Vref连接带隙基准电路产生的参考电压Vref；电压范围输出端口O1、O2、O3、O4连接状态译码电路的输入端口；粗调比较器电路内部具体连接关系如下：

NMOS管N0601的源极连接NMOS管N0602的源极、NMOS管N0603的源极、NMOS管N0604的源极、NMOS管N0605的源极、NMOS管N0606的源极、NMOS管N0621的源极、NMOS管N0622的漏极；NMOS管N0601的栅极连接参考电压端口Vref，同时连接NMOS管N0603的栅极、NMOS管N0605的栅极、NMOS管N0621的栅极；NMOS管N0601的漏极连接PMOS管P0611的栅极、PMOS管P0611的漏极、PMOS管P0613的栅极、PMOS管P0615的栅极；NMOS管N0602的栅极连接输入电压端口VI，同时连接NMOS管N0604的栅极、NMOS管N0606的栅极；NMOS管N0602的漏极连接PMOS管P0612的栅极、PMOS管P0612的漏极、PMOS管P0614的栅极、PMOS管P0616的栅极；NMOS管N0603的漏极连接电压范围输出端口O2，同时连接PMOS管P0616的漏极；NMOS管N0604的漏极连接电压范围输出端口O3，同时连接PMOS管P0615的漏极；NMOS管N0605的漏极连接电压范围输出端口O1，同时连接PMOS管P0614的漏极；NMOS管N0606的漏极连接电压范围输出端口O4，同时连接PMOS管P0613的漏极；PMOS管P0611的源极接电源；PMOS管P0612的源极接电源；PMOS管P0613的源极接电源；PMOS管P0614的源极接电源；PMOS管P0615的源极接电源；PMOS管P0616的源极接电源；NMOS管N0622的源极接地；NMOS管N0622的栅极连接NMOS管N0621的漏极、电阻R0623的一端；电阻R0623的另一端接电源；

粗调比较器电路电路功能的实现依赖器件宽长比的设置，使用的宽长比如下：标准宽长比为(W/L)；NMOS管N0601与NMOS管N0602为宽长比为4*(W/L)；NMOS管N0603与NMOS管N0604的宽长比为2*(W/L)；NMOS管N0605与NMOS管N0606的宽长比为(W/L)；PMOS管P0611、PMOS管P0612、PMOS管P0613、PMOS管P0614、PMOS管P0615、PMOS管P0616的宽长比为4*(W/L)；NMOS管N0621的宽长比为4*(W/L)；NMOS管N0622的宽长比为18*(W/L)；电阻R0623可根据需要设节，设定R0623为100KΩ；

通过器件宽长比的设定，可以调整电压范围输出端口O1、O2、O3、O4与输入电压端口VI、参考电压端口Vref之间的对应关系。

3.根据权利要求1所述的一种抗单粒子加固数字低压差线性稳压器，其特征在于：6选1多路器，包括：非门G0801、带使能非门G0811、带使能非门G0812、带使能非门G0813、带使能非门G0814、带使能非门G0815、带使能非门G0816、带使能非门G0817、译码器B0821；

6选1多路器具有9个输入端、1个输出端：数据输入端口U3、U2、U1、D3、D2、D1，选择端口UD、S_MSB、S_LSB，输出端口O；译码器有3个输入端口、7个输出端口：输入端口包括UD、MSB、LSB；输出端口包括D1’、D2’、D3’、U3’、U2’、U1’；具体连接关系如下：

非门G0801的输入端连接带使能非门G0811的输出端、带使能非门G0812的输出端、带使能非门G0813的输出端、带使能非门G0814的输出端、带使能非门G0815的输出端、带使能非门G0816的输出端、带使能非门G0817的输出端；非门G0801的输出端连接输出端O；带使能非门G0811的输入端连接数据输入端口D3、带使能非门G0812的输入端连接数据输入端口D2、带使能非门G0813的输入端连接数据输入端口D3、带使能非门G0814的输入端连接输出端口O、带使能非门G0815的输入端连接数据输入端口U3、带使能非门G0816的输入端连接数据输入端口U2、带使能非门G0817的输入端连接数据输入端口U1；带使能非门G0811的使能端连接译码器B0821的输出端D1’、带使能非门G0812的使能端连接译码器B0821的输出端D2’、带使能非门G0813的使能端连接译码器B0821的输出端D3’、带使能非门G0814的使能端连接译码器B0821的输出端Hold、带使能非门G0815的使能端连接译码器B0821的输出端U3’、带使能非门G0816的使能端连接译码器B0821的输出端U2’、带使能非门G0817的使能端连接译码器B0821的输出端U1’；译码器B0821的输入端UD连接选择端口UD；译码器B0821的输入端MSB连接选择端口S_MSB；译码器B0821的输入端LSB连接选择端口S_LSB；

当选择端口S_MSB与选择端口S_LSB同时为低电平时，译码器B0821输出端Hold有效，带使能非门G0814与非门G0801将输出端口O保持为当前值；当选择端口S_MSB与选择端口S_LSB不同时为低电平时，译码器B0821相应的输出端口U3’、U2’、U1’、D3’、D2’、D1’有效，对应的数据输入端口的值被输出至输出端口O。

4.根据权利要求1所述的一种抗单粒子加固数字低压差线性稳压器，其特征在于：中调移位链，包括：D触发器DS1001、D触发器DS1002、D触发器DS1003、D触发器DS1004、D触发器DR1011、D触发器DR1012、D触发器DR1013、D触发器DR1014、3选1多路器MUX1021、3选1多路器MUX1022、3选1多路器MUX1023、3选1多路器MUX1024、3选1多路器MUX1025、3选1多路器MUX1026、3选1多路器MUX1027、3选1多路器MUX1028、非门G1031、传输门G1041；

中调移位链具有4个输入端、10个输出端：初始化端口Init，时钟端口CLK，保持控制端口Hold，上下移控制端口UD；输出端口包括中调移位链空指示端口EM、中调移位链满指示端口FM，中调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7；初始化端口Init连接控制电路的移位链初始化端口，时钟端口CLK连接环形振荡器的时钟输出端口，保持控制端口Hold、上下移控制端口UD连接控制电路的中调移位链控制端口，中调移位链空满指示端口EM、FM连接控制电路的中调移位链状态端口；传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7连接保持移位环的数据输入端口；

中调移位链内部使用的3选1多路器具有5个输入端口，1个输出端口：输入端口包括选择端口UD、H，数据端口U、D、K；输出端口为O；D触发器DS1001、D触发器DS1002、D触发器DS1003、D触发器DS1004带有置位端口S；D触发器DR1011、D触发器DR1012、D触发器DR1013、D触发器DR1014带为复位端口R；中调移位链具体连接关系如下：

初始化端口Init连接D触发器DS1001的S端、D触发器DS1002的S端、D触发器DS1003的S端、D触发器DS1004的S端、D触发器DR1011的R端、D触发器DR1012的R端、D触发器DR1013的R端、D触发器DR1014的R端；时钟端口CLK连接D触发器DS1001的CP端、D触发器DS1002的CP端、D触发器DS1003的CP端、D触发器DS1004的CP端、D触发器DR1011的CP端、D触发器DR1012的CP端、D触发器DR1013的CP端、D触发器DR1014的CP端；保持控制端口Hold端连接3选1多路器MUX1021的H端、3选1多路器MUX1022的H端、3选1多路器MUX1023的H端、3选1多路器MUX1024的H端、3选1多路器MUX1025的H端、3选1多路器MUX1026的H端、3选1多路器MUX1027的H端、3选1多路器MUX1028的H端；上下移控制端口UD连接3选1多路器MUX1021的UD端、3选1多路器MUX1022的UD端、3选1多路器MUX1023的UD端、3选1多路器MUX1024的UD端、3选1多路器MUX1025的UD端、3选1多路器MUX1026的UD端、3选1多路器MUX1027的UD端、3选1多路器MUX1028的UD端；

D触发器DS1001的D端连接MUX1021的O端；D触发器DS1002的D端连接MUX1022的O端；D触发器DS1003的D端连接MUX1023的O端；D触发器DS1004的D端连接MUX1024的O端；D触发器DR1011的D端连接MUX1025的O端；D触发器DR1012的D端连接MUX1026的O端；D触发器DR1013的D端连接MUX1027的O端；D触发器DR1014的D端连接MUX1028的O端；D触发器DS1001的Q端连接中调移位链传输晶体管控制端口O0，同时连接3选1多路器MUX1021的K端、3选1多路器MUX1022的U端、非门G1031的输入端；D触发器DS1002的Q端连接中调移位链传输晶体管控制端口O1，同时连接3选1多路器MUX1022的K端、3选1多路器MUX1021的D端、3选1多路器MUX1023的U端；D触发器DS1003的Q端连接中调移位链传输晶体管控制端口O2，同时连接3选1多路器MUX1023的K端、3选1多路器MUX1022的D端、3选1多路器MUX1024的U端；D触发器DS1004的Q端连接中调移位链传输晶体管控制端口O3，同时连接3选1多路器MUX1024的K端、3选1多路器MUX1023的D端、3选1多路器MUX1025的U端；D触发器DR1011的Q端连接中调移位链传输晶体管控制端口O4，同时连接3选1多路器MUX1025的K端、3选1多路器MUX1024的D端、3选1多路器MUX1026的U端；D触发器DR1012的Q端连接中调移位链传输晶体管控制端口O5，同时连接3选1多路器MUX1026的K端、3选1多路器MUX1025的D端、3选1多路器MUX1027的U端；D触发器DR1013的Q端连接中调移位链传输晶体管控制端口O6，同时连接3选1多路器MUX1027的K端、3选1多路器MUX1026的D端、3选1多路器MUX1028的U端；D触发器DR1014的Q端连接中调移位链传输晶体管控制端口O7，同时连接3选1多路器MUX1028的K端、3选1多路器MUX1027的D端、3选1多路器MUX1021的U端接电源、D触发器DR1014、传输门G1041的输入端；3选1多路器MUX1028的D端接地；非门G1031的输出端连接中调移位链满指示端口FM；传输门G1041的输出端连接中调移位链空指示端口EM。

5.根据权利要求1所述的一种抗单粒子加固数字低压差线性稳压器，其特征在于：细调移位链，包括：D触发器DR1101、D触发器DR1102、D触发器DR1103、D触发器DR1104、D触发器DS1111、D触发器DS1112、D触发器DS1113、D触发器DS1114、空满检测电路B1121；

细调移位链具有3个输入端口、10个输出端口：初始化端口Init，时钟端口CLK，上下移控制端口UD；输出端口包括细调移位链空指示端口EF、细调移位链满指示端口FF，细调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7；初始化端口Init连接控制电路的移位链初始化端口，时钟端口CLK连接环形振荡器的时钟输出端口，上下移控制端口UD连接控制电路的细调移位链控制端口；细调移位链空满指示端口EF、FF连接控制电路的细调移位链状态端口；传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7连接传输晶体管阵列的传输晶体管控制端口；

细调移位链内部使用的D触发器DR1101、D触发器DR1102、D触发器DR1103、D触发器DR1104具有复位端口R；D触发器DS1111、D触发器DS1112、D触发器DS1113、D触发器DS1114具有置位端口S；空满检测电路B1121具有8个输入端、2个输出端：输入端有输入端In0、In1、In2、In3、In4、In5、In6、In7；输出端有EF、FF；内部具体连接关系如下：

始化端口Init连接D触发器DR1101的R端、D触发器DR1102的R端、D触发器DR1103的R端、D触发器DR1104的R端、D触发器DS1111的S端、D触发器DS1112的S端、D触发器DS1113的S端、D触发器DS1114的S端；时钟端口CLK连接D触发器DR1101的CP端、D触发器DR1102的CP端、D触发器DR1103的CP端、D触发器DR1104的CP端、D触发器DS1111的CP 端、D触发器DS1112的CP端、D触发器DS1113的CP端、D触发器DS1114的CP端；

D触发器DR1101的D端连接上下移控制端口UD；D触发器DR1001的Q端连接细调移位链传输晶体管控制端口O0，同时连接D触发器DS1111的D端、空满检测电路B1121的In0端；D触发器DS1111的Q端连接细调移位链传输晶体管控制端口O1，同时连接D触发器DR1102的D端、空满检测电路B1121的In1端；D触发器DR1102的Q端连接细调移位链传输晶体管控制端口O2，同时连接D触发器DS1112的D端、空满检测电路B1121的In2端；D触发器DS1112的Q端连接细调移位链传输晶体管控制端口O3，同时连接D触发器DR1103的D端、空满检测电路B1121的In3端；D触发器DR1103的Q端连接细调移位链传输晶体管控制端口O4，同时连接D触发器DR1113的D端、空满检测电路B1121的In4端；D触发器DS1113的Q端连接细调移位链传输晶体管控制端口O5，同时连接D触发器DR1104的D端、空满检测电路B1121的In5端；D触发器DR1104的Q端连接细调移位链传输晶体管控制端口O6，同时连接D触发器DR1114的D端、空满检测电路B1121的In6端；D触发器DS1114的Q端连接细调移位链传输晶体管控制端口O7，同时空满检测电路B1121的In7端；空满检测电路B1121的EF端连接细调移位链空指示端口EF；空满检测电路B1121的FF端连接细调移位链满指示端口FF。

6.根据权利要求1所述的一种抗单粒子加固数字低压差线性稳压器，其特征在于：传输晶体管阵列，包括：PMOS管P1201、PMOS管P1202、PMOS管P1203、PMOS管P1204、PMOS管P1205、PMOS管P1206、PMOS管P1207、PMOS管P1208；

传输晶体管阵列具有8个输入端口、1个输出端口：传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括输出电压端口Vout；传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7连接移位链的传输晶体管控制端口；传输晶体管阵列内部具体连接关系如下：

传输晶体管控制端口A0连接PMOS管P1201的栅极，传输晶体管控制端口A1连接PMOS管P1202的栅极，传输晶体管控制端口A2连接PMOS管P1203的栅极，传输晶体管控制端口A3连接PMOS管P1204的栅极，传输晶体管控制端口A4连接PMOS管P1205的栅极，传输晶体管控制端口A5连接PMOS管P1206的栅极，传输晶体管控制端口A6连接PMOS管P1207的栅极，传输晶体管控制端口A7连接PMOS管P1208的栅极；PMOS管P1201的源极接电源，同时连接PMOS管P1202的源极、PMOS管P1203的源极、PMOS管P1204的源极、PMOS管P1205的源极、PMOS管P1206的源极、PMOS管P1207的源极、PMOS管P1208的源极；PMOS管P1201的漏极连接输出电压端口Vout、同时连接PMOS管P1202的漏极、PMOS管P1203的漏极、PMOS管P1204的漏极、PMOS管P1205的漏极、PMOS管P1206的漏极、PMOS管P1207的漏极、PMOS管P1208的漏极；

数字低压差线性稳压器中使用了3个传输晶体管阵列，分别为粗调传输晶体管阵列、中调传输晶体管阵列与细调传输晶体管阵列；3个传输晶体管阵列所用的PMOS器件尺寸不同，具体设置如下：细调晶体管阵列用于细调，其中使用的PMOS器件的宽长比均为标准值(W/L)；中调晶体管阵列用于中调，其中使用的PMOS器件的宽长比均为(4W/L)；粗调晶体管阵列用于粗调，其中使用的PMOS器件的宽长比均为(16W/L)。

7.根据权利要求1所述的一种抗单粒子加固数字低压差线性稳压器，其特征在于：环形振荡器，包括：延时单元G1301、延时单元G1302、延时单元G1303、延时单元G1304、延时单元G1305、非门G1311、异或门G1321、或门G1331、或门G1332、与非门G1341、与非门G1342、与门G1351、与门G1352，或非门G1361；延时单元内部由偶数个非门串联组成；

环形振荡器具有1个输入端口、1个输出端口：输入端口为Vout状态指示端口NE；输出端口为稳压器时钟端口RCLK；Vout状态指示端口NE连接状态译码电路输出的传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系端口；时钟端口RCLK连接控制电路、细调比较器电路、移位链、保持移位环模块的时钟端口；环形振荡器内部具体连接关系如下：

Vout状态指示端口NE连接非门G1311的输入端，同时连接或门G1331的第1输入端；稳压器时钟端口RCLK连接或非门G1361的输出端，同时连接延时单元G1301的输入端；延时单元G1301的输出端连接延时单元G1302的输入端，延时单元G1302的输出端连接异或门G1321的第1输入端、与门G1351的第1输入端；延时单元G1302的输出端连接延时单元G1303的输入端；延时单元G1303的输出端连接延时单元G1304的输入端；延时单元G1304的输出端连接延时单元G1305的输入端；延时单元G1305的输出端连接异或门G1321的第2输入端，同时连接与门G1352的第1输入端；非门G1311的输出端连接或门G1332的第1输入端；异或门G1321的输出端连接或门G1331的第2输入端，同时连接或门G1332的第2输入端；或门G1331的输出端连接与非门G1341的第1输入端；或门G1332的输出端连接与非门G1342的第1输入端；与非门G1341的输出端连接与非门G1342的第2输入端，同时连接与门G1351的第2输入端；与非门G1342的输出端连接与非门G1341的第2输入端，同时连接与门G1352的第2输入端；与门G1351的输出端连接或非门G1361的第1输入端；与门G1352的输出端连接或非门G1361的第2输入端。

8.根据权利要求1～7之一所述的一种抗单粒子加固数字低压差线性稳压器，其特征在于包括：控制电路B0301、细调比较器电路B0302、粗调比较器电路B0303、状态译码电路B0304、粗调移位链B0305、中调移位链B0306、细调移位链B0307、保持移位环B0308、保持移位环B0309、粗调传输晶体管阵列B0310、中调传输晶体管阵列B0311、细调传输晶体管阵列B0312、环形振荡器B0313与带隙基准电路B0314；

抗单粒子加固数字低压差线性稳压器具有2个输入端口、1个输出端口：输入端口仅为电源VDD与地GND；输出端口为输出电压Vout，即为传输晶体管阵列输出电压端口；内部模块电路的端口如下：控制电路具有13个输入端口、6个输出端口：输入端口包括时钟端口CLK，Vout状态端口FH、SH、NE、SL、FL、HL，粗调移位链空状态端口EC、粗调移位链满状态端口FC，中调移位链空状态端口EM、中调移位链满状态端口FM，细调移位链空状态端口EF、细调移位链满状态端口FF；输出端口包括上下移控制端口UD，上下移幅度控制端口S_MSB、S_LSB，粗调移位链置位端口setC，粗调完成指示端口C_Done，中调完成指示端口M_Done；细调比较器电路具有3个输入端口、1个输出端口：输入端口包括时钟端口CLK，输入电压端口VI，参考电压端口Vref；输出端口包括电压高低指示端口HL；粗调比较器电路具有2个输入端口、4个输出端口：输入端口包括输入电压端口VI，参考电压端口Vref；输出端口包括电压范围输出端口O1、O2、O3、O4；状态译码电路具有4个输入端口、5个输出端口：输入端口包括电压范围输入端口In1、In2、In3、In4；输出端口包括Vout状态指示端口FH、SH、NE、SL、FL；粗调移位链具有5个输入端口、10个输出端口：输入端口包括置位端口set，时钟端口CLK，上下移控制端口UD，上下移幅度控制端口S_MSB、S_LSB；输出端口包括粗调移位链空满指示端口EC、FC，粗调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7；中调移位链具有4个输入端口、10个输出端口：输入端口包括初始化端口Init，时钟端口CLK，保持控制端口Hold，上下移控制端口UD；输出端口包括中调移位链空满指示端口EM、FM，中调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7；细调移位链具有3个输入端口、10个输出端口：输入端口包括初始化端口Init，时钟端口CLK，上下移控制端口UD；输出端口包括细调移位链空满指示端口EF、FF，细调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7；保持移位环具有10个输入端口、8个输出端口：输入端口包括保持移位控制端口SetShift，时钟端口CLK，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括数据输出端口O0、O1、O2、O3、O4、O5、O6、O7；传输晶体管阵列具有8个输入端口、1个输出端口：输入端口包括传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括输出电压端口Vout；环形振荡器具有1个输入端口、1个输出端口：输入端口为Vout状态指示端口NE；输出端口为稳压器时钟端口RCLK；带隙基准电路具有1个输出端口：参考电压输出端口Vref；

具体连接关系如下：控制电路B0301的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；控制电路B0301的Vout状态端口FH、SH、NE、SL、FL分别连接至状态译码电路B0304的Vout状态指示端口FH、SH、NE、SL、FL；控制电路B0301的Vout状态端口HL连接细调比较器电路B0302的电压高低指示端口HL；控制电路B0301的粗调移位链空状态端口EC、粗调移位链满状态端口FC分别连接粗调移位链B0305的粗调移位链空指示端口EC、粗调移位链满指示端口FC；控制电路B0301的中调移位链空状态端口EM、中调移位链满状态端口FM分别连接中调移位链B0306的中调移位链空指示端口EM、中调移位链满指示端口FM；控制电路B0301的细调移位链空状态端口EF、细调移位链满状态端口FF分别连接细调移位链B0307的细调移位链空指示端口EF、细调移位链满指示端口FF；控制电路B0301的上下移控制端口UD连接粗调移位链B0305的上下移控制端口UD、中粗调移位链B0306的上下移控制端口UD、细粗调移位链B0307的上下移控制端口UD；控制电路B0301的上下移幅度控制端口S_MSB、S_LSB分别连接粗调移位链B0305的上下移幅度控制端口S_MSB、S_LSB；控制电路B0301的粗调移位链置位端口setC连接粗调移位链B0305的置位端口set；控制电路B0301的粗调完成指示端口C_Done连接保持移位环B0308的保持移位控制端口SetShift、中调移位链B0306的初始化端口Init；控制电路B0301的中调完成指示端口M_Done连接中调移位链B0306的保持控制端口Hold、保持移位环B0309的保持移位控制端口SetShift和细调移位链B0307的初始化端口Init；细调比较器电路B0302的输入电压端口VI连接输出电压Vout；细调比较器电路B0302的参考电压端口Vref连接带隙基准电路B0314的参考电压输出端口Vref；细调比较器电路B0302的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；粗调比较器电路B0303的输入电压端口VI连接输出电压Vout；粗调比较器电路B0303的参考电压端口Vref连接带隙基准电路B0314的参考电压输出端口Vref；粗调比较器电路B0303的电压范围输出端口O1、O2、O3、O4分别连接状态译码电路B0304的电压范围输入端口In1、In2、In3、In4；粗调移位链B0305的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；粗调移位链B0305的粗调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7分别连接保持移位环B0308的数据输入端口A0、A1、A2、A3、A4、A5、A6、A7；中调移位链B0306的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；中调移位链B0306的中调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7分别连接保持移位环B0309的数据输入端口A0、A1、A2、A3、A4、A5、A6、A7；细调移位链B0307的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；细调移位链B0307的细调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7分别连接传细调输晶体管阵列B0312的传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7；保持移位环B0308的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；保持移位环B0308的数据输出端口O0、O1、O2、O3、O4、O5、O6、O7分别连接粗调传输晶体管阵列B0310的传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7；保持移位环B0309的时钟端口CLK连接环形振荡器B0313的稳压器时钟端口RCLK；保持移位环B0309的数据输出端O0、O1、O2、O3、O4、O5、O6、O7分别连接中调传输晶体管阵列B0311的传输晶体管控制端口A0、A1、A2、A3、A4、A5、A6、A7；粗调传输晶体管阵列B0310的输出电压端口Vout连接输出电压Vout；中调传输晶体管阵列B0311的输出电压端口Vout连接输出电压Vout；细调传输晶体管阵列B0312的输出电压端口Vout连接输出电压Vout。

9.根据权利要求1所述的一种抗单粒子加固数字低压差线性稳压器，其特征在于：粗调移位链具有N个粗调移位链传输晶体管控制端口，同时粗调保持移位环与粗调传输晶体管阵列同样进行N位的扩展；扩展后，数字低压差线性稳压器的最大负载电流能力得到提升。

10.根据权利要求1所述的一种抗单粒子加固数字低压差线性稳压器，其特征在于：粗调移位链具有N个粗调移位链传输晶体管控制端口，同时粗调保持移位环与粗调传输晶体管阵列同样进行N位的扩展；

粗调移位链，对于整数N，N>8，具有5个输入端口、(N+2)个输出端口：输入端口包括置位端口set，时钟端口CLK，上下移控制端口UD，上移幅度控制端口S_MSB、下移幅度控制端口S_LSB；输出端口包括粗调移位链空指示端口EC、粗调移位链满指示端口FC，粗调移位链传输晶体管控制端口O<1>、O<2>、......O<N>；其特征在于同时包括：N个D触发器，分别为DS<1>、DS<2>、......、DS<N>；N个6选1多路器，分别为MUX<1>、MUX<2>、......、MUX<N>；1个非门G21；1个传输门G31；N个或门G<1>、G<2>、......、G<N>；内部具体连接关系如下：

置位端口set连接或门G<j>的第一输入端，其中1≤j≤N；或门G<j>的第二输入端连接D触发器DS<j+1>的Q端，其中1≤j≤N-1；或门G<N>的第二输入端接地；或门G<j>的输出端连接D触发器DS<j>的S端，其中1≤j≤N；时钟端口CLK连接D触发器DS<j>的CP端，其中1≤j≤N；上下 移控制端口UD连接6选1多路器MUX<j>的UD端，其中1≤j≤N；上移幅度控制端口S_MSB端连接6选1多路器MUX<j>的S_MSB端，其中1≤j≤N；下移幅度控制端口S_LSB端连接6选1多路器MUX<j>的S_LSB端，其中1≤j≤N；D触发器DS<j>的D端连接6选1多路器MUX<j>的O端，其中1≤j≤N；D触发器DS<j>的Q端连接粗调移位链传输晶体管控制端口O<j>,其中1≤j≤N；D触发器DS<1>的Q端同时连接非门G21的输入端；D触发器DS<N>的Q端同时连接传输门G31的输入端；

6选1多路器MUX<1>的U3端接电源，6选1多路器MUX<2>的U2端接电源，6选1多路器MUX<1>的U1端接电源，6选1多路器MUX<1>的D1端连接D触发器DS<2>的Q端，6选1多路器MUX<1>的D2端连接D触发器DS<3>的Q端，6选1多路器MUX<1>的D3端连接D触发器DS<4>的Q端；6选1多路器MUX<2>的U3端接电源，6选1多路器MUX<2>的U2端接电源，6选1多路器MUX<2>的U1端连接D触发器DS<1>的Q端，6选1多路器MUX<2>的D1端连接D触发器DS<3>的Q端，6选1多路器MUX<2>的D2端连接D触发器DS<4>的Q端，6选1多路器MUX<2>的D3端连接D触发器DS<5>的Q端；6选1多路器MUX<3>的U3端接电源，6选1多路器MUX<3>的U2端连接D触发器DS<1>的Q端，6选1多路器MUX<3>的U1端连接D触发器DS<2>的Q端，6选1多路器MUX<3>的D1端连接D触发器DS<4>的Q端，6选1多路器MUX<3>的D2端连接D触发器DS<5>的Q端，6选1多路器MUX<6>的D3端连接D触发器DS<5>的Q端；6选1多路器MUX<i>的U3端D触发器DS<i-3>的Q端，6选1多路器MUX<i>的U2端连接D触发器DS<i-2>的Q端，6选1多路器MUX<i>的U1端连接D触发器DS<i-1>的Q端，6选1多路器MUX<i>的D1端连接D触发器DS<i+1>的Q端，6选1多路器MUX<i>的D2端连接D触发器DS<i+2>的Q端，6选1多路器MUX<i>的D3端连接D触发器DS<i+3>的Q端，其中4<i<N-2；6选1多路器MUX<N-2>的U3端连接D触发器DS<N-5>的Q端，6选1多路器MUX<N-2>的U2端连接D触发器DS<N-4>的Q端，6选1多路器MUX<N-2>的U1端连接D触发器DS<N-3>的Q端，6选1多路器MUX<N-2>的D1端连接D触发器DS<N-1>的Q端，6选1多路器MUX<N-2>的D2端连接D触发器DS<N>的Q端，6选1多路器MUX<N-2>的D3端接地；6选1多路器MUX<N-1>的U3端连接D触发器DS<N-4>的Q端，6选1多路器MUX<N-1>的U2端连接D触发器DS<N-3>的Q端，6选1多路器MUX<N-1>的U1端连接D触发器DS<N-2>的Q端，6选1多路器MUX<N-1>的D1端连接D触发器DS<N>的Q端，6选1多路器MUX<N-1>的D2端接地，6选1多路器MUX<N-1>的D3端接地；6选1多路器MUX<N>的U3端连接D触发器DS<N-3>的Q端，6选1多路器MUX<N>的U2端连接D触发器DS<N-2>的Q端，6选1多路器MUX<N>的U1端连接D触发器DS<N-1>的Q端，6选1多路器MUX<N>的D1端接地，6选1多路器MUX<N-1>的D2端接地，6选1多路器MUX<N-1>的D3端接地；

非门G21输出端连接粗调移位链满指示端口FC；传输门G31的输出端连接粗调移位链空指示端口EC。

11.一种抗单粒子加固数字低压差线性稳压器的控制方法，其特征在于步骤如下：

(1)将供电过程划分为粗调、中调、细调三个阶段；其中，采用的移位链包括粗调移位链、中调移位链、细调移位链三条移位链；同时，其所使用的保持移位环包括粗调保持移位环、中调保持移位环两个保持移位环；同时，其所使用的传输晶体管阵列包括粗调传输晶体管阵列、中调传输晶体管阵列、细调传输晶体管阵列三个传输晶体管阵列；

控制电路根据粗调比较器电路和细调比较器电路产生的传输晶体管阵列的输出电压Vout与参考电压Vref的相对关系，首先通过粗调移位链与粗调保持移位环调节粗调传输晶体管阵列中导通的传输晶体管的数量，然后通过中调移位链与中调保持移位环调节中调传输晶体管阵列中导通的传输晶体管的数量，最后通过细调移位链调节细调传输晶体管阵列中导通的传输晶体管的数量；

保持移位环，包括：D触发器D0901、D触发器D0902、D触发器D0903、D触发器D0904、D触发器D0905、D触发器D0906、D触发器D0907、D触发器D0908、2选1多路器MUX0911、2选1多路器MUX0912、2选1多路器MUX0913、2选1多路器MUX0914、2选1多路器MUX0915、2选1多路器MUX0916、2选1多路器MUX0917、2选1多路器MUX0918、2选1多路器MUX0921、2选1多路器MUX0922、2选1多路器MUX0923、2选1多路器MUX0924、2选1 多路器MUX0925、2选1多路器MUX0926、2选1多路器MUX0927、2选1多路器MUX0928；

保持移位环具有10个输入端、8个输出端：保持移位控制端口SetShift，时钟端口CLK，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7；输出端口包括数据输出端口O0、O1、O2、O3、O4、O5、O6、O7；保持移位控制端口SetShift连接控制电路粗调完成指示端口，时钟端口CLK连接环形振荡器的时钟输出端口，数据输入端口A0、A1、A2、A3、A4、A5、A6、A7连接移位链的传输晶体管控制端口；数据输出端口O0、O1、O2、O3、O4、O5、O6、O7连接传输晶体管阵列的传输晶体管控制端口；

保持移位环内部使用的2选1多路器有3个输入端口、1个输出端口：输入端口包括选择端口S，数据端口U1、Se；输出端口为O；保持移位环内部具体连接关系如下：

时钟端口CLK连接D触发器D0901的CP端、D触发器D0902的CP端、D触发器D0903的CP端、D触发器D0904的CP端、D触发器D0905的CP端、D触发器D0906的CP端、D触发器D0907的CP端、D触发器D0908的CP端；保持移位控制端口SetShift连接2选1多路器MUX0911的S端、2选1多路器MUX0912的S端、2选1多路器MUX0913的S端、2选1多路器MUX0914的S端、2选1多路器MUX0915的S端、2选1多路器MUX0916的S端、2选1多路器MUX0917的S端、2选1多路器MUX0918的S端、2选1多路器MUX0921的S端、2选1多路器MUX0922的S端、2选1多路器MUX0923的S端、2选1多路器MUX0924的S端、2选1多路器MUX0925的S端、2选1多路器MUX0926的S端、2选1多路器MUX0927的S端、2选1多路器MUX0928的S端；

数据输入端口A0连接2选1多路器MUX0911的Se端、2选1多路器MUX0921的Se端；数据输入端口A1连接2选1多路器MUX0912的Se端、2选1多路器MUX0922的Se端；数据输入端口A2连接2选1多路器MUX0913的Se端、2选1多路器MUX0923的Se端；数据输入端口A3连接2选1多路器MUX0914的Se端、2选1多路器MUX0924的Se端；数据输入端口A4连接2选1多路器MUX0915的Se端、2选1多路器MUX0925的Se端；数据输入端口A5连接2选1多路器MUX0916的Se端、2选1多路器MUX0926的Se端；数据输入端口A6连接2选1多路器MUX0917的Se端、2选1多路器MUX0927的Se端；数据输入端口A7连接2选1多路器MUX0918的Se端、2选1多路器MUX0928的Se端；

数据输出端口O0连接2选1多路器MUX0921的O端；数据输出端口O1连接2选1多路器MUX0922的O端；数据输出端口O2连接2选1多路器MUX0923的O端；数据输出端口O3连接2选1多路器MUX0924的O端；数据输出端口O4连接2选1多路器MUX0925的O端；数据输出端口O5连接2选1多路器MUX0926的O端；数据输出端口O6连接2选1多路器MUX0927的O端；数据输出端口O7连接2选1多路器MUX0928的O端；

D触发器D0901的D端连接2选1多路器MUX0911的O端；D触发器D0901的Q端连接2选1多路器MUX0921的U1端、2选1多路器MUX0912的U1端；D触发器D0902的D端连接2选1多路器MUX0912的O端；D触发器D0902的Q端连接2选1多路器MUX0922的U1端、2选1多路器MUX0913的U1端；D触发器D0903的D端连接2选1多路器MUX0913的O端；D触发器D0903的Q端连接2选1多路器MUX0923的U1端、2选1多路器MUX0914的U1端；D触发器D0904的D端连接2选1多路器MUX0914的O端；D触发器D0904的Q端连接2选1多路器MUX0924的U1端、2选1多路器MUX0915的U1端；D触发器D0905的D端连接2选1多路器MUX0915的O端；D触发器D0905的Q端连接2选1多路器MUX0925的U1端、2选1多路器MUX0916的U1端；D触发器D0906的D端连接2选1多路器MUX0916的O端；D触发器D0906的Q端连接2选1多路器MUX0926的U1端、2选1多路器MUX0917的U1端；D触发器D0907的D端连接2选1多路器MUX0917的O端；D触发器D0907的Q端连接2选1多路器MUX0927的U1端、2选1多路器MUX0918的U1端；D触发器D0908的D端连接2选1多路器MUX0918的O端；D触发器D0908的Q端连接2选1多路器MUX0928的U1端、2选1多路器MUX0911的U1端；

(2)在步骤(1)划分的粗调阶段进行快速搜索以将响应速度提高；粗调阶段中，粗调移位链，包括：D触发器DS0701、D触发器DS0702、D触发器DS0703、D触发器DS0704、D触发器DS0705、D触发器DS0706、D触发器DS0707、D触发器DS0708、6选1多路器MUX0711、6选1多路器MUX0712、6选1多路器MUX0713、6选1多路器MUX0714、6选1多路器MUX0715、6选1多路器MUX0716、6选1多路器MUX0717、6选1多路器MUX0718、非门G0721、传输门G0731、或门G0741、或门G0742、或门G0743、或门G0744、或门G0745、或门G0746、或门G0747、或门G0748；

粗调移位链具有5个输入端口、10个输出端口：输入端口包括置位端口set，时钟端口CLK，上下移控制端口UD，上下移幅度控制端口S_MSB、S_LSB；输出端口包括粗调移位链空指示端口EC、粗调移位链满指示端口FC，粗调移位链传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7；置位端口set连接控制电路的移位链初始化端口，时钟端口CLK连接环形振荡器的时钟输出端口，上下移控制端口UD、上下移幅度控制端口S_MSB、S_LSB连接控制电路的粗调移位链控制端口；粗调移位链空满指示端口EC、FC连接控制电路的粗调移位链状态端口，传输晶体管控制端口O0、O1、O2、O3、O4、O5、O6、O7连接保持移位环的数据输入端口；

粗调移位链内使用的D触发器DS0701、D触发器DS0702、D触发器DS0703、D触发器DS0704、D触发器DS0705、D触发器DS0706、D触发器DS0707、D触发器DS0708各具有4个端口：数据端口D、输出端口Q、时钟端口CP、S端；粗调移位链内使用的6选1多路器MUX0711、6选1多路器MUX0712、6选1多路器MUX0713、6选1多路器MUX0714、6选1多路器MUX0715、6选1多路器MUX0716、6选1多路器MUX0717、6选1多路器MUX0718各具有10个端口：数据输入端口U3、U2、U1、D3、D2、D1，选择端口UD、S_MSB、S_LSB，输出端口O；粗调移位链内部具体连接关系如下：

连接置位端口set连接或门G0741的第一输入端、或门G0742的第一输入端、或门G0743的第一输入端、或门G0744的第一输入端、或门G0745的第一输入端、或门G0746的第一输入端、或门G0747的第一输入端、或门G0748的第一输入端；D触发器DS0701的S端连接或门G0741的输出端、D触发器DS0702的S端连接或门G0742的输出端、D触发器DS0703的S端连接或门G0743的输出端、D触发器DS0704的S端连接或门G0744的输出端、D触发器DS0705的S端连接或门G0745的输出端、D触发器DS0706的S端连接或门G0746的输出端、D触发器DS0707的S端连接或门G0747的输出端、D触发器DS0708的S端连接或门G0748的输出端；时钟端口CLK连接D触发器DS0701的CP端、D触发器DS0702的CP端、D触发器DS0703的CP端、D触发器DS0704的CP端、D触发器DS0705的CP端、D触发器DS0706的CP端、D触发器DS0707的CP端、D触发器DS0708的CP端；上下移控制端口UD连接6选1 多路器MUX0711的UD端、6选1多路器MUX0712的UD端、6选1多路器MUX0713的UD端、6选1多路器MUX0714的UD端、6选1多路器MUX0715的UD端、6选1多路器MUX0716的UD端、6选1多路器MUX0717的UD端、6选1多路器MUX0718的UD端；上下移幅度控制端口S_MSB端连接6选1多路器MUX0711的S_MSB端、6选1多路器MUX0712的S_MSB端、6选1多路器MUX0713的S_MSB端、6选1多路器MUX0714的S_MSB端、6选1多路器MUX0715的S_MSB端、6选1多路器MUX0716的S_MSB端、6选1多路器MUX0717的S_MSB端、6选1多路器MUX0718的S_MSB端；下移幅度控制端口S_LSB端连接6选1多路器MUX0711的S_LSB端、6选1多路器MUX0712的S_LSB端、6选1多路器MUX0713的S_LSB端、6选1多路器MUX0714的S_LSB端、6选1多路器MUX0715的S_LSB端、6选1多路器MUX0716的S_LSB端、6选1多路器MUX0717的S_LSB端、6选1多路器MUX0718的S_LSB端；

D触发器DS0701的D端连接6选1多路器MUX0711的O端；D触发器DS0702的D端连接6选1多路器MUX0712的O端；D触发器DS0703的D端连接6选1多路器MUX0713的O端；D触发器DS0704的D端连接6选1多路器MUX0714的O端；D触发器DS0705的D端连接6选1多路器MUX0715的O端；D触发器DS0706的D端连接6选1多路器MUX0716的O端；D触发器DS0707的D端连接6选1多路器MUX0717的O端；D触发器DS0708的D端连接6选1多路器MUX0718的O端；D触发器DS0701的Q端连接粗调移位链传输晶体管控制端口O0，同时连接6选1多路器MUX0712的U1端、6选1多路器MUX0713的U2端、6选1多路器MUX0714的U3端、非门G0721的输入端；D触发器DS0702的Q端连接粗调移位链传输晶体管控制端口O1，同时连接6选1多路器MUX0711的D1端、6选1多路器MUX0713的U1端、6选1 多路器MUX0714的U2端、6选1多路器MUX0715的U3端、或门G0741的第二输入端；D触发器DS0703的Q端连接粗调移位链传输晶体管控制端口O2，同时连接6选1多路器MUX0712的D1端、6选1多路器MUX0711的D2端、6选1多路器MUX0714的U1端、6选1多路器MUX0715的U2端、6选1多路器MUX0716的U3端、或门G0742的第二输入端；D触发器DS0704的Q端连接粗调移位链传输晶体管控制端口O3，同时连接6选1多路器MUX0713的D1端、6选1多路器MUX0712的D2端、6选1多路器MUX0711的D3端、6选1多路器MUX0715的U1端、6选1多路器MUX0716的U2端、6选1多路器MUX0717的U3端、或门G0743的第二输入端；D触发器DS0705的Q端连接粗调移位链传输晶体管控制端口O4，同时连接6选1多路器MUX0714的D1端、6选1多路器MUX0713的D2端、6选1多路器MUX0712的D3端、6选1多路器MUX0716的U1端、6选1多路器MUX0717的U2端、6选1多路器MUX0718的U3端、或门G0744的第二输入端；D触发器DS0706的Q端连接粗调移位链传输晶体管控制端口O5，同时连接6选1多路器MUX0715的D1端、6选1多路器MUX0714的D2端、6选1多路器MUX0713的D3端、6选1多路器MUX0717的U1端、6选1多路器MUX0718的U2端、或门G0745的第二输入端；D触发器DS0707的Q端连接粗调移位链传输晶体管控制端口O6，同时连接6选1多路器MUX0716的D1端、6选1多路器MUX0715的D2端、6选1多路器MUX0714的D3端、6选1多路器MUX0718的U1端、或门G0746的第二输入端；D触发器DS0708的Q端连接粗调移位链传输晶体管控制端口O7，同时连接6选1多路器MUX0717的D1端、6选1多路器MUX0716的D2端、6选1多路器MUX0715的D3端、或门G0747的第二输入端；

6选1多路器MUX0711的U3端连接电源；6选1多路器MUX0711的U2 端接电源，同时连接6选1多路器MUX0712的U3端；6选1多路器MUX0711的U1端接电源，同时连接6选1多路器MUX0712的U2端、6选1多路器MUX0713的U3端；6选1多路器MUX0718的D3端接地；6选1多路器MUX0718的D2端接地，同时连接6选1多路器MUX0717的D3端；6选1多路器MUX0718的D1端接地，同时连接6选1多路器MUX0717的D2端、6选1多路器MUX0716的D3端；

非门G0721输出端连接粗调移位链满指示端口FC；传输门G0731的输出端连接粗调移位链空指示端口EC；或门G0748的第二输入端接地；

(3)步骤(2)粗调阶段结束后，在中调阶段进行过渡与缓冲；

(4)步骤(3)中调阶段结束后，在细调阶段最小化传输晶体管的标准宽长优化电源纹波；在细条阶段，细调比较器电路，包括：NMOS管N0501、NMOS管N0502、NMOS管N0503、NMOS管N0504、NMOS管N0505、NMOS管N0506；PMOS管P0511、PMOS管P0512、PMOS管P0513、PMOS管P0514；非门G0521、非门G0522、非门G0523、非门G0524；

细调采用细调比较器电路具有3个输入端口、1个输出端口：输入端口包括时钟端口CLK，输入电压端口VI，参考电压端口Vref；输出端口包括电压高低指示端口HL；其中时钟端口CLK连接环形振荡器的时钟输出端口，输入电压端口VI连接传输晶体管阵列的输出电压端口，参考电压端口Vref连接带隙基准电路产生的参考电压Vref；电压高低指示端口HL连接控制电路的传输晶体管阵列的输出电压状态端口；细调比较器电路内部具体连接关系如下：

NMOS管N0501的源极接地；NMOS管N0501的栅极连接参考电压端口Vref；NMOS管N0501的漏极连接NMOS管N0503的源极；NMOS管N0502的源极接地；NMOS管N0502的栅极连接输入电压端口VI；NMOS管N0502 的漏极连接NMOS管N0504的源极；NMOS管N0503的栅极连接PMOS管P0511的栅极、非门G0523的输出端；NMOS管N0503的漏极连接NMOS管N0505的源极；NMOS管N0504的栅极连接PMOS管P0512的栅极、非门G0524的输出端；NMOS管N0504的漏端连接NMOS管N0506的源极；NMOS管N0505的栅极连接NMOS管N0506的漏极、PMOS管P0512的漏极、PMOS管P0513的栅极、PMOS管P0514的漏极、非门G0522的输入端；NMOS管N0505的漏极连接NMOS管N0506的栅极、PMOS管P0511的漏极、PMOS管P0513的漏极、PMOS管P0514的栅极，非门G0521的输入端；PMOS管P0511的源极接电源；PMOS管P0512的源极接电源；PMOS管P0513的源极接电源；PMOS管P0514的源极接电源；非门G0521的输出端接NC；非门G0522的输出端连接电压高低指示端口HL；非门G0523的输入端连接时钟端口CLK；非门G0524的输入端连接时钟端口CLK；

(5)步骤(4)细调阶段结束后，采用加固单元对电路进行抗辐射加固。

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