CN108352383A - Esd保护和限制器电路 - Google Patents

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Abstract

描述了静电放电保护电路和操作方法。ESD电路可以包括两个支路，每个支路包括晶体管，两个支路被布置为响应于两个端子之间的过电压情况，对两个电路端子之间电压和电流进行分流。每个晶体管的导通电压可以通过串联连接的二极管来设定。

Description

ESD保护和限制器电路
背景技术
技术领域
本技术涉及静电放电保护电路。
相关技术的讨论
近年来，氮化镓半导体材料因其理想的电子和光电特性受到显著关注。氮化镓(GaN)具有与可见光谱的蓝色波长区域相对应的较宽的大约3.4eV的直接带隙。基于GaN及其合金的发光二极管(LED)和激光二极管(LD)已经被开发出来并且市售。这些器件能够发射范围从可见光谱的紫色到红色区域的可见光。
由于其较宽的带隙，氮化镓与诸如硅之类的其他半导体相比更能抵抗雪崩击穿，并且能够在更高的温度下保持电学性能。与硅相比，GaN还具有更高的载流子饱和速度。另外，GaN具有纤锌矿型晶体结构，是一种非常稳定和坚硬的材料，具有高导热性，并且具有比其它传统半导体(例如硅、锗和砷化镓等)高得多的熔点。因此，GaN可用于高速、高电压和高功率应用。例如，氮化镓材料可以用于射频(RF)通信、雷达和微波应用的半导体放大器。
尽管氮化镓材料能够更好地抵抗雪崩击穿，但由氮化镓制成的器件仍然容易由于过电压情况受到损害，这种过电压情况可能例如通过静电放电(ESD)而发生。另外，一些器件(例如基于氮化镓的放大器)可以受益于其输入端处的过电压保护，以便接收高信号电平的放大器不被损害。
发明内容
描述了用于静电放电(ESD)和过电压保护的电路和方法。根据一些实施例，ESD电路包括耦接在两个端子之间的并联支路。并联支路可以被配置为响应于在两个端子之间出现过电压情况而在两个端子之间对称地分流电流。每个支路包括一个晶体管，该晶体管以可以通过串联连接的二极管设置的预定触发电平来接通。ESD电路可以是紧凑的并且可堆叠的(例如，串联连接)以在较高的导通电压下提供保护。
根据一些实施例，一种静电放电保护电路可以包括第一端子、第二端子、和连接在第一端子和第一晶体管的控制端子之间的第一二极管堆叠。保护电路还可以包括耦接到第一端子的第一晶体管的第一载流端子和耦接到第二端子的第一晶体管的第二载流端子。在一些方面，ESD保护电路还可以包括第一旁路二极管，其具有连接到第一晶体管的第一载流端子的负极以及连接到第一端子的正极。该ESD保护电路还可以包括第一基极二极管，其具有连接到第一晶体管的控制端子的负极以及连接到第一二极管堆叠的正极。在一些实施方式中，ESD保护电路还可以包括：第二二极管堆叠，其连接在第二端子和第二晶体管的控制端子之间；耦接到第二端子的第二晶体管的第一载流端子；以及耦接到第一端子的第二晶体管的第二载流端子。
在一些方面，ESD保护电路还可以包括：第一旁路二极管，其具有连接到第一晶体管的第一载流端子的负极和连接到第一端子的正极；第一基极二极管，其具有连接到第一晶体管的控制端子的负极和连接到第一二极管堆叠的正极；第二旁路二极管，其具有连接到第二晶体管的第一载流端子的负极和连接到第二端子的正极；以及第二基极二极管，其具有连接到第二晶体管的控制端子的负极和连接到第二二极管堆叠的正极。根据一些方面，第一基极二极管的正极和第二基极二极管的正极连接到在第一二极管堆叠和第二二极管堆叠之间的相同节点。
在一些方面，ESD保护电路可以在第一端子与第二端子之间具有小于2pF的电容。在一些实施方式中，该电容在约0.1GHz到约12GHz之间的频率范围上小于2pF。根据一些实施方式，第一晶体管和第二晶体管是异质结双极晶体管。在一些方面，异质结双极晶体管包括砷化镓。根据一些方面，第一旁路二极管和第二旁路二极管是肖特基二极管。在一些情况下，ESD保护电路可以在半导体管芯上的测量面积小于100μm×100μm的区域内形成。
在一些实施方式中，ESD保护电路连接到氮化镓放大器电路的输入端子，并被配置为保护氮化镓放大器电路在其输入端处免受过电压和/或过功率的影响。在一些方面中，ESD保护电路保护氮化镓放大器电路免受超过大约30dBm的功率水平的影响。
在一些实施例中，一种静电放电保护电路可以包括：第一端子；第二端子；以及连接在第一端子和第二端子之间的第一支路，其中，第一支路包括连接在第一晶体管的第一载流端子和第一端子之间的第一旁路二极管。该保护电路还可以包括连接在第一端子和第二端子之间的第二支路，其中，第二支路包括连接在第二晶体管的第一载流端子和第二端子之间的第二旁路二极管。第一晶体管可以被配置为当第一端子与第二端子之间的电压超过正值时导通，并且第二晶体管可以被配置为在第一端子与第二端子之间的电压降至低于负值时导通。在一些方面中，负值的绝对值约等于正值。
在一些方面中，第一端子连接到氮化镓放大器电路的射频输入端子。第一晶体管和第二晶体管可以是异质结双极晶体管，并且可以包括砷化镓。
在一些实施方式中，ESD保护电路还可以包括具有连接到第一晶体管的控制端子的负极的第一基极二极管，以及连接在第一端子和第一基极二极管的正极之间的第一二极管堆叠，其中，正值至少部分地由第一基极二极管和第一二极管堆叠来确定。ESD保护电路还可以包括具有连接到第二晶体管的控制端子的负极的第二基极二极管，以及连接在第二端子和第二基极二极管的正极之间的第二二极管堆叠，其中，负值至少部分地由第二基极二极管和第二二极管堆叠来确定。
根据一些方面，ESD保护电路可以在第一端子与第二端子之间具有小于2pF的电容。电容可以在约0.1GHz到约12GHz之间的频率范围上小于2pF。
在一些实施方式中，ESD保护电路可以形成在半导体管芯上的测量小于100μm×100μm的面积内。
还描述了操作静电放电保护电路的方法。根据一些实施例，操作ESD电路的方法可以包括以下操作：接收第一端子处的电压；将所述电压施加到第一二极管堆叠和第一基极二极管两端，第一二极管堆叠和第一基极二极管与第一晶体管的控制端子串联连接；如果电压超过第一值，则导通第一晶体管；以及通过第一端子与第二端子之间串联连接的第一晶体管的载流端子以及第一旁路二极管对电流进行分流。
在一些方面中，该方法还可以包括：将所述电压施加到第二二极管堆叠和第二基极二极管两端，第二二极管堆叠和第二基极二极管与第二晶体管的控制端子串联连接；如果电压小于第二值，则导通第二晶体管；以及通过第一端子与第二端子之间的第二晶体管的载流端子以及第二旁路二极管对电流进行分流。在一些实施方式中，第二值的绝对值约等于第一值。该方法还可以包括对来自氮化镓放大器的射频输入端或其他电子电路的电流进行分流。在一些情况下，操作ESD保护电路的方法包括接收电压作为时变信号，该时变信号在约0.1GHz到约12GHz之间的一个或更多个频率处变化。
上述设备和方法实施例可以被包括在与以上或以下进一步详细描述的方面、特征和行为的任何合适的组合。本教导的这些和其他方面、实施例和特征能够结合附图从以下描述中更充分地理解。
附图说明
本领域技术人员将理解，本文描述的附图仅用于说明目的。应该理解的是，在一些情况下，实施例的各种方面可以被夸大或放大地示出以便于理解实施例。附图不必是按比例的，重点在于说明教导的原理。在附图中，相同的参考标记一般在所有各种附图中指代相同的特征、功能上类似的和/或结构上类似的元件。在附图涉及微制造电路的情况下，可以仅示出一个器件和/或电路来简化附图。在实践时，可以并联地在衬底的大区域上或整个衬底上制作大量的器件或电路。另外，所描绘的器件或电路可以集成在更大的电路内。
当在下面的详细描述中参考附图时，可以使用“顶部”、“底部”、“上”、“下”、“竖直”、“水平”、“上方”、“下方”等空间参照。这些参照仅用于教示的目的，并非旨在作为具体化的器件的绝对参照。具体化的器件可以以任何合适的方式在空间上取向，该方式可以不同于附图中所示的取向。附图不旨在以任何方式限制本教导的范围。
图1描绘了根据一些实施例的静电放电保护器件的电路示意图；
图2示出了根据一些实施例的用于模拟ESD保护的静电放电脉冲；
图3A描绘了根据一些实施例的ESD电压脉冲波形和产生的电路响应；
图3B描绘了根据一些实施例的由ESD事件产生的电流波形；
图4描绘了根据一些实施例的堆叠式ESD保护电路；
图5示出了根据一些实施例的由堆叠式ESD电路提供的过电压保护；
图6A描绘了根据一些实施例的具有可用于基于氮化镓的放大器的无源和有源部件的集成电路；
图6B描绘了根据一些实施例的将具有ESD保护电路的集成电路并入到具有其他管芯的托盘中。
图7示出了根据一些实施例的在正弦波形的放大期间可能发生的过电压保护；
图8示出了根据一些实施例的在过电压保护期间流过ESD保护电路的电流；
图9描绘了用于评估ESD保护电路的电容的电路；以及
图10示出了堆叠式ESD保护电路的电容随RF偏置的变化。
从下面结合附图所述的详细描述中，所说明的实施例的特征和优点将变得更加明显。
具体实施方式
许多电子部件(例如微芯片)可能在制造、运输期间以及在运行时，因静电放电(ESD)事件而损坏。可能被ESD损坏的其他电路元件包括相隔微米级或更小的距离的并联导电迹线、电容器和电感器。薄的绝缘电介质，例如MOS器件中的栅极电介质，特别容易受到ESD事件的损害，在这种情况下，放电能够电弧击穿电介质并产生短路导电通路。在静电放电事件期间，高达1000伏或更高的电压可能被传送到器件或设备。在一些情况下，器件可能在低至25伏的电压下损坏。因此，需要对灵敏部件进行保护以在制造、运输、装置组装期间以及在装置中运行时免受ESD事件的影响。
发明人已经认知并且意识到，保护器件免受ESD影响的一种方式是与器件一起制造集成ESD保护电路，其中，该ESD保护电路被配置为将过电压和/或过电流从灵敏电路分流出去。发明人已经认知并且意识到，ESD保护电路应该是紧凑的，以使它不占用大量的晶片或芯片基板面(real estate)。例如，优选的，ESD保护电路不需要比其保护的电路元件或电路更多的基板面。另外，ESD保护电路应为电压的两极提供过电压保护。
在一些实施方式中，有益的是，ESD保护电路在宽范围的工作频率上具有低电容，并且对正和负过电压对称地激活。例如，这种ESD保护电路可以对于使用基于氮化镓的功率放大器来高速放大射频(RF)信号是有用的。这些放大器可以在高达约12GHz的频率下对正弦信号进行操作。在一些实施例中，放大器可以以高于12GHz的值的频率工作，例如高达24GHz的频率。可以优选低电容(例如，小于约2皮法)以避免明显地改变放大电路的频率特性。
如本文所使用的，短语“氮化镓材料”指氮化镓(GaN)及其合金中的任一种，例如氮化铝镓(AlxGa(1-x)N)、氮化铟镓(InyGa(1-y)N)、氮化铝铟镓(AlxInyGa(1-x-y)N)、氮磷砷化镓(GaAsxPy N(1-x-y))、氮磷砷化铝铟镓(AlxInyGa(1-x-y)AsaPbN(1-a-b))，诸如此类。典型地，当存在时，砷和/或磷处于低浓度(即小于重量的5％)。在某些优选实施例中，氮化镓材料具有高浓度的镓，并且包括少量或不包括铝和/或铟。在高镓浓度的实施例中，(x+y)之和在一些实施方式中可以小于0.4，在一些实施方式中小于0.2，在一些实施方式中小于0.1，或者在其他实施中甚至更小。在一些情况下，优选地，至少一个氮化镓材料层具有GaN的成分(即，x＝y＝a＝b＝0)。例如，在其中形成沟道的有源层可以具有GaN的成分。氮化镓材料可以被掺杂成n型或p型，或者可以不被掺杂。在美国专利No.6,649,287中描述了合适的氮化镓材料，通过引用的方式将其内容整体并入本文。
图1中描绘了根据一些实施例的示例ESD保护电路100。在一些实施例中，ESD保护电路100可以包括并联布置的两个支路107、109，用以对两个端子102、104或电路的节点之间的过电压和/或过电流进行分流。第一支路107可以包括第一旁路二极管114和第一晶体管T1。第二支路109可以包括第二旁路二极管124和第二晶体管T2。ESD保护电路100还可以包括第一二极管堆叠110和第二二极管堆叠120。可以有连接在第一二极管堆叠110和第一晶体管T1的控制端子之间的第一基极二极管112。可以有连接在第二二极管堆叠120和第二晶体管T2的控制端子之间的第二基极二极管122。
根据一些实施例，第一晶体管T1和第二晶体管T2可以包括双极结型晶体管或异质结双极晶体管。在一些实施例中，第一晶体管和第二晶体管可以包括高电子迁移率晶体管或结型场效应晶体管。在其他实施例中可以使用其他晶体管类型。在一些实施方式中，晶体管T1和T2是包含砷化镓材料的异质结双极晶体管(HBT)。短语“砷化镓材料”指砷化镓(GaAs)及其合金(例如，AlGaAs，InGaAs等)中的任一种。根据一些实施例，晶体管T1和T2的导通电压Vbe可以为从约2.5V到约6V。在一些实施方式中，增强型赝晶高电子迁移率晶体管(例如，E-PHEMT)可以用于晶体管T1和T2。在一些情况下，如果不需要对称保护，晶体管T1可以与T2不同。
在第一二极管堆叠110中可以有N个二极管，并且在第二二极管堆叠120中可以有M个二极管。在一些情况下，M＝N。当M＝N时，ESD保护电路100可以为过电压事件提供对称保护。例如，ESD保护电路可以在具有近似相同量级的正的或负的过电压的情况下激活(使T1或T2导通)，以将两个端子102、104之间的过电压和/或电流分流。在一些情况下，M≠N。当M≠N时，ESD保护电路100可以为过电压事件提供不对称保护。例如，ESD保护电路可以针对小于或大于激活ESD保护电路的负电压的量级的正电压而激活。基极二极管112可以是与第一二极管堆叠110中的二极管相同的二极管，并且基极二极管122可以是与第二二极管堆叠120中的二极管相同的二极管。
根据一些实施例，二极管堆叠的二极管和基极二极管可以包括氮化镓材料或砷化镓材料。在一些实施例中，堆叠二极管和基极二极管可以包括具有p-n结的半导体二极管。在一些实施方式中，堆叠二极管和/或基极二极管可以包括具有金属半导体结的肖特基二极管。根据一些实施，堆叠二极管和/或基极二极管可以包括晶体管的基极-发射极或基极-集电极结。在一些实施例中，堆叠二极管和基极二极管可以具有从约50μm2到约150μm2的有源区，并且可以具有从大约0.5V到大约1.5V的导通电压。在其他实施例中，可以使用更大或更小的有源区。
根据一些实施例，旁路二极管114和旁路二极管124可以是具有比堆叠和基极二极管大的有源区的二极管。旁路二极管可以包括氮化镓材料或砷化镓材料。在一些实施例中，旁路二极管可以包括具有p-n结的半导体二极管。在一些实施方式中，旁路二极管114、124可以包括具有金属半导体结的肖特基二极管。根据一些实施方式，旁路二极管可以包括晶体管的基极-发射极或基极-集电极结。根据一些实施方式，旁路二极管的有源区可以从约200μm2到约500μm2。其他实施例可以具有更大或更小的旁路二极管的有源区。在各种实施例中，旁路二极管114、124被布置成在放电事件期间防止高电流流过晶体管T1或T2的基极和集电极。例如，当在晶体管T1的基极触点出现高电压(相对于端子102)时，旁路二极管114将反向偏置。
更详细地，第一二极管堆叠110中的二极管可以与基极二极管112串联连接。基极二极管112的负极可以连接到第一晶体管T1的控制端子(例如，基极或栅极端子)。第一晶体管T1的第一载流端子(例如，集电极或漏极端子)可以连接到第一旁路二极管114的负极。第一旁路二极管的正极可以连接到第一电路端子102，并且第一晶体管的第二载流端子可以连接到第二端子104。
类似地，第二二极管堆叠120的二极管可以与第二基极二极管122串联连接。第二基极二极管122的负极可以连接到第二晶体管T2的控制端子。第二旁路二极管124的负极可连接到第二晶体管的第一载流端子，并且旁路二极管的正极可连接到第二电路端子104。第二晶体管T2的第二载流端子可以连接到第一电路端子102。
在操作中，图1的ESD保护电路100可以保护连接到端子102、104的任何电路或电路元件免受过电压和过电流的影响。当正的过电压出现在第一端子102和第二端子104之间(例如，第一端子处的电压超过第二端子处的电压预定量)时，第一二极管堆叠110的二极管和基极二极管112将变为正向偏置，以使电压出现在第一晶体管T1的控制端子处。当出现在第一端子102处的过电压超过第一二极管堆叠110中的串联连接的二极管、基极二极管112的导通电压、以及第一晶体管T1的基极-到-发射极导通电压时，第一晶体管T1将导通并在第一电路端子102和第二电路端子104之间传导电流。第一晶体管T1的激活有效地通过第一支路107在第一端子102以及第二端子104之间形成短路或分流。
当第二端子104处的电压超过第一端子102处的电压预定量时，第二二极管堆叠120的二极管和第二基极二极管122可以正向导通，以在第二晶体管T2的控制端子处产生电压。在足够高的电压下，第二晶体管T2将导通，以在第二端子104与第一端子102之间通过第二支路109提供分流。根据一些实施例，晶体管T1的导通电压可以从约3V到约9V。在一些实施方式中，晶体管T1的导通电压约为6V。晶体管T2的导通电压可以从约-3V到约-9V。在一些实施方式中，晶体管T2的导通电压约为-6V。使晶体管T1导通的端子102、104之间的电压可以被称为“正向激活电压”。使晶体管T2导通的端子102、104之间的电压可以被称为“反向激活电压”。
使用具有图2中所描绘的电流波形的ESD脉冲来进行对ESD保护电路100的仿真。ESD脉冲的峰值电压约为1000V。使用人体模型确定ESD脉冲的电流波形。图2中所示的电流脉冲在约13ns内上升到大约625mA的值，然后以指数方式衰减。对于仿真，晶体管是HBT，正向激活电压约为6伏，并且反向激活电压约为-6伏。
在图3A和图3B中示出将ESD放电事件仿真为堆叠的ESD保护电路得到的结果。对于这些仿真，两个ESD保护电路100在两个参考电位之间串联堆叠。在图3A中，ESD脉冲波形310被描绘为虚线。该脉冲波形被施加在ESD保护电路的第一端子102和第二端子104之间，并且在大约13.4ns上升到约940V的值。产生的电压波形320、330是在ESD保护电路中的两个位置处测量的，并且也被绘制在图3A中。产生的电压波形的比例在图的右垂直轴上。
第一电压波形320是在第一晶体管T1的基极端子处测量的，并在图3A中被描绘为实线。该波形示出晶体管T1的基极处的电压在14.9ns时达到几乎9V的值。该峰值电压值出现在ESD脉冲波形310的峰值之后约1.5ns。第二电压波形330是在第一晶体管T1的集电极处测量的，并被示出为点划线。集电极电压达到约12.5V的峰值。因此，在1000伏ESD事件的峰值之后约1.5ns内，第一端子102处的电压被抑制到约12.5V。
图3B绘制了ESD保护电路的ESD事件以及图3A的相同ESD事件期间的电流波形。该图包括表示通过第一晶体管T1的集电极的电流的电流波形340，如虚线所示。在ESD事件期间，集电极电流达到约610mA的峰值，并且然后在约120ns中呈指数衰减到该值的一半。图3B还绘制了表示通过第二晶体管T2的集电极的电流的电流波形350。通过与图2比较，ESD电流大部分通过第一晶体管被放电，同时第二晶体管保持断开。
根据一些实施例，ESD保护电路100是紧凑且模块化的。例如，在一些实施例中，ESD保护电路可以与一个或更多个ESD保护电路堆叠(串联连接)，如图4中所描绘的。在一些情况下，可以将ESD保护电路堆叠，以增加ESD保护电路的激活电压。例如，可以期望使堆叠式ESD保护电路400导通的端子410、420间的电压比单个ESD保护电路100发生导通时的电压更高。根据一些实施例，ESD保护电路100可以串联连接。如所示出的，组合的ESD保护电路100可以被布置为保护器件450免受两个端子410、420间出现的过电压和过电流的影响。器件450可以是无源部件、有源部件或集成电路。在一些实施例中，器件450可以是基于氮化镓的放大器电路。
进行数值仿真以评估图4中描绘的堆叠式ESD保护电路400的过电压保护。在图5中示出仿真的结果。对于这些仿真，每个ESD保护电路中的晶体管为HBT，并且每个ESD保护电路的激活电压是±6V。当施加在端子410、420间的电压在-16V到16V之间摆动时，记录通过第一晶体管T1和第二晶体管T2的集电极的电流。
图5中的虚线所示的第一电流波形510表示流过ESD电路400中的第一晶体管T1的集电极的电流。实线所示的第二电流波形520表示流过第二晶体管T2的集电极的电流。如从图中可以看出，堆叠式ESD保护电路的正向激活电压约是+12V，在该电压处，电流开始流过第一晶体管T1的集电极。堆叠式ESD保护电路400的反向激活电压约是-12V。这些激活电压约是单个ESD保护电路100的激活电压的两倍。对于ESD电路，在±8V之间测量漏电流，并且测得该漏电流小于约0.6微安。通过堆叠式ESD保护电路100，能够实现在更大范围的工作电压上的保护。例如，堆叠式ESD保护电路400提供至少20伏(-10V到+10V)的工作电压范围。在一些实施例中，堆叠式ESD保护电路提供至少16伏(-8V到+8V)的工作电压范围并且在该范围上提供小于0.6μA的漏电流。其他工作电压范围和漏电流可以通过堆叠更多或更少的ESD保护电路来获得。
如图6A中所描绘的，ESD保护电路100的一个益处在于其尺寸紧凑并且能够集成到半导体管芯或芯片上。该图描绘了包括无源和有源部件并且可以用于放大器配置中的输入管芯600。可以使用任何合适的半导体(例如砷化镓或锗硅)制造输入管芯。
根据一些实施例，输入管芯600可以包括用于氮化镓放大器的输入匹配网络。在一些实施例中，输入管芯600可以包括连接在输入电路中的电感630、632、634、636和电容610、612。输入管芯还可以包括用于耦合去往和来自输入电路的信号的一个或更多个接触焊盘。例如，输入管芯可以包括用于施加电压偏置以向输入电路供电(例如，偏置一个或更多个晶体管的集电极)的偏置接触焊盘640。可以包括第二接触焊盘650以施加要由下游放大器(例如，位于单独管芯上的氮化镓放大器)放大的RF输入信号。例如，可以包括第三接触焊盘660以连接到氮化镓放大器的栅极输入。在一些实施例中，电路可以包括用于连接到电路的一个或更多个下方导电层的过孔层或者穿过芯片的通孔620。输入管芯600可以包括用于连接电路的各种部件的多个导电互连625。
根据一些实施例，如附图中所描绘的，接触焊盘640、650、660中的一个或更多个可以由一个或更多个ESD保护电路100来保护。没有示出焊盘和保护电路100之间的电连接件以简化附图。在一些实施方式中，两个ESD保护电路串联连接在接触焊盘与参考电位(例如，接地参考)之间。在一些情况下，图6A近似地按比例绘制，并且示出了与其他无源部件(例如电感和电容)相比，ESD保护电路100占据少量的基板面。在一些实施例中，ESD保护电路100占据小于约100μm×100μm的面积。
输入管芯600可以被包括在托盘602中，该托盘602可以包括如图6B所示的两个或更多个管芯。例如，托盘中还可以包括氮化镓放大器管芯680。托盘可以包括托盘焊盘612，托盘焊盘612可以连接到包括托盘的被封装的芯片或器件的导电引脚或导电片(未示出)。可以通过托盘焊盘612制作到外部电源和其他电路的电连接。托盘焊盘可以通过接合线622连接到托盘管芯上的一个或更多个接触焊盘。如附图中所描绘的，接合线还可以用于电连接托盘上的一个或更多个管芯。
图7描绘了施加在上面结合图4描述的堆叠式ESD保护电路400上的正弦信号的曲线图。例如，可以实施堆叠式ESD保护电路400，以保护如图6A和图6B中所描绘的放大电路680的RF输入640。图7的曲线图对应于施加到电路的不同的输入功率水平。功率水平范围从约20dBm到约36dBm，增量为2dBm。所施加的信号的频率约是2GHz。黑色曲线710表示在输入保护电路之后(例如，在第一电感632处)接收到的波形。较高功率水平的光曲线720表示所施加的波形值。如从图7可以看出，当输入功率超过约30dBm时，使得RF输入端650处的电压量值超过堆叠式ESD电路的激活电压值，波形失真并被削减。出现变形是因为电流和电压被堆叠式ESD电路分流，该堆叠式ESD电路由于RF输入端650处出现的过电压情况而被激活。因此，ESD保护电路能够保护RF放大器680免受在其输入端处的本来可能损坏放大器的过电压或超额功率(例如，大于约30dBm的功率水平)的影响。此外，利用集成ESD器件能够实现保护，该器件占据小于约100μm×100μm的管芯的表面积。
图8示出了对于在图7中使用的相同施加功率水平，流过ESD保护电路400的晶体管T1和T2的集电极的电流的曲线图。该图示出在低输入功率水平时，很小的电流流过晶体管T1和T2。以低功率水平(例如，对应于约±8V之间的RF电压的功率水平)流过晶体管的电流表示ESD保护电路的少量漏电流。在更高的功率水平下，晶体管T1和T2在其各自的正向导通阶段期间导通，并允许电流通过ESD保护电路分流。由正方形标记的迹线810对应于流过晶体管T1的电流。由三角形标记的迹线820对应于流过晶体管T2的电流。在36dBm的最高施加功率水平下，在RF信号的交替半个周期上，约250mA的峰值电流通过晶体管T1和T2分流。
尽管可以使用ESD保护电路来保护RF放大器的输入端，但重要的是ESD电路具有低电容，使得其不会明显改变放大器或ESD保护电路连接到的其他高速电路的输入阻抗。在一些实施例中，ESD保护电路的电容优选小于2皮法。在一些实施方式中，ESD保护电路的电容优选小于1皮法。在一些情况下，ESD保护电路的电容优选小于0.5皮法。
用如图9中所描绘的测试电路900，来数值地评估堆叠式ESD保护电路400的电容。堆叠保护电路400连接在第一输入端口910和参考电位(接地)之间。直流电压源Vdc通过偏置T 915连接，以将输入RF信号偏置到堆叠式ESD保护电路。对于仿真，Vdc的值从-11伏到+11伏变化。输入端口910和输出端口920各自具有50欧姆的阻抗。ESD保护电路的晶体管T1和T2是砷化镓HBT，并且保护电路各自具有约±6V的激活电压。RF输入信号是正弦的，并且其频率在大约100MHz到大约12GHz之间的频率范围上变化，同时来自输出端口920的信号被监测并被处理以检测堆叠式ESD电路的电容的任何变化。在图10中示出电容仿真之一的结果。对于该仿真，RF频率固定在2GHz。当RF偏置电压Vdc在大约-10伏特到大约10伏特之间变化时，没有测量到明显的电容变化。在偏置电压的该范围内，ESD保护电路的电容保持在约0.1pF。
在第二次仿真中，RF偏置保持固定在约-1.5伏，而RF频率在大约100MHz到大约12GHz之间变化。在一些实施例中，偏置电压(例如，-1.5伏)可以是用于偏置放大器的场效应晶体管的偏置电压。对于该仿真，观测到的电容保持在约0.1pF。基于这些结果，预计ESD电路可以在高达至少12GHz的频率下工作。在一些情况下，它可以在大于12GHz的频率下工作，例如高达约24GHz。
结论
在一些实施例中，术语“约”和“大约”可用于意味着在目标值的±20％内，在一些实施例中在目标值的±10％内，在一些实施例中在目标值的±5％内，并且在一些实施例中甚至在目标值的±2％内。术语“约”和“大约”可以包括目标值。
在此描述的技术可以被实现为方法，已经描述了该方法的至少一些动作。作为该方法的一部分执行的动作可以以任何合适的方式排序。因此，可以构造其中以不同于所描述的顺序执行动作的实施例，包括同时执行一些动作，即使这些动作在说明性实施例中被描述为顺序动作。另外，在一些实施例中，方法可以包括比所描述的那些更多的动作，以及比其他实施例中描述的那些更少的动作。
已经如此描述了本发明的至少一个说明性实施例，本领域技术人员将容易想到各种改变、修改和改进。这样的改变、修改和改进旨在本发明的精神和范围内。因此，前面的描述仅仅是作为例子，而不旨在限制。本发明仅受以下权利要求书及其等同物限定的限制。

Claims (27)

1.一种静电放电(ESD)保护电路，包括：
第一端子；
第二端子；
第一二极管堆叠，其连接在所述第一端子和第一晶体管的控制端子之间；
耦接到所述第一端子的所述第一晶体管的第一载流端子；以及
耦接到所述第二端子的所述第一晶体管的第二载流端子。
2.根据权利要求1所述的ESD保护电路，还包括：
第一旁路二极管，其具有连接到所述第一晶体管的第一载流端子的负极和连接到所述第一端子的正极；以及
第一基极二极管，其具有连接到所述第一晶体管的控制端子的负极和连接到所述第一二极管堆叠的正极。
3.根据权利要求1所述的ESD保护电路，还包括：
第二二极管堆叠，其连接在所述第二端子和第二晶体管的控制端子之间；
耦接到所述第二端子的所述第二晶体管的第一载流端子；以及
耦接到所述第一端子的所述第二晶体管的第二载流端子。
4.根据权利要求3所述的ESD保护电路，还包括：
第一旁路二极管，其具有连接到所述第一晶体管的第一载流端子的负极和连接到所述第一端子的正极；
第一基极二极管，其具有连接到所述第一晶体管的控制端子的负极和连接到所述第一二极管堆叠的正极；
第二旁路二极管，其具有连接到所述第二晶体管的第一载流端子的负极和连接到所述第二端子的正极；以及
第二基极二极管，其具有连接到所述第二晶体管的控制端子的负极和连接到所述第二二极管堆叠的正极。
5.根据权利要求4所述的ESD保护电路，在所述第一端子与第二端子之间具有小于2pF的电容。
6.根据权利要求5所述的ESD保护电路，其中，所述电容在约0.1GHz到约12GHz之间的频率范围上小于2pF。
7.根据权利要求4所述的ESD保护电路，在半导体管芯上的测量面积小于100μm×100μm的区域内形成。
8.根据权利要求4所述的ESD保护电路，其中，所述第一基极二极管的正极和所述第二基极二极管的正极连接到在所述第一二极管堆叠和所述第二二极管堆叠之间的相同节点。
9.根据权利要求4所述的ESD保护电路，其中，所述第一晶体管和第二晶体管是异质结双极晶体管。
10.根据权利要求9所述的ESD保护电路，其中，所述异质结双极晶体管包括砷化镓。
11.根据权利要求4所述的ESD保护电路，其中，所述第一端子连接到氮化镓放大器电路的输入端子。
12.根据权利要求4所述的ESD保护电路，其中，所述第一旁路二极管和所述第二旁路二极管是肖特基二极管。
13.一种静电放电保护电路，包括：
第一端子；
第二端子；
第一支路，其连接在所述第一端子和所述第二端子之间，其中，所述第一支路包括连接在第一晶体管的第一载流端子和所述第一端子之间的第一旁路二极管；
第二支路，其连接在所述第一端子和所述第二端子之间，其中，所述第二支路包括连接在第二晶体管的第一载流端子和所述第二端子之间的第二旁路二极管，其中，所述保护电路被配置为当所述第一端子与第二端子之间的电压超过正值时，导通所述第一晶体管，并且所述保护电路被配置为当所述第一端子与第二端子之间的电压降至低于负值时，导通所述第二晶体管。
14.根据权利要求13所述的ESD保护电路，其中，所述负值的绝对值约等于所述正值。
15.根据权利要求13所述的ESD保护电路，其中，所述第一端子连接到氮化镓放大器电路的射频输入端子。
16.根据权利要求13所述的ESD保护电路，其中，所述第一晶体管和第二晶体管是异质结双极晶体管。
17.根据权利要求16所述的ESD保护电路，其中，所述异质结双极晶体管包括砷化镓。
18.根据权利要求13所述的ESD保护电路，还包括：
第一基极二极管，其具有连接到所述第一晶体管的控制端子的负极；以及
第一二极管堆叠，其连接在所述第一端子和所述第一基极二极管的正极之间，其中，所述正值至少部分地由所述第一基极二极管和第一二极管堆叠确定。
19.根据权利要求18所述的ESD保护电路，还包括：
第二基极二极管，其具有连接到所述第二晶体管的控制端子的负极；以及
第二二极管堆叠，其连接在所述第二端子和所述第二基极二极管的正极之间，其中，所述负值至少部分地由所述第二基极二极管和第二二极管堆叠确定。
20.根据权利要求19所述的ESD保护电路，在所述第一端子与第二端子之间具有小于2pF的电容。
21.根据权利要求20所述的ESD保护电路，其中，所述电容在约0.1GHz到约12GHz之间的频率范围上小于2pF。
22.根据权利要求19所述的ESD保护电路，在半导体管芯上的测量面积小于100μm×100μm的区域内形成。
23.一种保护电路的方法，所述方法包括：
接收第一端子处的电压；
将所述电压施加到第一二极管堆叠和第一基极二极管两端，所述第一二极管堆叠和第一基极二极管与第一晶体管的控制端子串联连接；
如果所述电压超过第一值，则导通所述第一晶体管；以及
通过所述第一端子与第二端子之间的所述第一晶体管的载流端子以及第一旁路二极管对电流进行分流。
24.根据权利要求23所述的方法，还包括：
将所述电压施加到第二二极管堆叠和第二基极二极管两端，所述第二二极管堆叠和第二基极二极管与第二晶体管的控制端子串联连接；
如果所述电压小于第二值，则导通所述第二晶体管；以及
通过所述第一端子与所述第二端子之间的所述第二晶体管的载流端子以及第二旁路二极管对电流进行分流。
25.根据权利要求24所述的方法，其中，所述第二值的绝对值约等于所述第一值。
26.根据权利要求24所述的方法，还包括对来自氮化镓放大器的射频输入端的电流进行分流。
27.根据权利要求26所述的方法，还包括接收所述电压作为时变信号，所述时变信号在约0.1GHz到约12GHz之间的一个或更多个频率处变化。
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