CN108305869A - 半导体结构和方法 - Google Patents

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Abstract

本发明实施例提供了一种制造半导体器件的方法和半导体器件，其中，在半导体衬底上方形成具有钴‑锆‑钽的多个层，图案化多个层，并且在CZT材料上方沉积多个介电层和导电材料。另一CZT材料层包封导电材料。本发明实施例涉及半导体结构和方法。

Description

半导体结构和方法
技术领域
本发明实施例涉及半导体结构和方法。
背景技术
通常，电感器是无源电组件，其可以在通过穿过该无源电组件的电流所产生的磁场中存储能量。电感器可以构建为缠绕介电材料或磁性材料的芯的导电材料的线圈。可以测量的电感器的一个参数是电感器存储磁能量的能力，也称为电感器的电感系数。可以测量的另一参数是电感器的品质(Q)因数。电感器的Q因数是电感器的效率的测量方法并且在给定频率下可以计算为电感器的感抗与电感器的电阻的比率。
电感器可以用于广泛的应用中。电感器的一个这样的应用可以是作为抗流器，其中，电感器设计为对电路中具有特定频率的信号具有高感抗，或阻挡电路中具有特定频率的信号，同时允许电路中不同频率处的其他信号的通过。例如，抗流器可以制造为阻挡射频(RF)，并且可以称为RF抗流器，其可以用于无线电通信。电感器的另一应用可以是作为调压器，其中，电感器用于电压控制电路以降低电源中的突然改变，因此对电路系统提供平稳的电压以用于改进系统性能。
传统地，电感器用作离散组件，离散组件放置在诸如印刷电路板(PCB)的衬底上，并且连接至诸如集成电路(IC)芯片、通孔接触焊盘和导电迹线的系统的其他部件。离散电感器体积大，在PCB上使用较大的占用面积，并且消耗大量功率。由于电器件的持续小型化，因此，将电感器集成至IC芯片内是可期望的。因此，需要制造集成的电感器，该集成的电感器在不牺牲电性能的情况下提供尺寸、成本和功率减小的益处。
发明内容
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底上方形成第一钴-锆-钽(CZT)层和第二钴-锆-钽层，其中，所述第一钴-锆-钽层包括：第一金属层；第一钴-锆-钽材料；以及第一氧化钴-锆-钽(OCZT)材料；在所述第二钴-锆-钽层上方施加掩模；湿蚀刻所述第二钴-锆-钽层以暴露所述第一钴-锆-钽层的部分；处理所述第一钴-锆-钽层的暴露的部分；在所述第二钴-锆-钽层上方形成第一介电材料；在所述第一介电材料上方形成第一电感线圈；在所述第一电感线圈上方形成第二介电材料；以及形成穿过所述第二介电材料并且与所述第二钴-锆-钽层接触的第三钴-锆-钽层。
根据本发明的另一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成多个钴-锆-钽(CZT)层，其中，所述多个钴-锆-钽层的每个钴-锆-钽层均包括：金属层；氧化钴-锆-钽材料层；和钴-锆-钽材料，位于所述金属层和所述氧化钴-锆-钽材料层之间；将所述多个钴-锆-钽层成形为阶梯形图案；在所述阶梯形图案上方沉积第一介电帽；在所述第一介电帽上方沉积第二介电帽；在所述第二介电帽上方形成电感线圈；在所述电感线圈上方沉积第三介电帽；形成开口以暴露所述多个钴-锆-钽层；在所述电感线圈上方沉积穿过所述开口的覆盖钴-锆-钽层。
根据本发明的又一些实施例，提供了一种半导体器件，包括：半导体衬底；多个层，位于所述半导体衬底上方，其中，所述多个层具有阶梯形侧壁，并且其中，所述多个层的每个层均包括：金属层；钴-锆-钽(CZT)材料，位于所述金属层上方；以及氧化钴-锆-钽材料，位于所述钴-锆-钽材料上方；多个介电层，位于所述多个层上方；电感线圈，位于所述多个介电层上方；覆盖电介质，位于所述电感线圈上方；以及第二钴-锆-钽材料，穿过所述多个介电层在所述覆盖电介质上方延伸，并且与所述多个层的至少一个接触。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A至图1B示出了根据一些实施例的在半导体衬底上方形成的CZT多层。
图2示出了根据一些实施例的CZT多层的图案化。
图3示出了根据一些实施例的处理。
图4示出了根据一些实施例的介电帽的形成。
图5示出了根据一些实施例的电感线圈的形成。
图6A至图6B示出了根据一些实施例的穿过介电帽的开口的形成。
图7示出了根据实施例的电感线圈上方的CZT多层的形成。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的许多不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
将关于作为电感器的一部分集成的钴锆钽(CZT)材料来描述实施例。然而，使用CZT材料的其他实施例都完全地旨在包括在实施例的范围内。
现在参照图1A，在半导体衬底101上形成第一CZT多层103、第二CZT多层105、第三CZT多层107、第四CZT多层109和第五CZT多层111。在实施例中，半导体衬底101可以包括掺杂或未掺杂的块状硅，或绝缘体上硅(SOI)衬底的有源层。通常，SOI衬底包括诸如硅、锗、硅锗、SOI、绝缘体上硅锗(SGOI)或它们的组合的半导体材料的层。可以使用包括多层衬底、梯度衬底或混合取向衬底的其他衬底。
可选地，可以在半导体衬底101内和/或上形成有源器件(未单独示出)和无源器件。这种有源器件可以包括晶体管、电容器、电阻器、这些的组合等。可以包括任何合适的器件。
图1B示出了图1A中标记为114的虚线框的放大图，其中，第一CZT多层103和第二CZT多层105形成在半导体衬底101上方。在实施例中，第一CZT多层103由多个不同的层形成，其中，多个不同的层的至少一个是第一CZT层117。在特定实施例中，第一CZT多层103包括第一金属层115、第一CZT层117和第一氧化CZT(OCZT)层119。在实施例中，第一金属层115可以是诸如钽的金属，但是可以使用任何合适的金属，并且可以使用诸如化学汽相沉积、原子层沉积、物理汽相沉积的沉积工艺或任何其他合适的沉积工艺形成。此外，第一金属层115可以形成至介于约 和约之间(诸如约)的第一厚度T1，但是可以利用任何合适的厚度。
第一CZT层117形成在第一金属层115上并且包括CoxZryTaz(CZT)，其中，x、y和z分别表示钴(Co)、锆(Zr)和钽(Ta)的原子百分比。在一些实施例中，x在从约0.85至约0.95的范围内，y在从约0.025至约0.075的范围内，并且z在从约0.025至约0.075的范围内。在特定实施例中，x＝0.915，y＝0.04以及z＝0.045。在实施例中，可以使用诸如化学汽相沉积、原子层沉积或物理汽相沉积的沉积工艺形成第二厚度T2的第一CZT层117，第二厚度T2介于第一厚度T1(第一金属层115的)的约10倍和约200倍之间，诸如介于约和约之间，诸如然而，可以利用任何合适的厚度或沉积工艺。
第一氧化CZT层119可以形成在第一CZT层117上方并且包括OvCoxZryTaz(OCZT)，其中，v、x、y和z分别表示氧(O)、钴(Co)、锆(Zr)和钽(Ta)的原子百分比。在一些实施例中，v在从约0.5和约0.65的范围内，x在从约0.85至约0.95的范围内，y在从约0.025至约0.075的范围内，并且z在从约0.025至约0.075的范围内。在特定实施例中，v＝0.60，x＝0.37，y＝0.014以及z＝0.016。在实施例中，可以使用诸如化学汽相沉积、原子层沉积或物理汽相沉积的沉积工艺形成第三厚度T3的第一氧化CZT层119，第三厚度T3介于第一厚度T1(第一金属层115的)的约1倍和约10倍之间，诸如介于约和约之间，诸如然而，可以利用任何合适的厚度或沉积工艺。
一旦已经形成第一氧化CZT层119，第一CZT多层103可以具有第一金属层115、第一CZT层117和第一OCZT层119之间的组合厚度。在实施例中，组合厚度Tc介于约0.1μm和约0.7μm之间，诸如约0.5μm。然而，可以利用任何合适的厚度。
此外，通过形成第一氧化CZT层119并且已经满足组合厚度Tc，则已经创建了形成第一CZT多层103的第一循环，一旦已经形成第一CZT多层103，可以通过重复用于形成第一CZT多层103的工艺形成第二CZT多层105。例如，在实施例中，可以通过形成第二金属层121、第二CZT层123和第二OCZT层124来形成第二CZT多层105，其中，第二金属层121、第二CZT层123和第二OCZT层124由与第一CZT多层103中的第一金属层115、第一CZT层117和第一OCZT层119类似的材料、类似的工艺和类似的厚度形成。然而，可以利用材料、工艺和厚度的任何合适的组合。
现在回参照图1A，通过重复与用于第一CZT多层103和第二CZT多层105的那些类似的工艺，在第二CZT多层105上方形成第三CZT多层107、第四CZT多层109和第五CZT多层111。然而，虽然可以使用类似的工艺，但是层与层的材料、厚度和工艺也可以不同。可以利用任何合适的工艺和参数。
此外，虽然图1A中仅示出了五个CZT多层(第一CZT多层103、第二CZT多层105、第三CZT多层107、第四CZT多层109和第五CZT多层111)，但是可以利用任何合适的数量的CZT多层。例如，在特定实施例中，可以存在介于约5和约50个之间的CZT多层，诸如介于约10和50个之间的CZT多层，诸如23个CZT多层。因此，CZT多层的总厚度可以介于约2μm和约10μm之间。然而，可以利用任何合适的数量的CZT多层。
此外，图1A示出了第五CZT多层111上方的第一掩模层125的放置和图案化。在实施例中，第一掩模层125可以是使用例如旋涂工艺放置在半导体衬底101上的感光材料，并且之后暴露于图案化的光源以引起光刻胶的曝光部分内的化学反应。之后，可以显影光刻胶以去除光刻胶的曝光或未曝光部分。在另一实施例中，第一掩模层125可以是已经使用光刻胶图案化的硬掩模。可以使用任何合适的层以帮助第一CZT多层103、第二CZT多层105、第三CZT多层107、第四CZT多层109和第五CZT多层111的随后的图案化。
在实施例中，放置并且图案化第一掩模层125以形成图案化下面的层(例如，第一CZT多层103、第二CZT多层105、第三CZT多层107、第四CZT多层109和第五CZT多层111)的掩模。此外，可以以有助于在随后的工艺中成形下面的CZT层的方式图案化第一掩模层125。因此，在实施例中，将第一掩模层125图案化为具有介于约100μm和约400μm之间(诸如约295μm)的第一宽度W1。然而，可以利用任何合适的尺寸。
图2示出了一旦已经图案化第一掩模层125，则可以使用第一掩模层125作为掩模，用第一蚀刻工艺(在图2中由标记为201的波浪线表示)图案化第一CZT多层103、第二CZT多层105、第三CZT多层107、第四CZT多层109和第五CZT多层111。在实施例中，第一蚀刻工艺201是湿蚀刻工艺，该湿蚀刻工艺使用对第一CZT多层103、第二CZT多层105、第三CZT多层107、第四CZT多层109和第五CZT多层111的材料具有选择性的蚀刻剂。
例如，在实施例中，第一蚀刻工艺201可以使用诸如Hf与HNO3组合的蚀刻剂，但是可以可选地利用任何其他合适的蚀刻剂，诸如非组合形式的Hf或HNO3。此外，在实施例中，其中，第一蚀刻工艺201是湿蚀刻，第一蚀刻工艺201可以在介于约20℃和约80℃之间(诸如约25℃)的温度下实施并且持续介于约100s和约600s之间(诸如约350s)的时间。然而，可以利用任何合适的工艺参数。
鉴于第一蚀刻工艺201的各向同性的性质，在第一蚀刻工艺201是湿蚀刻工艺的实施例中，将在不同的时间蚀刻各个CZT多层(例如，第一CZT多层103、第二CZT多层105、第三CZT多层107、第四CZT多层109和第五CZT多层111)，因为它们的每个均通过去除上面的层而暴露。因此，对于越远离半导体衬底101的CZT多层(例如，第五CZT多层111)，蚀刻工艺将开始的越早，导致一个或多个CZT多层底切第一掩模层125。例如，在实施例中，最接近第一掩模层125的CZT多层(例如，当存在五个多层时，第五CZT多层111)可能底切第一掩模层125第一距离D1，第一距离D1介于约5μm和约50μm之间(诸如约25μm)，导致第五CZT多层111具有介于约100μm和约400μm之间(诸如约245μm)的第二宽度W2。然而，可以利用任何合适的距离。
此外，下一CZT多层(例如，第四CZT多层109)可以具有由上面的第五CZT多层111暴露的第一部分203。在实施例中，第四CZT多层109的第一部分203可以具有介于约0.25μm和约2μm之间(诸如约2μm)的第三宽度W3。然而，可以利用任何合适的尺寸。
可以对每一个CZT多层重复这种结构，在这种结构中，一个CZT多层覆盖下面的CZT多层的一些但不是全部并且暴露下面的CZT多层的部分，导致组合的CZT多层的侧壁形成阶梯形图案，阶梯形图案具有等于单独的CZT多层的组合厚度Tc的阶梯高度以及等于第三宽度W3的阶梯宽度。在特定实施例中，阶梯形图案形成为具有介于约5和约70度之间(诸如约15度)的第一角度θ1。然而，可以使用任何合适的尺寸。
此外，如上所述，虽然第一蚀刻工艺201形成阶梯形图案，但是第一蚀刻工艺201也将留下残留物205。具体地，该残留物205可以留在阶梯形图案的阶梯上并且可以包括从第一CZT多层103、第二CZT多层105、第三CZT多层107、第四CZT多层109和第五CZT多层111内的CZT材料的蚀刻留下的诸如钽的材料。
图3示出了第一掩模层125的去除，第二掩模层301的放置以及第一处理工艺(在图2中由标记为303的箭头表示)。在实施例中，其中，第一掩模层125是光刻胶，可以使用灰化工艺去除第一掩模层125，从而使第一掩模层125的温度增加直至光刻胶经历热分解，从而之后可以容易地去除剩余部分。
一旦已经去除第一掩模层125，可以施加第二掩模层301以在第一处理工艺303期间保护第五CZT多层111的顶面。在实施例中，第二掩模层301可以与第一掩模层125类似，诸如是光刻胶材料或硬掩模材料。然而，可以利用任何合适的材料。
此外，一旦已经放置第二掩模层301的材料，则使用例如曝光和显影工艺图案化第二掩模层301。在实施例中，图案化第二掩模层301以覆盖第五CZT多层111的顶面并且因此，具有与第五CZT多层111类似的宽度(例如，第二宽度W2)。在另一实施例中，第二掩模层301具有比第五CZT多层111更小的宽度。
一旦已经放置和图案化第二掩模层301，则可以利用第一处理工艺303去除从第一蚀刻工艺201留下的钽残留物205。如果留在原位，则钽残留物205将干扰随后的沉积工艺(诸如以下关于图4描述的第一介电帽401的沉积)。因此，利用第一处理工艺303去除钽残留物205，使得钽残留物205不能干扰随后的工艺。
在实施例中，第一处理工艺303是使用诸如氩的中性等离子体的等离子体处理工艺，等离子体处理工艺将去除钽残留物205但是将不会不期望地与剩余的结构反应。在实施例中，可以在介于约50℃和约200℃之间(诸如约100℃)的温度下以及在介于约10mTorr和约100mTorr之间(诸如约60mTorr)的压力下利用氩等离子体实施第一处理工艺303。此外，可以实施第一处理工艺303并持续介于约50s和约300s之间(诸如约150s)的时间，以有助于残留物205的去除，但是可以利用任何合适的工艺参数。
图4示出了第二掩模层301的去除以及第一介电帽401和第二介电帽403的沉积。在实施例中，其中，第二掩模层301是光刻胶材料，可以使用如以上关于第一掩模层125的去除描述的灰化工艺去除第二掩模层301。然而，可以利用任何合适的去除工艺。
一旦已经去除第二掩模层301，则沉积第一介电帽401以覆盖CZT多层的堆叠件。在实施例中，第一介电帽401可以是诸如氧化硅的介电材料，但是可以利用诸如氮化硅的任何合适的介电材料。可以使用诸如化学汽相沉积、原子层沉积、物理汽相沉积等的沉积工艺形成介于约0.1μm和约2μm之间(诸如约1μm)的厚度的第一介电帽401。然而，可以利用任何合适的工艺和厚度。
通过从CZT多层的阶梯形结构清除钽残留物205，钽残留物205不能干扰第一介电帽401的沉积工艺。因此，第一介电帽401(例如，氮化硅)的沉积可能产生数量减少的空隙(如果有的话)，导致涡流减少以及电感电平增加。此外，在没有钽残留物205的干扰的情况下，氮化硅将具有增强的粘合力，导致器件结构上更可靠。
在已经形成第一介电帽401之后，可以在第一介电帽401上方形成第二介电帽403。在实施例中，第二介电帽403与第一介电帽401相比，是不同的介电材料。例如，在实施例中，其中，第一介电帽401是氧化硅，第二介电帽403是氮化硅。在另一实施例中，其中，第一介电帽401是氮化硅，第二介电帽403可以是氧化硅。然而，可以利用任何其他合适的电介质。可以使用诸如化学汽相沉积、原子层沉积、物理汽相沉积、这些的组合等的沉积工艺形成第二介电帽403。第二介电帽403可以形成至介于约0.1μm和约2μm之间(诸如约0.7μm)的厚度。然而，可以利用任何合适的沉积工艺和厚度。
可选地，可以在第二介电帽403上方形成第三介电帽(在图4中由虚线405表示)。在实施例中，第三介电帽405可以与第一介电帽401类似，诸如当第一介电帽401是氮化硅时，第三介电帽405为氮化硅或当第一介电帽401是氧化硅时，第三介电帽405为氧化硅。因此，第一介电帽401、第二介电帽403和第三介电帽405的组合形成了氮化物-氧化物-氮化物(NON)电介质或氧化物-氮化物-氧化物(ONO)电介质。
图5示出了介电帽上方的电感线圈501的形成。在实施例中，电感线圈501可以是将电感器连接至半导体器件的其他部分(例如，有源和无源器件或外部连接件)的再分布层的一部分。在实施例中，可以通过诸如CVD或溅射的合适的形成工艺首先形成钛铜合金的晶种层(未示出)来形成电感线圈501。之后，可以形成光刻胶(也未示出)以覆盖晶种层，并且之后，可以图案化光刻胶以暴露晶种层的期望定位电感线圈501的那些部分。
一旦已经形成和图案化光刻胶，可以通过诸如镀的沉积工艺在晶种层上形成诸如铜的导电材料。然而，虽然讨论的材料和方法适用于形成导电材料，但这些材料仅仅是示例性的。诸如AlCu或Au的任何其他合适的材料以及诸如CVD或PVD的任何其他合适的形成工艺可以可选地用于形成电感线圈501。
一旦已经形成导电材料，可以通过诸如化学剥离和/或灰化的合适的去除工艺去除光刻胶。此外，在光刻胶的去除之后，可以通过例如使用导电材料作为掩模的合适的蚀刻工艺去除由光刻胶覆盖的晶种层的那些部分。
电感线圈501可以形成为具有介于约10μm和约300μm之间(诸如约70μm)的第四宽度W4。此外，电感线圈501可以形成为具有介于约5μm和约20μm之间(诸如约14μm)的第四厚度T4。同样，虽然图5中仅示出了电感器的两个单独的线圈，但是可以存在任何合适数量的线圈。然而，可以利用任何合适的尺寸。
图5也示出了一旦已经形成电感线圈501，则可以在电感线圈501上方形成第四介电帽503。在实施例中，第四介电帽503可以是氮化硅或氧化硅，并且可以是与第一介电帽401相同或不同的材料。因此，在不存在第三介电帽405的实施例中，第一介电帽401、第二介电帽403和第四介电帽503形成组合的氮化物-氧化物-氮化物层，其中，电感线圈501夹在帽的一部分之间，或者可以形成氧化物-氮化物-氧化物层，其中，电感线圈501夹在帽的一部分之间。可以使用诸如化学汽相沉积、原子层沉积、物理汽相沉积、这些的组合等的沉积工艺形成介于约0.1μm和约2μm之间(诸如约1.1μm)的厚度的第四介电帽503。然而，可以利用任何合适的工艺或厚度。
图6A示出了在已经形成第四介电帽503之后，形成穿过第一介电帽401、第二介电帽403、第三介电帽405(如果存在)以及第四介电帽503的第一开口601以暴露电感线圈501的任一侧上的下面的CZT多层。在实施例中，可以通过放置、曝光和显影光刻胶(未单独示出)，并且之后在诸如反应离子蚀刻的各向异性蚀刻工艺期间利用显影的光刻胶作为掩模来形成第一开口601。然而，可以利用用于形成第一开口601的任何合适的工艺。第一开口601可以形成为具有位于第一开口601的顶部处的第五宽度W5，第五宽度W5介于约10μm和约30μm之间(诸如约20μm)，但是可以利用任何合适的尺寸。
通过使用本文描述的多层，可以减少或消除来自形成第一开口601的缺陷。具体地，通过使用本文描述的层和蚀刻工艺，可以消除或减少蚀刻工艺期间由残留的氮化硅产生的柱缺陷。因此，可以减少缺陷并且可以制造更高效的器件。
图6B示出了图6A中标记为603的虚线框的放大图并且示出了第一介电帽401、第二介电帽403和第四介电帽503(在没有第三介电帽405的情况下)的最终的侧壁。可以看出，不同介电帽之间的不同蚀刻选择性引起了第一介电帽401、第二介电帽403和第四介电帽503的侧壁之间的角度差异。因此，虽然第一开口601可以具有介于约30度和约65度之间(诸如约51.6或52度)的平均值的第二角度θ2的整个侧壁，但是单独的层可以具有彼此不同的角度。
例如，第一介电帽401可以具有介于约10°和约60°之间(诸如约40°)的第三角度θ3。此外，第二介电帽403可以具有介于约20°和约70°之间(诸如约60°)的第四角度θ4，而第四介电帽503可以具有介于约10°和约60°之间(诸如约40°)的第五角度θ5。然而，可以利用任何合适的角度。鉴于这些不同的角度，第二介电帽403使第一开口601的侧壁具有不同角度的扭结轮廓。
图7示出了位于电感线圈501上方的介电罩701的形成。在实施例中，介电罩701是诸如聚苯并恶唑(PBO)的介电材料，但是可以利用任何合适的电介质。可以使用诸如旋涂沉积的工艺将介电罩701沉积至介于约5μm和约25μm之间(诸如约21μm)的厚度。一旦已经沉积介电罩701的材料，则可以使用例如掩模和蚀刻工艺将材料图案化成介电罩701，该掩模和蚀刻工艺也通过第一开口601再次暴露CZT多层。
图7额外地示出了第六CZT多层703的形成，第六CZT多层703位于电感线圈501上方并且穿过第一开口601以与第五CZT多层111接触。在实施例中，第六CZT多层703可以与第一CZT多层103类似，诸如是包括第六金属层、第六CZT层和第六OCZT层的多层。在实施例中，第六金属层、第六CZT层和第六OCZT层可以与第一金属层115、第一CZT层117和第一OCZT层119类似，但是它们也可以不同。
由于第六CZT多层703沉积为穿过第一开口601，因此通过降低柱缺陷，第六CZT多层703将具有提高的覆盖率。例如，使用本文描述的工艺，第六CZT多层703的覆盖率可以从58％上升到75％以上，诸如76％，增加18％。此外，电感(Lac)可以从6.4nH提高到7.0nH，增加9％。
根据实施例，提供了一种制造半导体器件的方法，该方法包括在半导体衬底上方形成第一钴-锆-钽(CZT)层和第二CZT层。第一CZT层包括第一金属层、第一CZT材料和第一氧化CZT(OCZT)材料。在第二CZT层上方施加掩模并且湿蚀刻第二CZT层以暴露第一CZT层的部分。处理第一CZT层的暴露的部分。在第二CZT层上方形成第一介电材料，并且在第一介电材料上方形成第一电感线圈。在第一电感线圈上方形成第二介电材料，并且第三CZT层形成为穿过第二介电材料并且与第二CZT层接触。
根据另一实施例，提供了一种制造半导体器件的方法，该方法包括在衬底上方形成多个钴-锆-钽(CZT)层，其中，多个CZT层的每个CZT层均包括：金属层、氧化CZT材料层以及位于金属层和氧化CZT材料层之间的CZT材料。多个CZT层成形为阶梯形图案，并且在阶梯形图案上方沉积第一介电帽。在第一介电帽上方沉积第二介电帽。在第二介电帽上方形成电感线圈，并且在电感线圈上方沉积第三介电帽。形成开口以暴露多个CZT层并且在电感线圈上方穿过开口沉积覆盖CZT层。
根据又另一实施例，提供了一种半导体器件，该半导体器件包括半导体衬底和位于半导体衬底上方的多个层。多个层具有阶梯形侧壁，并且其中，多个层的每个层均包括：金属层、位于金属层上方的钴-锆-钽(CZT)材料以及位于CZT材料上方的氧化CZT材料。多个介电层位于多个层上方并且电感线圈位于多个介电层上方。帽电介质位于电感线圈上方，并且第二CZT材料穿过多个介电层在覆盖电介质上方延伸，并且与多个层的至少一个接触。
根据本发明的一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在半导体衬底上方形成第一钴-锆-钽(CZT)层和第二钴-锆-钽层，其中，所述第一钴-锆-钽层包括：第一金属层；第一钴-锆-钽材料；以及第一氧化钴-锆-钽(OCZT)材料；在所述第二钴-锆-钽层上方施加掩模；湿蚀刻所述第二钴-锆-钽层以暴露所述第一钴-锆-钽层的部分；处理所述第一钴-锆-钽层的暴露的部分；在所述第二钴-锆-钽层上方形成第一介电材料；在所述第一介电材料上方形成第一电感线圈；在所述第一电感线圈上方形成第二介电材料；以及形成穿过所述第二介电材料并且与所述第二钴-锆-钽层接触的第三钴-锆-钽层。
在上述方法中，所述第一金属层包括钽。
在上述方法中，所述湿蚀刻形成阶梯形图案。
在上述方法中，所述阶梯形图案具有介于5度和70度之间的角度。
在上述方法中，还包括，在形成所述第一介电材料之后和形成所述第一电感线圈之前，形成第三介电材料。
在上述方法中，所述第一介电材料是氮化硅并且所述第三介电材料是氧化硅。
在上述方法中，至少部分利用等离子体工艺实施所述处理。
根据本发明的另一些实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底上方形成多个钴-锆-钽(CZT)层，其中，所述多个钴-锆-钽层的每个钴-锆-钽层均包括：金属层；氧化钴-锆-钽材料层；和钴-锆-钽材料，位于所述金属层和所述氧化钴-锆-钽材料层之间；将所述多个钴-锆-钽层成形为阶梯形图案；在所述阶梯形图案上方沉积第一介电帽；在所述第一介电帽上方沉积第二介电帽；在所述第二介电帽上方形成电感线圈；在所述电感线圈上方沉积第三介电帽；形成开口以暴露所述多个钴-锆-钽层；在所述电感线圈上方沉积穿过所述开口的覆盖钴-锆-钽层。
在上述方法中，所述第一介电帽包括第一材料并且所述第三介电帽包括所述第一材料。
在上述方法中，所述第二介电帽包括与所述第一材料不同的第二材料。
在上述方法中，所述第一材料是氧化硅并且所述第二材料是氮化硅。
在上述方法中，所述第一材料是氮化硅并且所述第二材料是氧化硅。
在上述方法中，还包括，在沉积所述第一介电帽之前，处理所述多个钴-锆-钽层。
在上述方法中，至少部分利用湿蚀刻工艺实施所述多个钴-锆-钽层的成形。
根据本发明的又一些实施例，提供了一种半导体器件，包括：半导体衬底；多个层，位于所述半导体衬底上方，其中，所述多个层具有阶梯形侧壁，并且其中，所述多个层的每个层均包括：金属层；钴-锆-钽(CZT)材料，位于所述金属层上方；以及氧化钴-锆-钽材料，位于所述钴-锆-钽材料上方；多个介电层，位于所述多个层上方；电感线圈，位于所述多个介电层上方；覆盖电介质，位于所述电感线圈上方；以及第二钴-锆-钽材料，穿过所述多个介电层在所述覆盖电介质上方延伸，并且与所述多个层的至少一个接触。
在上述半导体器件中，所述阶梯形侧壁具有介于5度和70度之间的角度。
在上述半导体器件中，所述金属层包括钽。
在上述半导体器件中，所述阶梯形侧壁具有介于0.25μm和2μm之间的阶梯长度。
在上述半导体器件中，所述阶梯形侧壁具有介于0.1μm和0.7μm之间的阶梯高度。
在上述半导体器件中，所述第二钴-锆-钽材料延伸穿过第一开口，所述第一开口延伸穿过所述覆盖电介质和所述多个介电层，其中，所述第一开口具有扭结轮廓的第一侧壁。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在半导体衬底上方形成第一钴-锆-钽(CZT)层和第二钴-锆-钽层，其中，所述第一钴-锆-钽层包括：
第一金属层；
第一钴-锆-钽材料；以及
第一氧化钴-锆-钽(OCZT)材料；
在所述第二钴-锆-钽层上方施加掩模；
湿蚀刻所述第二钴-锆-钽层以暴露所述第一钴-锆-钽层的部分；
处理所述第一钴-锆-钽层的暴露的部分；
在所述第二钴-锆-钽层上方形成第一介电材料；
在所述第一介电材料上方形成第一电感线圈；
在所述第一电感线圈上方形成第二介电材料；以及
形成穿过所述第二介电材料并且与所述第二钴-锆-钽层接触的第三钴-锆-钽层。
2.根据权利要求1所述的方法，其中，所述第一金属层包括钽。
3.根据权利要求1所述的方法，其中，所述湿蚀刻形成阶梯形图案。
4.根据权利要求3所述的方法，其中，所述阶梯形图案具有介于5度和70度之间的角度。
5.根据权利要求1所述的方法，还包括，在形成所述第一介电材料之后和形成所述第一电感线圈之前，形成第三介电材料。
6.根据权利要求5所述的方法，其中，所述第一介电材料是氮化硅并且所述第三介电材料是氧化硅。
7.根据权利要求1所述的方法，其中，至少部分利用等离子体工艺实施所述处理。
8.一种制造半导体器件的方法，所述方法包括：
在衬底上方形成多个钴-锆-钽(CZT)层，其中，所述多个钴-锆-钽层的每个钴-锆-钽层均包括：
金属层；
氧化钴-锆-钽材料层；和
钴-锆-钽材料，位于所述金属层和所述氧化钴-锆-钽材料层之间；
将所述多个钴-锆-钽层成形为阶梯形图案；
在所述阶梯形图案上方沉积第一介电帽；
在所述第一介电帽上方沉积第二介电帽；
在所述第二介电帽上方形成电感线圈；
在所述电感线圈上方沉积第三介电帽；
形成开口以暴露所述多个钴-锆-钽层；
在所述电感线圈上方沉积穿过所述开口的覆盖钴-锆-钽层。
9.根据权利要求8所述的方法，其中，所述第一介电帽包括第一材料并且所述第三介电帽包括所述第一材料。
10.一种半导体器件，包括：
半导体衬底；
多个层，位于所述半导体衬底上方，其中，所述多个层具有阶梯形侧壁，并且其中，所述多个层的每个层均包括：
金属层；
钴-锆-钽(CZT)材料，位于所述金属层上方；以及
氧化钴-锆-钽材料，位于所述钴-锆-钽材料上方；
多个介电层，位于所述多个层上方；
电感线圈，位于所述多个介电层上方；
覆盖电介质，位于所述电感线圈上方；以及
第二钴-锆-钽材料，穿过所述多个介电层在所述覆盖电介质上方延伸，并且与所述多个层的至少一个接触。
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