CN108281350A - 固相结晶方法与低温多晶硅tft基板的制作方法 - Google Patents
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Abstract
本发明提供一种固相结晶方法与低温多晶硅TFT基板的制作方法。本发明的固相结晶方法包括：提供非晶硅，将非晶硅加热至第一结晶温度后，对非晶硅继续加热，使其在第一时间段内从第一结晶温度逐渐升温至第二结晶温度，将非晶硅在第二结晶温度保温一段时间后，对非晶硅进行降温，使其在第二时间段内从第二结晶温度逐渐降温至第一结晶温度，对非晶硅继续降温，使其降至室温，得到低温多晶硅。该固相结晶方法能够提高多晶硅晶粒的均一性。本发明的低温多晶硅TFT基板的制作方法采用上述固相结晶方法对非晶硅进行结晶，能够提高多晶硅晶粒的均一性，改善TFT器件的特性。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种固相结晶方法与低温多晶硅TFT基板的制作方法。
背景技术
薄膜晶体管(Thin Film Transistor，简称TFT)是目前液晶显示装置(LiquidCrystal Display，简称LCD)和有源矩阵驱动式有机电致发光显示装置(Active Matrix/Organic Light-Emitting Diode，简称AMOLED)中的主要驱动元件，直接关系到高性能平板显示装置的发展方向。
低温多晶硅由于电子迁移率高，亚阈值摆幅好，开关态电流比大，耗电低，同时可以用于制作高像素密度(PPI)显示器，且可以应用在柔性OLED基板上，近几年引起了广泛的关注。对电压驱动式的液晶显示装置而言，低温多晶硅薄膜晶体管由于其具有较高的迁移率，可以使用体积较小的薄膜晶体管实现对液晶分子的偏转驱动，在很大程度上缩小了薄膜晶体管所占的体积，增加透光面积，得到更高的亮度和解析度；对于电流驱动式的有源矩阵驱动式有机电致发光显示装置而言，低温多晶硅薄膜晶体管可以更好的满足驱动电流要求。
目前，常见的低温多晶硅的晶化方法包括准分子激光退火(ELA，Excimer LaserAnnealing)结晶方法与固相结晶(SPC，Solid Phase Crystallization)方法等。准分子激光退火结晶使用的机台昂贵，制作成本高，而且准分子激光退火结晶的晶粒均一性不好，制得的TFT基板用于显示器中时容易出现显示器亮度不均匀的问题(ELA scan mura)，无法实现大尺寸显示面板的制作。与准分子激光退火结晶方法相比，固相结晶方法的制作成本较低，图1为现有的固相结晶方法的退火工艺曲线示意图，如图1所示，传统的固相结晶方法是直接将非晶硅(a-Si：amorphous silicon)置于650℃左右的高温环境中持续加热60min左右进行结晶，图2为现有的固相结晶方法制得的晶粒的形态示意图，如图2所示，由于将非晶硅直接放置于高温环境中时，在结晶初始阶段非晶硅不同区域的温度具有较大的差异性，进而使不同区域的晶核的成长速度具有较大的差异性，导致固相结晶形成的晶粒大小不一，均一性差，最终导致TFT器件特性的差异性大，影响良率。
发明内容
本发明的目的在于提供一种固相结晶方法，使非晶硅开始结晶时不同区域的温度的差异性减小，进而使不同区域的晶核的成长速度的差异性减小，大幅度提高固相结晶形成的晶粒的均一性。
本发明的目的还在于提供一种低温多晶硅TFT基板的制作方法，采用上述固相结晶方法对非晶硅进行结晶，能够提高多晶硅晶粒的均一性，从而大幅度改善TFT器件的特性，提高生产良率。
为实现上述目的，本发明提供一种固相结晶方法，包括：提供非晶硅，将非晶硅加热至第一结晶温度后，对非晶硅继续加热，使其在第一时间段内从第一结晶温度逐渐升温至第二结晶温度，将非晶硅在第二结晶温度保温一段时间后，对非晶硅进行降温，使其在第二时间段内从第二结晶温度逐渐降温至第一结晶温度，对非晶硅继续降温，使其降至室温，得到低温多晶硅。
所述第一结晶温度为380-420℃，所述第二结晶温度为630-670℃。
所述第一时间段与第二时间段长度相同，均为1分钟至10分钟，将非晶硅在第二结晶温度保温的时间为30分钟至120分钟。
所述第一时间段与第二时间段均为5分钟，将非晶硅在第二结晶温度保温的时间为60分钟。
所述非晶硅按照恒定的升温速率从第一结晶温度逐渐升温至第二结晶温度，并按照恒定的降温速率从第二结晶温度逐渐降温至第一结晶温度，所述升温速率与降温速率相同。
本发明还提供一种低温多晶硅TFT基板的制作方法，包括如下步骤：
步骤S1、提供衬底基板，在所述衬底基板上沉积缓冲层，在所述缓冲层上沉积非晶硅层，得到待处理基板；
步骤S2、采用固相结晶方法使所述非晶硅层转化为低温多晶硅层，所述固相结晶方法包括：将所述待处理基板加热至第一结晶温度后，对所述待处理基板继续加热，使其在第一时间段内从第一结晶温度逐渐升温至第二结晶温度，将所述待处理基板在第二结晶温度保温一段时间后，对所述待处理基板进行降温，使其在第二时间段内从第二结晶温度逐渐降温至第一结晶温度，对所述待处理基板继续降温，使其降至室温；
步骤S3、对所述低温多晶硅层进行图形化处理，得到有源层；
在所述有源层与缓冲层上沉积栅极绝缘层，在所述栅极绝缘层上形成栅极；
步骤S4、采用自对准技术以所述栅极为掩膜板在所述有源层的两端植入掺杂离子，形成源极接触区、漏极接触区以及位于所述源极接触区与漏极接触区之间且对应于所述栅极下方的沟道区；
步骤S5、在所述栅极与栅极绝缘层上沉积层间介电层，对所述层间介电层与栅极绝缘层进行图形化处理，在所述层间介电层与栅极绝缘层中形成分别对应于有源层的源极接触区与漏极接触区的源极接触孔与漏极接触孔；
步骤S6、在所述层间介电层上形成源极与漏极，所述源极与漏极分别通过源极接触孔与漏极接触孔和有源层的源极接触区与漏极接触区相接触。
所述第一结晶温度为380-420℃，所述第二结晶温度为630-670℃。
所述第一时间段与第二时间段长度相同，均为1分钟至10分钟，将所述待处理基板40在第二结晶温度保温的时间为30分钟至120分钟。
所述第一时间段与第二时间段均为5分钟，将所述待处理基板在第二结晶温度保温的时间为60分钟。
所述待处理基板按照恒定的升温速率从第一结晶温度逐渐升温至第二结晶温度，并按照恒定的降温速率从第二结晶温度逐渐降温至第一结晶温度，所述升温速率与降温速率相同。
本发明的有益效果：本发明的固相结晶方法使非晶硅开始结晶时不同区域的温度的差异性减小，进而使不同区域的晶核的成长速度的差异性减小，大幅度提高固相结晶形成的晶粒的均一性。本发明的低温多晶硅TFT基板的制作方法采用上述固相结晶方法对非晶硅进行结晶，能够提高多晶硅晶粒的均一性，从而大幅度改善TFT器件的特性，提高生产良率。
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
附图中，
图1为现有的固相结晶方法的退火工艺曲线示意图；
图2为现有的固相结晶方法制得的晶粒的形态示意图；
图3为本发明的固相结晶方法的退火工艺曲线示意图；
图4为本发明的固相结晶方法制得的晶粒的形态示意图；
图5为本发明的低温多晶硅TFT基板的制作方法的流程图；
图6为本发明的低温多晶硅TFT基板的制作方法的步骤S1的示意图；
图7为本发明的低温多晶硅TFT基板的制作方法的步骤S2的示意图；
图8至图9为本发明的低温多晶硅TFT基板的制作方法的步骤S3的示意图；
图10为本发明的低温多晶硅TFT基板的制作方法的步骤S4的示意图；
图11为本发明的低温多晶硅TFT基板的制作方法的步骤S5的示意图；
图12为本发明的低温多晶硅TFT基板的制作方法的步骤S6的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
本发明首先提供一种固相结晶方法，包括：提供非晶硅，将非晶硅加热至第一结晶温度后，对非晶硅继续加热，使其在第一时间段内从第一结晶温度逐渐升温至第二结晶温度，将非晶硅在第二结晶温度保温一段时间后，对非晶硅进行降温，使其在第二时间段内从第二结晶温度逐渐降温至第一结晶温度，对非晶硅继续降温，使其降至室温，得到低温多晶硅。
具体的，所述第一结晶温度为380-420℃，所述第二结晶温度为630-670℃。
优选的，所述第一结晶温度为400℃，所述第二结晶温度为650℃。
具体的，所述第一时间段与第二时间段长度相同，均为1分钟至10分钟，将非晶硅在第二结晶温度保温的时间为30分钟至120分钟。
优选的，所述第一时间段与第二时间段均为5分钟，将非晶硅在第二结晶温度保温的时间为60分钟。
优选的，所述非晶硅按照恒定的升温速率从第一结晶温度逐渐升温至第二结晶温度，并按照恒定的降温速率从第二结晶温度逐渐降温至第一结晶温度，所述升温速率与降温速率相同。
如图3所示，与现有的固相结晶方法相比，本发明的固相结晶方法不直接将非晶硅(a-Si)置于650℃左右的高温中加热进行结晶，而是让结晶温度从第一结晶温度(优选400℃)开始，经过第一时间段(优选5分钟)逐渐升温至第二结晶温度(优选650℃)，再在第二结晶温度(优选650℃)保温一段时间(优选60分钟)，然后经过第二时间段(优选5分钟)逐渐降温至第一结晶温度(优选400℃)；这样可以使非晶硅开始结晶时不同区域的温度的差异性减小，进而使不同区域的晶核的成长速度的差异性减小，大幅度提高固相结晶形成的晶粒的均一性。如图4所示，本发明的固相结晶方法制得的低温多晶硅的晶粒的均一性非常优异，该低温多晶硅应用于TFT器件时，能够显著改善TFT器件的特性，提高生产良率。
请参阅图5，本发明还提供一种低温多晶硅TFT基板的制作方法，采用上述固相结晶方法对非晶硅层进行晶化处理，所述低温多晶硅TFT基板的制作方法包括如下步骤：
步骤S1、如图6所示，提供衬底基板10，在所述衬底基板10上沉积缓冲层20，在所述缓冲层20上沉积非晶硅层31，得到待处理基板40。
具体的，所述衬底基板10为玻璃基板。
具体的，所述步骤S1采用等离子体增强化学气相沉积法(PECVD，Plasma EnhancedChemical Vapor Deposition)沉积缓冲层20与非晶硅层31。
具体的，所述缓冲层20包括位于所述衬底基板10上的氮化硅(SiNx)层及位于所述氮化硅(SiNx)层上的氧化硅(SiOx)层。
步骤S2、如图7所示，采用固相结晶方法使所述非晶硅层31转化为低温多晶硅层32，所述固相结晶方法包括：将所述待处理基板40加热至第一结晶温度后，对所述待处理基板40继续加热，使其在第一时间段内从第一结晶温度逐渐升温至第二结晶温度，将所述待处理基板40在第二结晶温度保温一段时间后，对所述待处理基板40进行降温，使其在第二时间段内从第二结晶温度逐渐降温至第一结晶温度，对所述待处理基板40继续降温，使其降至室温。
具体的，所述第一结晶温度为380-420℃，所述第二结晶温度为630-670℃。
优选的，所述第一结晶温度为400℃，所述第二结晶温度为650℃。
具体的，所述第一时间段与第二时间段长度相同，均为1分钟至10分钟，将所述待处理基板40在第二结晶温度保温的时间为30分钟至120分钟。
优选的，所述第一时间段与第二时间段均为5分钟，将所述待处理基板40在第二结晶温度保温的时间为60分钟。
优选的，所述待处理基板40按照恒定的升温速率从第一结晶温度逐渐升温至第二结晶温度，并按照恒定的降温速率从第二结晶温度逐渐降温至第一结晶温度，所述升温速率与降温速率相同。
如图3所示，与现有的固相结晶方法相比，所述步骤S2的固相结晶方法不直接将非晶硅(a-Si)置于650℃左右的高温中加热进行结晶，而是让结晶温度从第一结晶温度(优选400℃)开始，经过第一时间段(优选5分钟)逐渐升温至第二结晶温度(优选650℃)，再在第二结晶温度(优选650℃)保温一段时间(优选60分钟)，然后经过第二时间段(优选5分钟)逐渐降温至第一结晶温度(优选400℃)；这样可以使非晶硅层31开始结晶时不同区域的温度的差异性减小，进而使不同区域的晶核的成长速度的差异性减小，大幅度提高固相结晶形成的晶粒的均一性。如图4所示，所述步骤S2的固相结晶方法制得的低温多晶硅层32的晶粒的均一性非常优异，能够显著改善TFT器件的特性，提高生产良率。
步骤S3、如图8、图9所示，对所述低温多晶硅层32进行图形化处理，得到有源层50；在所述有源层50与缓冲层20上沉积栅极绝缘层60，在所述栅极绝缘层60上形成栅极70。
具体的，所述栅极绝缘层60为氧化硅(SiOx)层。
具体的，所述步骤S3中，所述栅极70的制程为：采用物理气相沉积方法(PVD)在所述栅极绝缘层60上沉积栅极金属层，对所述栅极金属层进行图形化处理，得到栅极70。
具体的，所述栅极70的材料为金属钼(Mo)。
步骤S4、如图10所示，采用自对准技术以所述栅极70为掩膜板在所述有源层50的两端植入掺杂离子，形成源极接触区51、漏极接触区52以及位于所述源极接触区51与漏极接触区52之间且对应于所述栅极70下方的沟道区53。
具体的，所述掺杂离子为P型离子，所述P型离子优选为硼(Boron)离子。
步骤S5、如图11所示，在所述栅极70与栅极绝缘层60上沉积层间介电层80，对所述层间介电层80与栅极绝缘层60进行图形化处理，在所述层间介电层80与栅极绝缘层60中形成分别对应于有源层50的源极接触区51与漏极接触区52的源极接触孔81与漏极接触孔82。
具体的，所述步骤S5采用等离子体增强化学气相沉积法(PECVD)在所述栅极70与栅极绝缘层60上沉积层间介电层80。
具体的，所述层间介电层80包括位于所述栅极70与栅极绝缘层60上的氧化硅(SiOx)层及位于所述氧化硅(SiOx)层上的氮化硅(SiNx)层。
优选的，所述步骤S5还包括：对所述层间介电层80进行图形化处理之前，对附着层间介电层80的整个基板进行快速热退火处理(RTA)，以对有源层50进行活化，使源极接触区51与漏极接触区52中的硼离子与多晶硅形成共价键，减少多晶硅的缺陷，降低后续形成的源极91和漏极92与有源层50之间的接触阻抗，提升电性连接效果，同时还能够使层间介电层80中的氮化硅(SiNx)层中的氢扩散至有源层50中，对多晶硅进行补氢，进一步减少多晶硅的缺陷，使TFT工作更稳定。
步骤S6、如图12所示，在所述层间介电层80上形成源极91与漏极92，所述源极91与漏极92分别通过源极接触孔81与漏极接触孔82和有源层50的源极接触区51与漏极接触区52相接触。
具体的，所述步骤S6中，所述源极91与漏极92的制程为：采用物理气相沉积方法(PVD)在所述层间介电层80上沉积源漏极金属层，对所述源漏极金属层进行图形化处理，得到源极91与漏极92。
具体的，所述源极91与漏极92均包括两第一结构层及夹设于两第一结构层之间的第二结构层，所述第一结构层的材料为钼(Mo)，所述第二结构层的材料为铝(Al)。
综上所述，本发明提供一种固相结晶方法与低温多晶硅TFT基板的制作方法。本发明的固相结晶方法包括：提供非晶硅，将非晶硅加热至第一结晶温度后，对非晶硅继续加热，使其在第一时间段内从第一结晶温度逐渐升温至第二结晶温度，将非晶硅在第二结晶温度保温一段时间后，对非晶硅进行降温，使其在第二时间段内从第二结晶温度逐渐降温至第一结晶温度，对非晶硅继续降温，使其降至室温，得到低温多晶硅。该固相结晶方法使非晶硅开始结晶时不同区域的温度的差异性减小，进而使不同区域的晶核的成长速度的差异性减小，大幅度提高固相结晶形成的晶粒的均一性。本发明的低温多晶硅TFT基板的制作方法采用上述固相结晶方法对非晶硅进行结晶，能够提高多晶硅晶粒的均一性，从而大幅度改善TFT器件的特性，提高生产良率。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。
Claims (10)
1.一种固相结晶方法，其特征在于，包括：提供非晶硅，将非晶硅加热至第一结晶温度后，对非晶硅继续加热，使其在第一时间段内从第一结晶温度逐渐升温至第二结晶温度，将非晶硅在第二结晶温度保温一段时间后，对非晶硅进行降温，使其在第二时间段内从第二结晶温度逐渐降温至第一结晶温度，对非晶硅继续降温，使其降至室温，得到低温多晶硅。
2.如权利要求1所述的固相结晶方法，其特征在于，所述第一结晶温度为380-420℃，所述第二结晶温度为630-670℃。
3.如权利要求1所述的固相结晶方法，其特征在于，所述第一时间段与第二时间段长度相同，均为1分钟至10分钟，将非晶硅在第二结晶温度保温的时间为30分钟至120分钟。
4.如权利要求3所述的固相结晶方法，其特征在于，所述第一时间段与第二时间段均为5分钟，将非晶硅在第二结晶温度保温的时间为60分钟。
5.如权利要求1所述的固相结晶方法，其特征在于，所述非晶硅按照恒定的升温速率从第一结晶温度逐渐升温至第二结晶温度，并按照恒定的降温速率从第二结晶温度逐渐降温至第一结晶温度，所述升温速率与降温速率相同。
6.一种低温多晶硅TFT基板的制作方法，其特征在于，包括如下步骤：
步骤S1、提供衬底基板(10)，在所述衬底基板(10)上沉积缓冲层(20)，在所述缓冲层(20)上沉积非晶硅层(31)，得到待处理基板(40)；
步骤S2、采用固相结晶方法使所述非晶硅层(31)转化为低温多晶硅层(32)，所述固相结晶方法包括：将所述待处理基板(40)加热至第一结晶温度后，对所述待处理基板(40)继续加热，使其在第一时间段内从第一结晶温度逐渐升温至第二结晶温度，将所述待处理基板(40)在第二结晶温度保温一段时间后，对所述待处理基板(40)进行降温，使其在第二时间段内从第二结晶温度逐渐降温至第一结晶温度，对所述待处理基板(40)继续降温，使其降至室温；
步骤S3、对所述低温多晶硅层(32)进行图形化处理，得到有源层(50)；
在所述有源层(50)与缓冲层(20)上沉积栅极绝缘层(60)，在所述栅极绝缘层(60)上形成栅极(70)；
步骤S4、采用自对准技术以所述栅极(70)为掩膜板在所述有源层(50)的两端植入掺杂离子，形成源极接触区(51)、漏极接触区(52)以及位于所述源极接触区(51)与漏极接触区(52)之间且对应于所述栅极(70)下方的沟道区(53)；
步骤S5、在所述栅极(70)与栅极绝缘层(60)上沉积层间介电层(80)，对所述层间介电层(80)与栅极绝缘层(60)进行图形化处理，在所述层间介电层(80)与栅极绝缘层(60)中形成分别对应于有源层(50)的源极接触区(51)与漏极接触区(52)的源极接触孔(81)与漏极接触孔(82)；
步骤S6、在所述层间介电层(80)上形成源极(91)与漏极(92)，所述源极(91)与漏极(92)分别通过源极接触孔(81)与漏极接触孔(82)和有源层(50)的源极接触区(51)与漏极接触区(52)相接触。
7.如权利要求6所述的低温多晶硅TFT基板的制作方法，其特征在于，所述第一结晶温度为380-420℃，所述第二结晶温度为630-670℃。
8.如权利要求6所述的低温多晶硅TFT基板的制作方法，其特征在于，所述第一时间段与第二时间段长度相同，均为1分钟至10分钟，将所述待处理基板40在第二结晶温度保温的时间为30分钟至120分钟。
9.如权利要求8所述的低温多晶硅TFT基板的制作方法，其特征在于，所述第一时间段与第二时间段均为5分钟，将所述待处理基板(40)在第二结晶温度保温的时间为60分钟。
10.如权利要求6所述的低温多晶硅TFT基板的制作方法，其特征在于，所述待处理基板(40)按照恒定的升温速率从第一结晶温度逐渐升温至第二结晶温度，并按照恒定的降温速率从第二结晶温度逐渐降温至第一结晶温度，所述升温速率与降温速率相同。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06219723A (ja) * | 1993-01-25 | 1994-08-09 | Sony Corp | 結晶性半導体薄膜の製造方法 |
| CN101996869A (zh) * | 2009-08-31 | 2011-03-30 | 北大方正集团有限公司 | 多晶硅薄膜的制造方法及装置 |
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Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20020197742A1 (en) * | 2001-06-25 | 2002-12-26 | Kamins Theodore I. | Method of forming smooth polycrystalline silicon electrodes for molecular eletronic devices |
| KR100675640B1 (ko) * | 2004-11-05 | 2007-02-02 | 엘지.필립스 엘시디 주식회사 | 자기장결정화방법에 의한 액정표시소자 제조방법 |
| US7192818B1 (en) * | 2005-09-22 | 2007-03-20 | National Taiwan University | Polysilicon thin film fabrication method |
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| CN107369613B (zh) * | 2017-07-21 | 2019-12-31 | 京东方科技集团股份有限公司 | 多晶硅薄膜、薄膜晶体管的制作方法、设备、显示基板 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06219723A (ja) * | 1993-01-25 | 1994-08-09 | Sony Corp | 結晶性半導体薄膜の製造方法 |
| CN101996869A (zh) * | 2009-08-31 | 2011-03-30 | 北大方正集团有限公司 | 多晶硅薄膜的制造方法及装置 |
| CN105097666A (zh) * | 2015-06-15 | 2015-11-25 | 深圳市华星光电技术有限公司 | 低温多晶硅tft基板的制作方法及低温多晶硅tft基板 |
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