CN108257952A - Mos电容与mom电容并联的版图结构 - Google Patents
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- 239000003990 capacitor Substances 0.000 title claims abstract description 67
- 239000002184 metal Substances 0.000 claims abstract description 45
- 229910052751 metal Inorganic materials 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000000203 mixture Substances 0.000 claims description 2
- 230000005611 electricity Effects 0.000 claims 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 2
- 239000010931 gold Substances 0.000 claims 2
- 229910052737 gold Inorganic materials 0.000 claims 2
- 238000000034 method Methods 0.000 abstract description 11
- 238000002955 isolation Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
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Abstract
本发明公开了一种MOS电容与MOM电容并联的版图结构。MOS电容层与MOM电容层相叠加，MOS电容的栅极与MOM电容的第一极板通过多个过孔相连，MOS电容的源极和漏极以及衬底通过多个过孔与MOM电容的第二极板相连，所述第一极板与所述第二极板极性相反。本发明提供的MOS电容与MOM电容并联的版图结构，在原有去耦电容的版图基础上利用同层金属构成的电容，以及多层金属堆叠的结构并联于去耦电容，从而可以在较小的面积下获得更大的电容值，更适应集成电路超深亚微米工艺。
Description
技术领域
本发明涉及集成电路领域，特别涉及一种MOS电容与MOM电容并联的版图结构。
背景技术
随着集成电路工艺尺寸进入超深亚微米数量级，芯片电源电压相应降低，而时钟频率却不断提高，电源网格中的动态电流变化率越来越大，使得动态电源压降的问题更突出，压降又会对电路时序和功能造成严重影响。为了减小芯片电压的波动以及降低电源噪声，通常会在不同的电源域使用去耦电容，去耦电容充当电荷储存器，对电路额外供应电流以防止供给电压的瞬间降低。去耦电容值越大，效果越好。
在工艺制程进入超深亚微米的时代，现有的去耦电容已经渐渐无法满足要求，不能有效地减小芯片电压波动以及降低电源噪声，如何在有限的面积下获得具有大电容值的电容成为待解决的问题。申请号为201210251647的专利中提供了一种去耦电容，利用半导体集成电路的器件加工结构，在浅槽隔离区生长多晶硅，形成栅电极，将栅电极连接在不同电位电源，利用栅之间的介电材料形成去耦电容，跟本发明的结构有明显区别，去耦电容的效果也相差很多。
公开于该背景技术部分的信息仅仅旨在增加对本发明的总体背景的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域一般技术人员所公知的现有技术。
发明内容
本发明提供了一种MOS电容与MOM电容并联的版图结构，MOM电容是指金属氧化物金属电容。在原有去耦电容的版图基础上利用同层金属构成的电容，以及多层金属堆叠的结构并联于去耦电容，从而可以在较小的面积下获得更大的电容值，适应集成电路超深亚微米工艺。
为实现上述目的，本发明提供了MOS电容层与MOM电容层相叠加，MOS电容的栅极与MOM电容的第一极板通过多个过孔相连，MOS电容的源极和漏极以及衬底通过多个过孔与MOM电容的第二极板相连，所述第一极板与所述第二极板极性相反。
优选地，上述技术方案中，MOM电容由多个电容层并联叠加组成，每个电容层包括电容区、第一金属互联区、第二金属互联区。电容区包括所述第一极板和所述第二极板。所述第一极板包括第一指电极阵列，所述第二极板包括第二指电极阵列，该第一指电极阵列和该第二指电极阵列包括多个互相平行的指电极。所述第一指电极阵列和所述第二指电极阵列之间相互啮合形成叉指状的电极阵列。第一金属互联区包括与所述指电极相垂直的第一金属长条，将所述第一指电极阵列中的各个指电极相互连接。第二金属互联区，包括与所述指电极相垂直的第二金属长条，将所述第二指电极阵列中的各个指电极相互连接。
优选地，上述技术方案中，所述第一金属长条和所述第二金属长条上分别有多个过孔，用于将MOM电容的多个电容层进行并联。
优选地，上述技术方案中，所述金属长条的宽度和所述指电极的宽度均为W，所述第一金属长条与所述第二极板之间、所述第二金属长条与所述第一极板之间、所述第一极板与所述第二极板之间的间隙均为S，所述MOS电容的源极、漏极和衬底的区域共覆盖了所述MOM电容的6个指电极。当第一金属长条与第二金属长条之间的间隙为X，单个MOM电容层的指电极个数为M，则MOS电容的长度L以及MOS电容的宽度D的公式如下：
L＝(M-6)×W+(M-7)×S，
D＝X-2S。
与现有技术相比，本发明具有如下有益效果：
能够在较小的面积下获得更大的电容值，更加适应集成电路超深亚微米工艺。
附图说明
图1是根据本发明的一实施方式的MOS电容层的版图结构。
图2是根据本发明的一实施方式的MOM电容的单个电容层版图结构。
图3是根据本发明的一实施方式的MOS电容与MOM电容的一电容层并联叠加的版图结构。
具体实施方式
下面结合附图，对本发明的具体实施方式进行详细描述，但应当理解本发明的保护范围并不受具体实施方式的限制。
除非另有其它明确表示，否则在整个说明书和权利要求书中，术语“包括”或其变换如“包含”或“包括有”等等将被理解为包括所陈述的元件或组成部分，而并未排除其它元件或其它组成部分。
根据本发明优选的实施方式公开了一种MOS电容与MOM电容并联的版图结构。这种电容应用于深亚微米CMOS 1P5MM1T工艺。该电容是由MOS电容和MOM电容并联而成，MOM电容叠加在MOS电容上。MOS电容使用的是普通的NMOS电容。MOM电容优选地是由4层金属堆叠而成，同层金属采用工艺允许的最小宽度和最小间距。最小宽度和最小间距依赖于所采用的工艺制程，比如当采用SMIC40nm工艺时，最小宽度为0.07um，最小间距为0.07um；当采用TSMC65nm工艺时，最小宽度为0.1um，最小间距为0.1um。工艺允许的金属最小宽度就是电容C两极板的厚度，工艺允许的同层金属最小间距就是电容C电容介质的厚度。
图1是根据本发明的一实施方式的MOS电容层的版图结构。根据本发明一优选的实施方式中MOS电容层包括源极、漏极、衬底、栅极、过孔等。图中最大的实线长方框部分代表栅极；4列长条矩形从左到右依次代表衬底、源极、漏极、衬底；L代表MOS电容的长度；D代表MOS电容的宽度。
图2是根据本发明的一实施方式的MOM电容的单个电容层版图结构。
根据本发明一优选的实施方式中MOM电容由多个电容层并联叠加组成，每个电容层包括电容区、第一金属互联区、第一金属互联区。
电容区包括正电极(+)和负电极(—)，正电极包括第一指电极阵列，负电极包括第二指电极阵列，该第一指电极阵列和该第二指电极阵列包括多个互相平行的指电极，第一指电极阵列和第二指电极阵列之间相互啮合形成微间距叉指状电极阵列。
第一金属互联区包括与指电极相垂直的第一金属长条，将第一指电极阵列中的各个指电极相互连接。
第二金属互联区包括与指电极相垂直的第二金属长条，将第二指电极阵列中的各个指电极相互连接。
第一金属长条和第二金属长条的宽度和所述指电极的宽度均为W；第一金属长条与负电极之间、第二金属长条与正电极之间、正电极与负电极之间的间隙均为S；第一金属长条与第二金属长条之间的间隙为X。
图3是根据本发明的一实施方式的MOS电容与MOM电容的一电容层并联叠加的版图结构。
MOS的栅极区域通过多个过孔连接到MOM一电容层的正电极，MOS的源极区域、漏极区域，衬底区域通过多个过孔连接到MOM一电容层的负极板。
图3所示，MOS电容的最左侧的衬底与源极之间是浅槽隔离区，浅槽隔离区的宽度大小为W+2S；衬底，源极，漏极共覆盖6根叉指电极；MOM电容的叉指个数为M，M为奇数；栅极正上方堆叠的指电极个数设定为M-6；则MOS电容的长度L＝(M-6)×W+(M-7)×S，MOS电容的宽度D＝X-2S。
根据本发明一优选的实施方式中，W和S设定为工艺允许的最小值。
本发明提供的MOS电容与MOM电容并联的版图结构，在原有去耦电容的版图基础上利用同层金属构成的电容，以及多层金属堆叠的结构并联于去耦电容，从而可以在较小的面积下获得更大的电容值，更适应集成电路超深亚微米工艺。
前述对本发明的具体示例性实施方案的描述是为了说明和例证的目的。这些描述并非想将本发明限定为所公开的精确形式，并且很显然，根据上述教导，可以进行很多改变和变化。对示例性实施例进行选择和描述的目的在于解释本发明的特定原理及其实际应用，从而使得本领域的技术人员能够实现并利用本发明的各种不同的示例性实施方案以及各种不同的选择和改变。本发明的范围意在由权利要求书及其等同形式所限定。
Claims (4)
1.一种MOS电容与MOM电容并联的版图结构，其特征在于，MOS电容层与MOM电容层相叠加，MOS电容的栅极与MOM电容的第一极板通过多个过孔相连，MOS电容的源极和漏极以及衬底通过多个过孔与MOM电容的第二极板相连，所述第一极板与所述第二极板极性相反。
2.根据权利要求1所述的MOS电容与MOM电容并联的版图结构，其特征在于，MOM电容由多个电容层并联叠加组成，每个电容层包括：
电容区，包括所述第一极板和所述第二极板，所述第一极板包括第一指电极阵列，所述第二极板包括第二指电极阵列，该第一指电极阵列和该第二指电极阵列包括多个互相平行的指电极，所述第一指电极阵列和所述第二指电极阵列之间相互啮合形成叉指状的电极阵列，
第一金属互联区，包括与所述指电极相垂直的第一金属长条，将所述第一指电极阵列中的各个指电极相互连接，以及
第二金属互联区，包括与所述指电极相垂直的第二金属长条，将所述第二指电极阵列中的各个指电极相互连接。
3.根据权利要求2所述的MOS电容与MOM电容并联的版图结构，其特征在于，所述第一金属长条和所述第二金属长条上分别有多个过孔，用于将MOM电容的多个电容层进行并联。
4.根据权利要求2所述的MOS电容与MOM电容并联的版图结构，其特征在于，所述金属长条的宽度和所述指电极的宽度均为W，所述第一金属长条与所述第二极板之间、所述第二金属长条与所述第一极板之间、所述第一极板与所述第二极板之间的间隙均为S，所述MOS电容的源极、漏极和衬底的区域共覆盖了所述MOM电容的6个指电极，当第一金属长条与第二金属长条之间的间隙为X，单个MOM电容层的指电极个数为M，则MOS电容的长度L以及MOS电容的宽度D的公式如下：
L＝(M-6)×W+(M-7)×S，
D＝X-2S。
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| Application Number | Priority Date | Filing Date | Title |
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| CN201810040057.2A CN108257952A (zh) | 2018-01-16 | 2018-01-16 | Mos电容与mom电容并联的版图结构 |
Applications Claiming Priority (1)
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| CN201810040057.2A CN108257952A (zh) | 2018-01-16 | 2018-01-16 | Mos电容与mom电容并联的版图结构 |
Publications (1)
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|---|---|
| CN108257952A true CN108257952A (zh) | 2018-07-06 |
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ID=62741295
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| CN201810040057.2A Pending CN108257952A (zh) | 2018-01-16 | 2018-01-16 | Mos电容与mom电容并联的版图结构 |
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| CN (1) | CN108257952A (zh) |
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