CN108242930B - 一种并行结构任意倍率重采样序列调整方法 - Google Patents

Abstract

本发明公开了一种并行结构任意倍率重采样序列调整方法，相对于常用的case结构类型的重采样序列调整要分2^M·M种情况进行讨论，造成过长的程序不利于工程实现。本发明利用基于ROM核进行重采样序列调整，只需一个ROM核存储代替case结构，在很大程度上减少了资源的消耗。同时，本发明采用移位寄存器结合ROM核的输出数据进行重采样序列的数据选择，能正确地选择出重采样后的数据，并将其并行输出，减低系统的复杂性，提高系统的通用性能。

Description

一种并行结构任意倍率重采样序列调整方法

技术领域

本发明属于数字传输技术领域，更为具体地讲，涉及一种并行结构任意倍率重采样序列调整方法。

背景技术

现代社会对信息量的需求急剧增加，数字传输由于其保密性好、功耗低、容量大、易于处理等众多特点取代了模拟传输，广泛应用于通信、广播、电视、雷达、勘测等各种数字系统中。对于高速数字传输，受数字逻辑器件工艺水平的限制，往往无法用串行处理模式应对高速、大吞吐量的传输需求，而必须采用并行架构来实现其处理和传输。

数字重采样技术是高速数字传输中解调预处理模块的关键技术，要提高数据的传输速率和精度，该技术将面临2大难题：1)如何实现任意分数倍重采样；2)如何实现任意倍率重采样的并行结构。现有技术在解决这两大问题的同时也将使得高速并行重采样输出数据(即重采样序列)包含有数目可变的有效数据和无效数据，这就需要对重采样序列进行选择及调整，以满足2个要求：1)保证输出数据的正确性；2)保证多路数据的并行输出。

无论是传统的串行重采样技术，还是现有的并行重采样技术，它们都直接利用输出使能对重采样序列进行数据选择。对于小规模并行重采样架构，该数据选择方式在逻辑电路中可以灵活实现。然而对于大规模并行重采样结构，上述方式是不适用的，因为它将造成算法异常复杂，可读性差、时序不易对齐，输出不能正确匹配等问题。

发明内容

本发明的目的在于克服现有技术的不足，提出一种适用于较大规模的并行结构任意倍率重采样序列调整方法，在确保重采样序列被正确选择及并行输出的同时，降低系统的复杂度，提高系统的通用性能。

为实现上述发明目的，本发明并行结构任意倍率重采样序列调整方法，其特征在于，包括以下步骤：

(1)、构造一个ROM核

1.1)、数据转换

对所有M位的二进制数(即0～2^M-1的十进制数据)进行转换，得到2^M个组合数据，其中每个组合数据由M+1个位宽为M的二进制数据单元拼接构成。每个组合数据从高到低依次标记为第M+1个数据单元、第M个数据单元、第M-1个数据单元、…、第1个数据单元，任意一个M位二进制数据转换为一个组合数据的规则如下：

第M+1个数据单元为二进制数据中数值1的个数，余下M个数据单元取决于二进制数据数值1的个数及其位置，具体为：

如果二进制数据中没有数值为1，则第M个至第1个数据单元均为0；

如果二进制数据中数值1的个数为1，则第M个数据单元为二进制数据中数值1所在位的位置，第M-1个至第1个数据单元均为0；

如果二进制数据中数值1的个数为2，则第M个数据单元为二进制数据中从低到高第一个数值1所在位位置，第M-1个数据单元为二进制数据中从低到高第二个数值1所在位位置，第M-2个至第1个数据单元均为0；

依次类推，如果二进制数据中数值为1的个数为M，则第M个至第1个数据单元依次分别为1至M；

1.2)、数据存储

将生成的2^M个二进制组合数据以其对应的十六进制数作为地址存入一个ROM核中；

(2)、重采样序列调整

将并行结构任意倍率重采样序列的M路使能信号作为ROM核的地址输入，这样每输入一组M路使能信号，就可以得到ROM核中所对应地址的一个输出数据，该输出数据对应着M路使能信号的有效个数和有效使能的位置(其中，1表示使能有效)。

开辟一段数据宽度为2M-1移位寄存器，根据ROM核输出数据中有效使能的位置，在M路并行重采样序列中找到使能信号相对应的输出数据，并在移位寄存器内按低路数数据先、高路数数据后的顺序进行移位保存；

根据ROM核输出数据中使能信号的有效个数，用计数器实现对某一时刻移位寄存器中有效重采样数据个数的更新，当计数器的值大于等于M时，计数器输出一个新的输出使能信号给移位寄存器，移位寄存器将高位(即最先进入的M个重采样输出数据)依次分配给第1至M路数据通道即并行输出，同时计数器的值减M。

本发明的目的是这样实现的。

常用的case结构类型的重采样序列调整要分2^M·M种情况进行讨论，过长的算法程序不利于工程实现。本发明基于ROM核进行重采样序列调整，通过利用FPGA中一个现有的ROM核存储代替case结构，大大降低了算法的时间复杂度和逻辑资源的消耗。同时，本发明采用移位寄存器结合ROM核的输出数据进行重采样序列的数据选择，能正确地选择出重采样后的数据，并将其并行输出，减低系统的复杂性，提高系统的通用性能。

附图说明

图1是本发明并行结构任意倍率重采样序列调整方法一种具体实施方式流程示意图；

图2是图1所示软件处理部分一具体实施例的流程示意图；

图3是图1所示硬件处理部分一具体实施例的流程示意图；

图4是本发明并行结构任意倍率重采样序列调整方法一种具体实施方式下调整时序图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

图1为本发明并行结构任意倍率重采样序列调整方法一种具体实施例方式流程示意图。

在本实施例中，如图1所示，本发明并行结构任意倍率重采样序列调整方法包括两个部分，即软件处理部分和硬件处理部分。软件处理部分用于构造一个ROM核，硬件处理部分用于对重采样序列进行调整。软件处理部分得到的组合数据储存到ROM核，再由硬件处理部分读取并对并行结构任意倍率重采样序列进行数据选择及输出。

在本实施例中，并行结构任意倍率重采样序列的路数为4，即M＝4。

1、软件处理部分

软件处理部分用于模拟设计4路并行使能输出的所有情况，首先计算出每个时钟脉冲周期内4路使能的有效长度和使能所对应的有效位置，然后按一定的顺序存放，形成一个COE文件，以便于直接嵌入在ROM核中，这样就可以实现软硬件的衔接。

在本实施例中，所述软件处理部分步骤包括：

1.1、利用MATLAB软件对0～15相应的二进制数(即0000～1111)进行转换，模拟4路使能信号输出的情况，本发明定义如下：1表示使能有效；0表示使能无效。

对0～15的二进制数中每个数，计算使能有效的长度(即数值为1的个数)和使能有效的位置(即数值为1的位置)，其中，长度用一个4位二进制数表示，4个可能的位置分别用4个4位二进制数表示。按照本发明的转换规则进行转换得到2^M个，即16个组合数据。

如图2所示，如二进制数据为0101，那么有效长度(即数值为1的个数)为2，使能有效的位置(即数值1所在位的位置)是1和3，将使能有效的位置从高位到低位依次排列，其余为0。这样组合数据由5(M+1＝5)个二进制数据单元构成，其中第5个数据单元表示使能有效的长度，剩余的4个数据单元依次表示使能信号的位置。

1.2、将上述5个二进制数据单元组合成一个组合数据，并将其转换成16进制数(最终结果为21300)，进而可以保存成一个COE文件供ROM核加载。最终16个组合数据以其对应的二进制数作为地址存入到ROM核中。

在本实施例中，如图2所示，将组合数据21300表示为一个二进制数即0010 00010011 0000 0000存入ROM核中，该组合数据对应ROM核的地址为0101。

2、硬件处理部分

将并行结构任意倍率重采样序列的M路使能信号作为ROM核的地址输入，这样每输入一个地址，ROM核就输出对应地址的一个组合数据，该输出数据对应着M路使能信号的有效个数和有效使能的位置。

硬件处理部分就是重采样序列调整的功能实现部分。将重采样输出数据按照使能信号选择对应有效数据并移位保存，当计数器计算值大于等于4时，就将最高位的4个有效数据并行输出，并将当前计数器的值减4。

在本实施例中，所述硬件处理部分的具体步骤为：

2.1)、建立一个ROM核，将COE文件加载到ROM核中，ROM核对应的地址为0～15；

2.2)、将并行结构任意倍率重采样序列对应的4路使能信号组合成一个4位二进制数，该二进制数即为ROM核的地址输入。根据输入地址，ROM核输出对应的组合数据，该输出数据对应着4路使能信号的有效个数和有效使能的位置；

2.3)、将步ROM核输出数据的每4位赋值给一个变量，其中，高4位赋值给使能有效长度即有效个数变量Length；其余为每4位赋值给一个位置变量Position1～4；

2.4)、开辟一段移位寄存器，用步骤2.3)中的有效个数变量Length判断4路使能的有效个数l，再将位置变量Position1～l提取出来，然后将指示位置的重采样输出数据在移位寄存器内进行移位保存；

2.5)、用一个3位的计数器对步骤2.3)中的有效个数变量length寄存器进行计数，当计数器的值大于等于4时，计数器输出一个新的使能信号给移位寄存器，移位寄存器将最先进入的4个数据依次分配给第1至4路数据通道，即并行输出，同时计数器的值减4，其中，移位寄存器的位宽为7.

在本实施例中，如图3所示，4路使能信号组合成一个4位的二进制数0101，并作为ROM核的地址输入，读出对应的数据为21300；其中21300是用16进制表示的，2表示有效长度，1、3表示使能有效位置，0表示无效；移位寄存器根据长度和位置将选择当前时钟沿下的位于重采样输出数据位置1和3的两个数据储存，同时有效长度2交给计数器进行计数，当计数值大于或者等于4的时候，将储存在最高位的4个数并行输出，并输出一个新的使能信号。

图4是本发明并行结构任意倍率重采样序列调整方法一种具体实施方式下调整时序图。

在本实施例中，如图4所示，当第一个时钟脉冲周期来到时，4路使能信号为1000，选择输出第1个数据d0，移位寄存器移动一位，保存d0，计数器此时的值为1；当第二个时钟脉冲周期来到时，使能信号为0101，选择输出第2个数据d5和第四个数据d7，移位寄存器移动两位，保存d5和d7，计数器加2得到3；当第三个时钟脉冲周期来到时，使能信号为1011，选择输出第1个数据d8、第3个数据d10和第4个数据d11，移位寄存器移动3位，保存d8、d10和d11，计数器加3得到6，此时计数器的值大于4，将移位寄存器最高位的4个数据d0、d5、d7、d8并行输出，并输出一个使能信号，最后将计数器的值减4得到2。由此，便完成了高速并行重采样时序调整的并行输出。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种并行结构任意倍率重采样序列调整方法，其特征在于，包括以下步骤：

(1)、构造一个ROM核

1.1)、数据转换

对所有M位的二进制数据进行转换，得到2^M个组合数据，其中每个组合数据由M+1个位宽为M的二进制数据单元拼接构成，每个组合数据从高到低依次标记为第M+1个数据单元、第M个数据单元、第M-1个数据单元、…、第1个数据单元；任意一个M位二进制数据转换为一个组合数据时，二进制数据与数据单元的关系为：

第M+1个数据单元为二进制数据中数值1的个数，余下M个数据单元取决于二进制数据数值1的个数及其位置，具体为：

如果二进制数据中没有数值为1，则第M个至第1个数据单元均为0；

如果二进制数据中数值1的个数为1，则第M个数据单元为二进制数据中数值1所在位的位置，第M-1个至第1个数据单元均为0；

如果二进制数据中数值1的个数为2，则第M个数据单元为二进制数据中从低到高第一个数值1所在位位置，第M-1个数据单元为二进制数据中从低到高第二个数值1所在位位置，第M-2个至第1个数据单元均为0；

依次类推，如果二进制数据中数值为1的个数为M，则第M个至第1个数据单元依次分别为1至M；

1.2)、数据存储

将2^M个二进制组合数据以其对应的十六进制数作为地址存入一个ROM核中；

(2)、重采样序列调整

将并行结构任意倍率重采样序列的M路使能信号作为ROM核的地址输入，这样每输入一组M路使能信号，就可以得到ROM核中所对应地址的一个输出数据，该输出数据对应着M路使能信号的有效个数和有效使能的位置；

开辟一段数据宽度为2M-1的移位寄存器，根据ROM核输出数据中有效使能的位置，在M路并行重采样数据序列中找到使能信号相对应的输出数据，并在移位寄存器内按低路数数据先、高路数数据后的顺序进行移位保存；

根据ROM核输出数据中使能信号的有效个数，用计数器可以实现对某一时刻移位寄存器中有效重采样数据个数的更新，当计数器的值大于等于M时，计数器输出一个新的输出使能信号给移位寄存器，移位寄存器将高位即最先进入的M个重采样输出数据被依次分配给第1至M路数据通道即并行输出，同时计数器的值减M。

Images