CN108241509A - 用于高效地处理存储器排序缓冲器的分配的方法和装置 - Google Patents

Abstract

本申请公开了用于高效地处理存储器排序缓冲器的分配的方法和装置。一种装置，包括：第一电路，用于确定多个缕程中的最旧的未分派指令的真实程序顺序(RPO)；第二电路，用于基于delta值和最旧的未分派指令的RPO来确定RPO限制；排序缓冲器，用于存储等待被引退的指令的条目；以及第三电路，用于响应于确定来自多个缕程中的一个缕程的可排序指令的RPO小于或等于RPO限制而执行该可排序指令以使得该可排序指令的条目被插入到排序缓冲器中。

Description

用于高效地处理存储器排序缓冲器的分配的方法和装置

技术领域

本发明的实施例涉及计算的领域；更具体地，涉及高效地利用排序缓冲器来改善多缕程(multi-strand)乱序循环处理器的性能。

背景

多缕程乱序循环处理器是一种加速器，其能够并行地处理多个缕程或微线程使得：(1)缕程或微线程的指令可以相对于不同缕程或微线程的指令被乱序地取出、发布和执行，以及(2)除了存储器和可中断指令之外的所有指令可以被乱序地引退(提交)。缕程或微线程是由二进制转换器布置的指令序列(例如，在程序编译时对于被标识的热循环)，其中属于相同缕程或微线程的指令会被硬件有序地执行。

在多缕程乱序循环处理器中，可排序指令(例如，访问存储器的指令或可中断指令)可以被乱序地执行。然而，可排序指令被按照程序顺序引退(提交)以确保可排序指令的副作用(例如，存储器状态变化、中断和错误)按照程序顺序出现，如在原始指令流中所编码的。采用多缕程乱序循环处理器的架构可以利用诸如排序缓冲器的专用资源来确保可排序指令被按照程序顺序引退。排序缓冲器存储可排序指令的条目以保留可排序指令的结果，直到可排序指令准备好被引退。当可排序指令被(例如，可能乱序地)执行时，可排序指令的条目被插入到排序缓冲器中。然而，条目按照程序顺序被处理离开排序缓冲器以用于引退。在引退级处公开可排序指令的副作用。

当排序缓冲器具有足够的空间时，被并行地处理的若干缕程可以将条目插入到排序缓冲器中，并且因此并发地取得进展。这对于总体性能是有益的，因为这允许并行执行。然而，当排序缓冲器被过度订阅时，对具有准备好执行的可排序指令的缕程不利。这些缕程的进展在一时间段会变成串行的，而不是并发的(例如，一次仅能执行一个可排序指令，直到排序缓冲器中的空间变为可用的)。当排序缓冲器被年轻的可排序指令过度订阅时，问题被恶化，因为这阻止将较旧的可排序指令(这些指令需要在较年轻的可排序指令之前被引退)的条目插入到排序缓冲器中，这导致一段时间的多缕程乱序循环处理器的饥饿。

附图简述

通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发明。在附图中：

图1是示出根据一些实施例的采用高度并行的基于缕程的架构的处理器的示图；

图2是示出根据一些实施例的采用高度并行的基于缕程的架构的系统的示图；

图3A是示出根据一些实施例的原始指令流的示图；

图3B是示出根据一些实施例的被组织成多个缕程的指令流的示图；

图4是示出根据一些实施例的在特定执行点期间的缕程的状态的示图；

图5是示出根据一些实施例的最旧RPO计算电路的示例性输入和输出的示图；

图6是示出根据一些实施例的RPO限制计算电路的示例性输入和输出的示图；

图7是示出根据一些实施例的如何利用RPO限制来阻止将较年轻指令的条目插入到排序缓冲器中的示图；

图8是根据一些实施例的用于在实现高度并行的基于缕程的架构的系统中将较旧指令排序优于较年轻指令的过程的流程图；

图9A-9B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图；

图9A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；

图9B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图；

图10A是示出根据本发明的实施例的示例性专用向量友好指令格式的框图；

图10B是示出根据本发明的一个实施例的构成完整操作码字段974的具有专用向量友好指令格式1000的字段的框图；

图10C是示出根据本发明的一个实施例的构成寄存器索引字段944的具有专用向量友好指令格式1000的字段的框图；

图10D是示出根据本发明的一个实施例的构成扩充操作字段950的具有专用向量友好指令格式1000的字段的框图；

图11是根据本发明的一个实施例的寄存器架构1100的框图；

图12A是示出根据本发明的实施例的示例性有序流水线以及示例性寄存器重命名的乱序发布/执行流水线两者的框图；

图12B是示出根据本发明的实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图；

图13A-B示出更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)；

图13A是根据本发明的实施例的单个处理器核连同它与管芯上互连网络1302的连接以及其第二级(L2)高速缓存1304的本地子集的框图；

图13B是根据本发明的实施例的图13A中的处理器核的一部分的展开图；

图14是根据本发明的实施例的可具有一个以上核、可具有集成存储器控制器、并且可具有集成图形器件的处理器1400的框图；

图15-18是示例性计算机架构的框图；

图15示出根据本发明的一个实施例的系统的框图；

图16是根据本发明的实施例的第一更具体的示例性系统的框图；

图17是根据本发明的实施例的第二更具体的示例性系统的框图；

图18是根据本发明的实施例的SoC的框图；以及

图19是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。

详细描述

在以下详细描述中，参考形成本文一部分的附图，其中相同的标记指示全文中相同的部分，并且其中通过说明示出了可以实现的实施例。应理解，可利用其它实施例并作出结构或逻辑改变而不背离本公开的范围。因此，以下详细描述不旨在作为限制，并且实施例的范围由所附权利要求及其等效方案来限定。

可以将各操作描述为多个分立动作或操作，进而按照在理解要求保护的主题时最有帮助的方式来描述各操作。然而，不应将描述的顺序解释为意味着这些操作必然取决于顺序。具体而言，可以不按照呈现的顺序执行这些操作。可以以不同于描述的实施例的顺序执行描述的操作。在附加的实施例中，可以执行各种附加操作和/或可以省略描述的操作。

对于本公开的目的，短语“A和/或B”意思是(A)、(B)或(A和B)。对于本公开的目的，短语“A、B和/或C”意思是(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。

说明书可使用短语“在一个实施例中”或“在多个实施例中”，其每一个可指代相同或不同实施例中的一个或多个。此外，相对于本公开的实施例使用的术语“包含”、“包括”、“具有”等同义。

如本文使用的，缕程或微线程是由二进制转换器布置的指令序列(例如，在程序编译时对于被标识的热循环)，其中属于相同缕程或微线程的指令会被硬件有序地执行。

如本文使用的，多缕程乱序循环处理器(在本文中有时被简单地称为多缕程循环处理器或循环加速器)是一种加速器，其并行地处理二进制转换器创建的多个缕程或微线程使得：(1)缕程或微线程的指令可以相对于不同缕程或微线程的指令被乱序地取出、发布和执行，以及(2)除了存储器和可中断指令之外的所有指令可以被乱序地引退(提交)。

如先前所述，采用多缕程乱序循环处理器的架构可以利用诸如排序缓冲器的专用资源来确保可排序指令被按照程序顺序引退。这确保可排序指令的副作用(例如，存储器状态变化、中断和错误)按照程序顺序出现，如在原始指令流中所编码的。当可排序指令被(例如，可能乱序地)执行时，可排序指令的条目被插入到排序缓冲器中。然而，条目按照程序顺序被处理离开排序缓冲器以用于引退。在引退级处公开可排序指令的副作用。如本文使用的，可排序指令是会被按照程序顺序引退的指令(例如，存储器访问指令和可中断指令)。

当排序缓冲器具有足够的空间时，被并行地处理的若干缕程可以将条目插入到排序缓冲器中，并且因此并发地取得进展。这对于总体性能是有益的，因为这允许并行执行。然而，当排序缓冲器被过度订阅时，对具有准备好执行的可排序指令的缕程不利。这些缕程的进展在一时间段会变成串行的，而不是并发的(例如，一次仅能执行一个可排序指令，直到排序缓冲器中的空间变为可用的)。当排序缓冲器被年轻的可排序指令过度订阅时，问题被恶化，因为这阻止将较旧的可排序指令(这些指令需要在较年轻的可排序指令之前被引退)的条目插入到排序缓冲器中，这导致一段时间的多缕程乱序循环处理器的饥饿。

本文公开的实施例提供用于在多缕程乱序循环处理器中将较旧可排序指令排序优于较年轻可排序指令的技术。根据一些实施例，最旧真实程序顺序(RPO)计算电路确定多个缕程中的最旧的未分派指令的RPO并且将最旧的未分派指令的RPO存储在寄存器中。RPO限制计算电路基于将delta值加到最旧的未分派指令的RPO(例如，存储在寄存器中)来确定RPO限制。响应于确定来自多个缕程中的一个缕程的可排序指令的RPO小于或等于RPO限制，执行电路执行该可排序指令以使得可排序指令的条目被插入到排序缓冲器中。然而，如果可排序指令的RPO大于RPO限制，则执行电路停止对缕程的处理(并且可排序指令的条目不被插入到排序缓冲器中)。如此，允许将较旧的可排序指令(例如，具有小于或等于RPO限制的RPO的可排序指令)的条目插入到排序缓冲器中，而不允许将较年轻的可排序指令(例如，具有大于RPO限制的RPO的可排序指令)的条目插入到排序缓冲器中。该技术用于给予较旧的可排序指令优于较年轻的可排序指令的优先级。

本文公开的实施例的优点是它们帮助阻止排序缓冲器被较年轻的可排序指令过度订阅从而不会妨碍较旧的可排序指令的进展。这允许更多并行执行的机会，这改善性能。其他优点通过本文提供的公开对于本领域技术人员将是显而易见的。

图1是示出根据一些实施例的采用高度并行的基于缕程的架构的处理器的示图。如图所示，处理器100包括二进制转换器110、缕程文档缓冲器120、循环加速器130、最旧RPO计算电路145、寄存器堆140、RPO限制计算电路155和排序缓冲器150。二进制转换器110将程序代码(例如，x86二进制)转换为可以在循环加速器130上运行的代码。二进制转换器110可以对程序代码执行静态分析以标识程序代码中的任何循环。基于该静态分析，二进制转换器110可以将程序代码中的循环分解为一个或多个缕程。缕程(也可被称为微线程)是由二进制转换器110布置的指令序列，其中属于相同缕程的指令会被硬件(例如，循环加速器130)有序地执行。如将在下文中更详细描述地，循环加速器130可以并行地执行多个缕程以加速循环执行，其中可以乱序地执行来自不同缕程的指令。二进制转换器110可以基于程序代码中的循环的特性创建缕程。例如，二进制转换器110可以创建缕程使得从属指令(例如，依赖于寄存器或存储器)被置于与它们依赖的其他指令相同的缕程中，而独立指令被置于单独的缕程中。这允许即使具有从属指令的缕程被停止(例如，因为其在等待存储器访问操作完成)，具有独立指令的缕程也能取得进展。

在一个实施例中，二进制转换器110通信地耦合到存储缕程文档的缕程文档缓冲器120。在一个实施例中，缕程文档缓冲器120存储正在被循环加速器130处理的每个缕程(每缕程)的缕程文档。缕程的缕程文档包括关于缕程的性质的信息。尽管缕程文档缓冲器120在上文中描述为包括所有缕程的缕程文档的单个缓冲器，但是应当理解，其他实施例可以为每个缕程提供一个分开的用于存储对应缕程的缕程文档的缕程文档缓冲器120(硬件缓冲器)。在一个实施例中，缕程的缕程文档包括对缕程的指令指针的指示。缕程的指令指针指示缕程正在执行的当前指令(或缕程要执行的下一指令，取决于实现)。因此，基于缕程的架构采用多个指令指针(每个缕程一个指令指针)，这与仅采用单个指令指针的典型的超标量处理器相反。在一个实施例中，缕程的缕程文档包括对缕程的迭代次数的指示。缕程的迭代次数指示缕程正在执行的当前循环迭代。在一个实施例中，缕程的缕程文档包括对缕程的循环退出计数器的指示。缕程的循环退出计数器允许对已计数的退出的检测。在一个实施例中，缕程的缕程文档包括对缕程的寄存器基础的指示。缕程的寄存器基础指示缕程可以与其一起工作以用于缕程正在执行的当前循环迭代的寄存器的集合。因此，缕程的缕程文档125可以包含定义缕程的当前执行状态(例如，正在执行哪个指令、正在执行循环中的哪个迭代、以及缕程可以与哪些寄存器一起工作)的信息。由此，不同缕程可以并行地执行相同的程序代码(例如，循环体内的代码)，但是执行不同的循环迭代，取决于缕程文档的内容。

二进制转换器110通信地耦合到循环加速器130并且可以将缕程提供到循环加速器130以供执行。循环加速器130是专用于加速循环执行的硬件组件。循环加速器130包括多个执行电路(执行电路135A-D)以并行地处理多个缕程。如图所示，循环加速器130包括四个执行电路135。由此，该循环加速器130能够并行地处理四个缕程。然而，应当理解，循环加速器130可以包括比示图所示更多或更少的执行电路135。循环加速器130顺序地(有序地)执行属于相同缕程的指令。然而，循环加速器130可以非顺序地(乱序地)执行属于不同缕程的指令，只要这些指令之间不存在阻止这种并行化的依赖关系。循环加速器130通信地耦合到缕程文档缓冲器120。当处理缕程时，循环加速器130可以访问和更新存储在缕程文档缓冲器120中的缕程文档(例如，以更新缕程的当前执行状态)。循环加速器130还通信地耦合到包括多个寄存器的寄存器堆140。当执行指令时，循环加速器130(并且更具体地，循环加速器130的执行电路135)可以与寄存器堆140的寄存器一起工作。循环加速器130还通信地耦合到排序缓冲器150。如将在下文中更详细描述地，排序缓冲器150存储可排序指令的条目以保留可排序指令的结果，直到可排序指令准备好被引退。循环加速器130还通信地耦合到最旧RPO计算电路145和RPO限制计算电路155。如将在下文中更详细描述地，循环加速器130利用最旧RPO计算电路145和RPO限制计算电路155的计算结果来确定是否可以将可排序指令的条目插入到排序缓冲器150中。

如前所述，循环加速器130可以乱序地执行来自不同缕程的指令。尽管可以乱序地执行指令，但是可排序指令的副作用(例如，存储器状态变化、中断和错误)应当有序地出现，如在原始指令流中所编码的。在一个实施例中，二进制转换器110将本文中称为真实程序顺序(RPO)的序列号分配给要被循环加速器130执行的指令或指令的子集(例如，仅诸如存储器访问指令和可中断指令的可排序指令)。RPO可以是按照渐进顺序分配给指令(例如，可排序指令)的自然数，但是不需要是连续的。在一个实施例中，RPO值随着指令变得更年轻(指令在代码序列中更晚出现)而增大。换言之，较旧指令相对于较年轻指令被分配较小的RPO。对RPO的分配保留关于原始程序顺序的信息，这允许循环加速器130正确地按照原始程序顺序引退可排序指令(以确保副作用有序地出现)。在一个实施例中，指令的RPO(或可以从其确定RPO的值)在指令本身中被编码(例如，由二进制转换器110)。出于说明的目的，除非另外声明，将在较旧指令与较年轻指令相比被分配较低的RPO的上下文中描述实施例。然而，应当理解，其他实施例可以利用不同的约定。

循环加速器130通过若干流水线级处理每个指令。为了便于说明和简单，可以将多个级缩小为解码级、读取级、执行级、写回级和引退级。可以将指令主要分为两个类别：可排序指令(例如，存储器访问指令和可中断指令)和非可排序指令(例如，整数算术指令、逻辑指令和分支指令)。加载指令、存储指令和可中断指令是可排序指令的示例。在一个实施例中，当可排序指令被执行时，可排序指令的条目被插入到排序缓冲器150中。在一个实施例中，可排序指令的条目包括可排序指令的RPO和可排序指令的执行结果(例如，可以是实际值或异常)。该条目用于保留可排序指令的执行结果，直到有序引退出现。可以不按照RPO顺序将可排序指令的条目插入到排序缓冲器150中。然而，按照RPO顺序处理条目离开排序缓冲器150(用于对对应可排序指令的引退)。

如前所述，当排序缓冲器150具有足够的空间时，被并行地处理的若干缕程可以将条目插入到排序缓冲器150中，并且因此并发地取得进展。这对于总体性能是有益的，因为这允许并行执行。然而，当排序缓冲器150被过度订阅时，对具有准备好执行的可排序指令的缕程不利。这些缕程的进展在一时间段会变成串行的，而不是并发的(例如，一次仅能执行一个可排序指令，直到排序缓冲器150中的空间变为可用的)。当排序缓冲器150被年轻的可排序指令过度订阅时，问题被恶化，因为这阻止将较旧的可排序指令(这些指令需要在较年轻的可排序指令之前被引退)的条目插入到排序缓冲器150中，这导致一段时间的循环处理器130的饥饿。

在一个实施例中，将较旧的可排序指令排序优于较年轻的可排序指令以防止饥饿，如本文描述的。在一个实施例中，最旧RPO计算电路145确定(当前正在被处理的)多个缕程中的最旧的未分派(可排序)指令的RPO并且将最旧的未分派指令的RPO存储在寄存器中。存储最旧的未分派指令的RPO的寄存器在本文中可以被称为经执行的指令指针(EIP)寄存器。

在一个实施例中，每个缕程的缕程文档包括对该缕程内的最旧的未分派的可排序指令的RPO的指示。该RPO被称为该缕程的RPO。在一个实施例中，二进制转换器110编码缕程内的指令中的一些信息，这些信息允许硬件确定缕程内的下一可排序指令的RPO(例如，当前可排序指令的RPO与下一可排序指令的RPO之间的差)。这允许硬件确定特定缕程内的最旧的未分派指令并且将其存储在缕程的缕程文档中。在一个实施例中，最旧RPO计算电路145基于对多个缕程的RPO进行比较来确定多个缕程中的最旧的未分派指令的RPO。例如，最旧RPO计算电路145可以从(缕程文档缓冲器120中的)对应的缕程文档获得多个缕程中的每一个的RPO并且对多个缕程的RPO进行比较来确定多个缕程的RPO中的最低RPO。该RPO与多个缕程中的最旧的未分派指令的RPO对应。

RPO限制计算电路155然后基于将delta值加到最旧的未分派指令的RPO(例如，其可以存储在EIP寄存器中)来确定RPO限制。在一个实施例中，delta值由本文中被称为执行RPO限制管理(ERLM)指令的指令提供(例如，delta值被编码为ERLM指令中的常数)。二进制转换器110可以将ERLM指令插入到代码中以设置delta值。

循环加速器130然后可以从多个缕程的一个缕程中获得准备好执行的可排序指令。循环加速器130确定该可排序指令的RPO是否小于或等于RPO限制(如RPO限制计算电路155所确定的)。如果是，则循环加速器130(并且更具体地，循环加速器130的执行电路135)执行可排序指令以使得可排序指令的条目被插入到排序缓冲器150中。然而，如果循环加速器130确定可排序指令的RPO大于RPO限制，则循环加速器130停止对缕程的处理(并且可排序指令的条目不被插入到排序缓冲器150中)。可以停止缕程直到RPO限制被更新为等于或大于可排序指令的RPO。例如，可以在最旧的未分派指令被分派以用于执行之后随后更新RPO限制，此时新的指令变成最旧的未分派指令。这可以使得RPO限制被更新。

在一个实施例中，硬件(例如，RPO限制计算电路155)设置delta值(例如，在硬件重启时)并且基于排序缓冲器150的占用率来调节delta值。例如，如果排序缓冲器150的占用率在一些时间段超过预定义阈值比率(这指示排序缓冲器150被过度订阅)，则RPO限制计算电路155可以减少delta值。相应地，如果排序缓冲器150的占用率在一些时间段低于预定义阈值比率(这指示排序缓冲器150被不足订阅)，则RPO限制计算电路155可以增加delta值。在一个实施例中，二进制转换器110最初设置delta值(例如，通过生成并插入提供delta值的ERLM指令)并且然后硬件(例如，RPO限制计算电路155)基于排序缓冲器150的占用率来调节delta值。

在一个实施例中，排序缓冲器150包括多个缓冲器。例如，排序缓冲器150可以包括分别用于存储加载指令、存储指令和可中断指令的条目的加载缓冲器、存储缓冲器和/或可中断指令缓冲器。在一个实施例中，RPO限制计算电路155确定多个缓冲器中的每一个的单独的RPO限制。例如，RPO限制计算电路155可以基于缓冲器的相应的占用率来确定加载缓冲器、存储缓冲器和可中断指令缓冲器的单独的RPO限制。特定缓冲器的RPO限制可以用于确定是否可以将条目插入到该特定缓冲器中。

如此，允许将较旧的可排序指令(例如，具有小于或等于RPO限制的RPO的可排序指令)的条目插入到排序缓冲器150中，而不允许将较年轻的可排序指令(例如，具有大于RPO限制的RPO的可排序指令)的条目插入到排序缓冲器150中。该技术具有给予较旧的可排序指令优于较年轻的可排序指令的优先级从而不会妨碍较旧的可排序指令的进展的作用。这允许更多并行执行的机会，这进而改善性能。

图2是示出根据一些实施例的采用高度并行的基于缕程的架构的系统的示图。该系统具有与图1所示的处理器100类似的组件，除了二进制转换器110实现在处理器100的外部(例如，作为软件实现)。应当理解，提供示图所示的组件的布置作为示例而非限制。不同实施例可以采用与示图所示不同的组件的布置。

图3A是示出根据一些实施例的原始指令流的示图。在示图中，指令流300中的每个指令被表示为框。框内提供的数字是该框表示的指令的RPO。指令流300中的指令按照RPO顺序布置。如示图所示，指令流300包括11个指令。这些指令的RPO分别为1、2、3、5、6、8、9、10、12、13和14。在一个实施例中，二进制转换器110将这些指令组织成多个缕程，如将参考图3B进一步描述的。

图3B是示出根据一些实施例的被组织成多个缕程的指令流的示图。如示图所示，上文参考图3A描述的指令流300被组织成三个缕程(缕程310A、缕程310B和缕程310C)。缕程310A包括具有RPO 0、5、10和13的指令。缕程310B包括具有RPO 2、8、9和14的指令。缕程310C包括具有RPO 3、6和12的指令。在一个实施例中，二进制转换器110基于原始指令流300创建缕程310。组织缕程310以使得相同缕程310内的指令会被按照RPO顺序执行，而来自不同缕程310的指令可以不按照RPO顺序执行。

图4是示出根据一些实施例的在特定执行点期间的缕程的状态的示图。如示图所示，在该特定执行点处，循环加速器130已经分派了缕程310A中的具有RPO 0和5的指令、缕程310B中的具有RPO 2和8的指令以及缕程310C中的具有RPO 3的指令。缕程310A中的具有RPO 10和13的指令、缕程310B中的具有RPO 9和14的指令以及缕程310C中的具有RPO 6和12的指令还未被分派(它们是未分派的)。缕程310A中的最旧的未分派指令是具有RPO 10的指令。因此，可以将缕程310A的RPO设置为10(例如，在缕程310A的缕程文档中)。缕程310B中的最旧的未分派指令是具有RPO 9的指令。因此，可以将缕程310B的RPO设置为9(例如，在缕程310B的缕程文档中)。缕程310C中的最旧的未分派指令是具有RPO6的指令。因此，可以将缕程310C的RPO设置为6(例如，在缕程310C的缕程文档中)。

图5是示出根据一些实施例的最旧RPO计算电路的示例性输入和输出的示图。最旧RPO计算电路145将当前正在被处理的缕程的RPO作为输入。在一个实施例中，最旧RPO计算电路145从缕程的各个缕程文档(例如，存储在缕程文档缓冲器120中)获得当前正在被处理的缕程的RPO。继续上述示例，最旧RPO计算电路145将RPO 10、9和6作为输入。最旧RPO计算电路145确定哪个输入与最旧的未分派指令对应(例如，哪个RPO最低)，在该示例中这个输入是RPO 6。因此，最旧RPO计算电路145输出RPO 6。该RPO与当前正在被处理的多个缕程中的最旧的未分派指令的RPO对应。在一个实施例中，该RPO存储在EIP寄存器中，从而该RPO可以被RPO限制计算电路155访问。

图6是示出根据一些实施例的RPO限制计算电路的示例性输入和输出的示图。RPO限制计算电路155将当前正在被处理的多个缕程(例如，缕程310A-C)中的最旧的未分派指令的RPO和delta值作为输入。在一个实施例中，RPO限制计算电路155从EIP寄存器(例如，如上所述，EIP寄存器被最旧RPO计算电路145填充)获得最旧的未分派指令的RPO。在一个实施例中，delta值由二进制转换器110生成的ERLM指令设置。在一个实施例中，delta值由硬件(例如，由RPO限制计算电路155本身)基于排序缓冲器150的占用率设置。RPO限制计算电路155将delta值加到最旧的未分派指令的RPO(在该示例中为6)以获得RPO限制，该RPO限制被提供为输出。循环加速器130可以利用RPO限制计算电路155生成的RPO限制来确定是否可以将可排序指令的条目插入到排序缓冲器150中。

图7是示出根据一些实施例的如何利用RPO限制来阻止将较年轻指令的条目插入到排序缓冲器中的示图。继续上述示例，最旧的未分派指令的RPO为6。假设将delta值设置为5(例如，由ERLM指令)。因此，该示例中的RPO限制为11(6+5＝11)。循环加速器130利用RPO限制来确定是否允许将可排序指令的条目插入到排序缓冲器150中。例如，允许将具有RPO10的可排序指令的条目插入到排序缓冲器150中，因为该可排序指令的RPO小于或等于RPO限制11。然而，不允许将具有RPO 13的可排序指令的条目插入到排序缓冲器150中，因为该可排序指令的RPO大于RPO限制11。可能不允许将该可排序指令的条目插入到排序缓冲器150中，直到RPO限制增大(例如，如果最旧的未分派指令被分派和/或delta值变化)。

图8是根据一些实施例的用于在实现高度并行的基于缕程的架构的系统中将较旧指令排序优于较年轻指令的过程的流程图。将参照其他附图中的示例性实施例来描述该流程图中的操作。然而，应当理解，该流程图中的操作可由除参照其他附图所讨论的本发明的那些实施例之外的实施例来执行，并且参照这些其他附图所讨论的本发明的实施例可执行与参照该流程图所讨论的操作不同的操作。

在框810处，第一电路(例如，最旧RPO计算电路145)确定(当前正在被处理的)多个缕程中的最旧的未分派(可排序)指令的RPO。在一个实施例中，在框820处，第一电路将最旧的未分派指令的RPO存储在寄存器(例如，EIP寄存器)中。在框830处，第二电路(例如，RPO限制计算电路155)基于delta值和最旧的未分派指令的RPO(例如，基于将delta值加到存储在寄存器中的最旧的未分派指令的RPO)确定RPO限制。在一个实施例中，二进制转换器110生成ERLM指令，其中ERLM指令提供delta值。二进制转换器110可以将ERLM指令插入到提供给循环加速器130的代码中(例如，在缕程中)以设置delta值。在一个实施例中，第二电路基于排序缓冲器150的占用率来调节delta值。例如，响应于确定排序缓冲器150的占用率在一段时间超过预定义阈值比率，第二电路可以减少delta值。作为另一示例，响应于确定排序缓冲器150的占用率在一段时间低于预定义阈值比率，第二电路可以增加delta值。在框840处，第三电路(例如，循环加速器130)获得来自多个缕程中的一个缕程的准备好执行的可排序指令。在一个实施例中，可排序指令是加载指令、存储指令或可中断指令。在判定框850处，第三电路确定可排序指令的RPO是否小于或等于RPO限制。如果是，则在框860处，第三电路(例如，循环加速器130的执行电路135)执行可排序指令以使得可排序指令的条目被插入到排序缓冲器150中(其中排序缓冲器150用于存储等待被引退的指令的条目)。然而，如果第三电路确定可排序指令的RPO不小于或等于RPO限制(RPO大于RPO限制)，则在框870处，第三电路停止对缕程的处理(例如，直到RPO限制被更新为允许将可排序指令的条目插入到排序缓冲器150中)。

在一个实施例中，排序缓冲器150包括多个缓冲器，并且第二电路确定多个缓冲器中的每一个的单独的RPO限制(例如，基于各个缓冲器的占用率)。在一个实施例中，排序缓冲器150包括加载缓冲器、存储缓冲器和/或可中断指令缓冲器。

本文公开的实施例的优点是它们帮助阻止排序缓冲器150被较年轻的可排序指令过度订阅从而不会妨碍较旧的可排序指令的进展。这允许更多并行执行的机会，这改善性能。其他优点通过本文提供的公开对于本领域技术人员将是显而易见的。

指令集

指令集可以包括一个或多个指令格式。给定的指令格式可定义各种字段(例如，位的数量、位的位置)以指定将要执行的操作(例如，操作码)以及将对其执行该操作的(多个)操作数和/或(多个)其他数据字段(例如，掩码)，等等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，可将给定指令格式的指令模板定义为具有指令格式字段(所包括的字段通常按照相同顺序，但是至少一些字段具有不同的位的位置，因为更少的字段被包括)的不同子集，和/或定义为具有以不同方式进行解释的给定字段。如此，ISA的每一条指令使用给定的指令格式来表达(并且如果经定义，则按照该指令格式的指令模板中的给定指令模板)，并包括用于指定操作和操作数的字段。例如，示例性ADD(加法)指令具有特定的操作码和指令格式(包括用于指定该操作码的操作码字段和用于选择操作数(源1/目的地以及源2)的操作数字段)，并且该ADD指令在指令流中出现将使得在选择特定操作数的操作数字段中具有特定的内容。已经推出和/或发布了被称为高级向量扩展(AVX)(AVX1和AVX2)和利用向量扩展(VEX)编码方案的SIMD扩展集(参见例如2014年9月的64和IA-32架构软件开发者手册；以及参见2014年10月的 高级向量扩展编程参考)。

示例性指令格式

本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。

通用向量友好指令格式

向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。

图9A-9B是示出根据本发明的各实施例的通用向量友好指令格式及其指令模板的框图。图9A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图9B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体而言，为通用向量友好指令格式900定义了A类和B类指令模板，这两类指令模板都包括无存储器访问905指令模板和存储器访问920指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。

尽管将描述其中向量友好指令格式支持以下情况的本发明的实施例，即：64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16个双字尺寸的元素或者替代地8个四字尺寸的元素组成)；64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)；32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)；但是，替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。

图9A中的A类指令模板包括：1)在无存储器访问905的指令模板内，示出无存储器访问的完全舍入控制型操作910的指令模板以及无存储器访问的数据变换型操作915的指令模板；以及2)在存储器访问920的指令模板内，示出存储器访问的时效性的925的指令模板和存储器访问的非时效性的930的指令模板。图9B中的B类指令模板包括：1)在无存储器访问905的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作912的指令模板以及无存储器访问的写掩码控制的vsize型操作917的指令模板；以及2)在存储器访问920的指令模板内，示出存储器访问的写掩码控制927的指令模板。

通用向量友好指令格式900包括下文中按照图9A-9B中所示出的顺序列出的下列字段。

格式字段940——该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。

基础操作字段942——其内容区分不同的基础操作。

寄存器索引字段944——其内容直接或者通过地址生成来指定源和目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器堆中选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。

修饰符(modifier)字段946——其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问905的指令模板与存储器访问920的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。

扩充操作字段950——其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，此字段被划分为类字段968、α字段952以及β字段954。扩充操作字段950允许在单条指令而非2条、3条或4条指令中执行多组共同的操作。

比例字段960－其内容允许用于存储器地址生成(例如，用于使用2^比例*索引+基址的地址生成)的索引字段的内容按比例缩放。

位移字段962A－其内容用作存储器地址生成的部分(例如，用于使用2^比例*索引+基址+位移的地址生成)。

位移因数字段962B(注意，位移字段962A直接在位移因数字段962B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2^比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址时所使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段974(稍后在本文中描述)和数据操纵字段954C确定。位移字段962A和位移因数字段962B不用于无存储器访问905指令模板，和/或不同的实施例可以实现仅一者或两者都不实现，从这个意义上说，位移字段962A和位移因数字段962B是任选的。

数据元素宽度字段964——其内容区分将使用多个数据元素宽度中的哪一个(在一些实施例中，用于所有指令；在其他实施例中，用于指令中的仅一些)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。

写掩码字段970——其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并-写掩码操作和归零-写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的元素的任何集合归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。如此，写掩码字段970允许部分向量操作，包括加载、存储、算术、逻辑等等。尽管描述了其中写掩码字段970的内容选择多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此，写掩码字段970的内容间接地标识了要执行的掩码操作)的本发明的多个实施例，但是替代地或附加地，替代实施例允许掩码写字段970的内容直接地指定要执行的掩码操作。

立即数字段972——其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。

类字段968——其内容在不同类的指令之间进行区分。参考图9A-B，该字段的内容在A类和B类指令之间进行选择。在图9A-B中，使用圆角方形来指示在字段中存在专用值(例如，在图9A-B中，分别是针对类字段968的A类968A和B类968B)。

A类指令模板

在A类非存储器访问905的指令模板的情况下，α字段952被解释为RS字段952A，其内容区分将执行不同的扩充操作类型中的哪一种(例如，分别为无存储器访问的舍入型操作910以及无存储器访问的数据变换型操作915指令模板指定的舍入952A.1和数据变换952A.2)，而β字段954区别将执行指定的类型的操作中的哪一个。在无存储器访问905的指令模板中，比例字段960、位移字段962A以及位移比例字段962B不存在。

无存储器访问的指令模板——完全舍入控制型操作

在无存储器访问的完全舍入控制型操作910指令模板中，β字段954被解释为舍入控制字段954A，其内容提供静态舍入操作。尽管在本发明的所描述的实施例中，舍入控制字段954A包括抑制所有浮点异常(SAE)字段956和舍入操作控制字段958，但是替代实施例可以支持将这两个概念编码为同一个字段，或仅具有这些概念/字段中的一个或另一个(例如，可以仅具有舍入操作控制字段958)。

SAE字段956——其内容区分是否停用异常事件报告；当SAE字段956的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。

舍入操作控制字段958——其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。如此，舍入操作控制字段958允许逐指令地改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段950的内容优先于该寄存器值。

无存储器访问的指令模板——数据变换型操作

在无存储器访问的数据变换型操作915指令模板中，β字段954被解释为数据变换字段954B，其内容区分将执行数个数据变换中的哪一个(例如，无数据变换、混合、广播)。

在A类存储器访问920的指令模板的情况下，α字段952被解释为驱逐提示字段952B，其内容区分要使用驱逐提示中的哪一个(在图9A中，对于存储器访问时效性925的指令模板和存储器访问非时效性930的指令模板分别指定时效性的952B.1和非时效性的952B.2)，而β字段954被解释为数据操纵字段954C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换以及目的地的向下转换)。存储器访问920指令模板包括比例字段960，并且任选地包括位移字段962A或位移比例字段962B。

向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。

存储器访问指令模板——时效性

时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

存储器访问指令模板——非时效性

非时效性数据是不大可能足够快地重复使用以从第1级高缓存中的高速缓存操作获益且应当给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。

B类指令模板

在B类指令模板的情况下，α字段952被解释为写掩码控制(Z)字段952C，其内容区分由写掩码字段970控制的写掩码操作应当是合并还是归零。

在B类非存储器访问905指令模板的情况下，β字段954的部分被解释为RL字段957A，其内容区分将执行不同的扩充操作类型中的哪一种(例如，分别为无存储器访问的写掩码控制部分舍入控制型操作912指令模板和无存储器访问的写掩码控制VSIZE型操作917指令模板指定的舍入957A.1和向量长度(VSIZE)957A.2)，而β字段954的其余部分区分将执行指定类型的操作中的哪一个。在无存储器访问905的指令模板中，比例字段960、位移字段962A以及位移比例字段962B不存在。

在无存储器访问的写掩码控制部分舍入控制型操作910指令模板中，β字段954的其余部分被解释为舍入操作字段959A，并且异常事件报告被禁用(给定的指令不报告任何种类的浮点异常标志，并且不引发任何浮点异常处理程序)。

舍入操作控制字段959A——正如舍入操作控制字段958，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段959A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段950的内容优先于该寄存器值。

在无存储器访问的写掩码控制VSIZE型操作917指令模板中，β字段954的其余部分被解释为向量长度字段959B，其内容区分将执行数个数据向量长度中的哪一个(例如，128、256或512字节)。

在B类存储器访问920指令模板的情况下，β字段954的部分被解释为广播字段957B，其内容区分是否将执行广播类型数据操纵操作，而β字段954的其余部分被解释为向量长度字段959B。存储器访问920指令模板包括比例字段960，并且任选地包括位移字段962A或位移比例字段962B。

就通用向量友好指令格式900而言，完整操作码字段974示出为包括格式字段940、基础操作字段942以及数据元素宽度字段964。尽管示出了其中完整操作码字段974包括所有这些字段的一个实施例，但是，在不是支持所有这些字段的实施例中，完整操作码字段974包括少于全部这些字段。完整操作码字段974提供操作码(opcode)。

扩充操作字段950、数据元素宽度字段964以及写掩码字段970允许以通用向量友好指令格式逐指令地指定这些特征。

写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。

在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用乱序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的乱序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或乱序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者静态编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。

示例性专用向量友好指令格式

图10A是示出根据本发明的各实施例的示例性专用向量友好指令格式的框图。图10A示出专用向量友好指令格式1000，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上专用向量友好指令格式1000是专用的。专用向量友好指令格式1000可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图9的字段，来自图10A的字段映射到来自图9的字段。

应当理解，虽然出于说明的目的在通用向量友好指令格式900的上下文中，本发明的实施例参考专用向量友好指令格式1000进行了描述，但是本发明不限于专用向量友好指令格式1000，声明的地方除外。例如，通用向量友好指令格式900构想了各种字段的各种可能的尺寸，而专用向量友好指令格式1000示出为具有特定尺寸的字段。作为具体示例，尽管数据元素宽度字段964示出为专用向量友好指令格式1000中的一个位字段，但是本发明不限于此(也就是说，通用向量友好指令格式900构想数据元素宽度字段964的其他尺寸)。

通用向量友好指令格式900包括下文中按照图10A中所示出的顺序列出的字段。

EVEX前缀(字节0-3)1002——以四字节形式进行编码。

格式字段940(EVEX字节0，位[7:0])——第一字节(EVEX字节0)是格式字段940，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。

第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。

REX字段1005(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(957BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。

REX’字段910——这是REX’字段910的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。

操作码映射字段1015(EVEX字节1，位[3:0]–mmmm)——其内容对隐含的前导操作码字节(0F、0F 38、或0F 3)进行编码。

数据元素宽度字段964(EVEX字节2，位[7]–W)——由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。

EVEX.vvvv 1020(EVEX字节2，位[6:3]-vvvv)——EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段1020对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。

EVEX.U 968类字段(EVEX字节2，位[2]-U)——如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。

前缀编码字段1025(EVEX字节2，位[1:0]-pp)——提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。

α字段952(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)——如先前所述，该字段是针对上下文的。

β字段954(EVEX字节3，位[6:4]-SSS，也称为EVEX.s_2-0、EVEX.r_2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB，还以βββ示出)——如前所述，此字段是针对上下文的。

REX’字段910——这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。

写掩码字段970(EVEX字节3，位[2:0]-kkk)——其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到全部为1的写掩码或者旁路掩码硬件的硬件来实现)。

实操作码字段1030(字节4)也称为操作码字节。操作码的一部分在该字段中被指定。

MOD R/M字段1040(字节5)包括MOD字段1042、Reg字段1044以及R/M字段1046。如先前所述的，MOD字段1042的内容将存储器访问和非存储器访问操作区分开。Reg字段1044的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段1046的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。

比例、索引、基址(SIB)字节(字节6)——如先前所述的，比例字段950的内容用于存储器地址生成。SIB.xxx 1054和SIB.bbb 1056－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。

位移字段962A(字节7-10)——当MOD字段1042包含10时，字节7-10是位移字段962A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。

位移因数字段962B(字节7)——当MOD字段1042包含01时，字节7是位移因数字段962B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段962B是disp8的重新解释；当使用位移因数字段962B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段962B替代传统x86指令集8位位移。由此，位移因数字段962B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。立即数字段972如先前所述地操作。

完整操作码字段

图10B是示出根据本发明的一个实施例的构成完整操作码字段974的专用向量友好指令格式1000中的字段的框图。具体地，完整操作码字段974包括格式字段940、基础操作字段942、以及数据元素宽度(W)字段964。基础操作字段942包括前缀编码字段1025、操作码映射字段1015以及实操作码字段1030。

寄存器索引字段

图10C是示出根据本发明的一个实施例的构成寄存器索引字段944的专用向量友好指令格式1000中的字段的框图。具体地，寄存器索引字段944包括REX字段1005、REX’字段1010、MODR/M.reg字段1044、MODR/M.r/m字段1046、VVVV字段1020、xxx字段1054以及bbb字段1056。

扩充操作字段

图10D是示出根据本发明的一个实施例的构成扩充操作字段950的专用向量友好指令格式1000中的字段的框图。当类(U)字段968包含0时，它表明EVEX.U0(A类968A)；当它包含1时，它表明EVEX.U1(B类968B)。当U＝0且MOD字段1042包含11(表明无存储器访问操作)时，α字段952(EVEX字节3，位[7]–EH)被解释为rs字段952A。当rs字段952A包含1(舍入952A.1)时，β字段954(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段954A。舍入控制字段954A包括一位SAE字段956和两位舍入操作字段958。当rs字段952A包含0(数据变换952A.2)时，β字段954(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段954B。当U＝0且MOD字段1042包含00、01或10(表明存储器访问操作)时，α字段952(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段952B且β字段954(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段954C。

当U＝1时，α字段952(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段952C。当U＝1且MOD字段1042包含11(表明无存储器访问操作)时，β字段954的一部分(EVEX字节3，位[4]–S₀)被解释为RL字段957A；当它包含1(舍入957A.1)时，β字段954的其余部分(EVEX字节3，位[6-5]–S_2-1)被解释为舍入操作字段959A，而当RL字段957A包含0(VSIZE 957.A2)时，β字段954的其余部分(EVEX字节3，位[6-5]-S_2-1)被解释为向量长度字段959B(EVEX字节3，位[6-5]–L_1-0)。当U＝1且MOD字段1042包含00、01或10(表明存储器访问操作)时，β字段954(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段959B(EVEX字节3，位[6-5]–L_1-0)和广播字段957B(EVEX字节3，位[4]–B)。

示例性寄存器架构

图11是根据本发明的一个实施例的寄存器架构1100的框图。在所示出的实施例中，有32个512位宽的向量寄存器1110；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式1000对这些覆盖的寄存器堆操作，如在以下表格中所示的。

换句话说，向量长度字段959B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段959B的指令模板对最大向量长度操作。此外，在一个实施例中，专用向量友好指令格式1000的B类指令模板对紧缩或标量单/双精度浮点数据以及紧缩或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。

写掩码寄存器1115——在所示实施例中，有8个写掩码寄存器(k0到k7)，每一个的尺寸都是64位。在替代实施例中，写掩码寄存器1115的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。

通用寄存器1125——在所示实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来对存储器操作数寻址。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。

标量浮点栈寄存器堆(x87栈)1145，在其上重叠了MMX紧缩整数平坦寄存器堆1150——在所示出的实施例中，x87栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点操作的八元素栈；而使用MMX寄存器来对64位紧缩整数数据执行操作，以及为在MMX和XMM寄存器之间执行的某些操作保存操作数。

本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器堆和寄存器。

示例性核架构、处理器和计算机架构

处理器核可以以不同方式、出于不同目的、在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)旨在用于通用计算的高性能通用乱序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用乱序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。

示例性核架构

有序和乱序核框图

图12A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的乱序发布/执行流水线的框图。图12B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的乱序发布/执行架构核的框图。图12A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、乱序发布/执行流水线和核。给定有序方面是乱序方面的子集的情况下，将描述乱序方面。

在图12A中，处理器流水线1200包括取出级1202、长度解码级1204、解码级1206、分配级1208、重命名级1210、调度(也称为分派或发布)级1212、寄存器读取/存储器读取级1214、执行级1216、写回/存储器写入级1218、异常处理级1222以及提交级1224。

图12B示出了包括耦合到执行引擎单元1250的前端单元1230的处理器核1290，且执行引擎单元和前端单元两者都耦合到存储器单元1270。核1290可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或其他核类型。作为又一选项，核1290可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理单元(GPGPU)核、或图形核等等。

前端单元1230包括耦合到指令高速缓存单元1234的分支预测单元1232，该指令高速缓存单元1234耦合到指令转换后备缓冲器(TLB)1236，该指令转换后备缓冲器1236耦合到指令取出单元1238，指令取出单元1238耦合到解码单元1240。解码单元1240(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元1240可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核1290包括(例如，在解码单元1240中或否则在前端单元1230内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元1240耦合至执行引擎单元1250中的重命名/分配器单元1252。

执行引擎单元1250包括重命名/分配器单元1252，该重命名/分配器单元1252耦合到引退单元1254和一个或多个调度器单元的集合1256。调度器单元1256表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元1256耦合到物理寄存器堆单元1258。每个物理寄存器堆单元1258表示一个或多个物理寄存器堆，其中不同的物理寄存器堆存储一种或多种不同的数据类型，诸如标量整数、标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器堆单元1258包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器堆单元1258被引退单元1254所覆盖，以示出可实现寄存器重命名和乱序执行的多种方式(诸如，使用重排序缓冲器和引退寄存器堆、使用未来文件(future file)、历史缓冲器、引退寄存器堆、使用寄存器映射和寄存器池等等)。引退单元1254和物理寄存器堆单元1258耦合至执行群集1260。执行群集1260包括一个或多个执行单元1262的集合以及一个或多个存储器访问单元1264的集合。执行单元1262可执行多种操作(例如，移位、加法、减法、乘法)并可在多种数据类型(例如，标量浮点、紧缩整数、紧缩浮点、向量整数、向量浮点)上执行。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括仅一个执行单元或全部执行所有功能的多个执行单元。调度器单元1256、物理寄存器堆单元1258和执行群集1260被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/紧缩整型/紧缩浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器堆单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元1264的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为乱序发布/执行，并且其余流水线可以为有序发布/执行。

存储器访问单元的集合1264耦合至存储器单元1270，该存储器单元包括数据TLB单元1272，该数据TLB单元耦合至数据高速缓存单元1274，该数据高速缓存单元耦合至第二级(L2)高速缓存单元1276。在一个示例性实施例中，存储器访问单元1264可包括加载单元、存储地址单元和存储数据单元，其中的每一个均耦合至存储器单元1270中的数据TLB单元1272。指令高速缓存单元1234还耦合到存储器单元1270中的第2级(L2)高速缓存单元1276。L2高速缓存单元1276耦合至一个或多个其他级别的高速缓存，并最终耦合至主存储器。

作为示例，示例性寄存器重命名的、乱序发布/执行核架构可以如下实现流水线1200：1)指令取出1238执行取出和长度解码级1202和1204；2)解码单元1240执行解码级1206；3)重命名/分配器单元1252执行分配级1208和重命名级1210；4)调度器单元1256执行调度级1212；5)物理寄存器堆单元1258和存储器单元1270执行寄存器读取/存储器读取级1214；执行群集1260执行执行级1216；6)存储器单元1270和物理寄存器堆单元1258执行写回/存储器写入级1218；7)各单元可牵涉到异常处理级1222；以及8)引退单元1254和物理寄存器堆单元1258执行提交级1224。

核1290可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核1290包括用于支持紧缩数据指令集扩展(例如，AVX1、AVX2)的逻辑，由此允许许多多媒体应用所使用的操作利用紧缩数据来执行。

应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。

尽管在乱序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元1234/1274以及共享L2高速缓存单元1276，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。

具体的示例性有序核架构

图13A-B示出更具体的示例性有序核架构的框图，该核将是芯片中的多个逻辑块中的一个(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其他必要的I/O逻辑通信。

图13A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络1302的连接及其第2级(L2)高速缓存的本地子集1304的框图。在一个实施例中，指令解码器1300支持具有紧缩数据指令集扩展的x86指令集。L1高速缓存1306允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元1308和向量单元1310使用分开的寄存器集合(分别为标量寄存器1312和向量寄存器1314)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存1306读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器堆之间传输而无需被写入和读回的通信路径)。

L2高速缓存的本地子集1304是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存的本地子集1304的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集1304中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集1304中，并在必要的情况下从其他子集转储清除(flush)。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其他逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。

图13B是根据本发明的实施例的图13A中的处理器核的一部分的展开图。图13B包括L1高速缓存1304的L1数据高速缓存1306A部分，以及关于向量单元1310和向量寄存器1314的更多细节。具体地说，向量单元1310是16宽向量处理单元(VPU)(见16宽ALU 1328)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元1320支持对寄存器输入的混合、通过数值转换单元1322A-B支持数值转换、并通过复制单元1324支持对存储器输入的复制。写掩码寄存器1326允许断言所得的向量写入。

图14是根据本发明的实施例的可具有多于一个的核、可具有集成存储器控制器、以及可具有集成图形器件的处理器1400的框图。图14中的实线框示出具有单个核1402A、系统代理1410、一个或多个总线控制器单元1416的集合的处理器1400，而虚线框的可任选附加示出具有多个核1402A-N、系统代理单元1410中的一个或多个集成存储器控制器单元1414的集合以及专用逻辑1408的替代处理器1400。

因此，处理器1400的不同实现可包括：1)CPU，其中专用逻辑1408是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核1402A-N是一个或多个通用核(例如，通用的有序核、通用的乱序核、这两者的组合)；2)协处理器，其中核1402A-N是旨在主要用于图形和/或科学(吞吐量)的大量专用核；以及3)协处理器，其中核1402A-N是大量通用有序核。因此，处理器1400可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器1400可以是一个或多个基板的一部分，和/或可以使用多种工艺技术(诸如，BiCMOS、CMOS、或NMOS)中的任意技术被实现在一个或多个基板上。

存储器层次结构包括核内的一个或多个层级的高速缓存、一组或一个或多个共享高速缓存单元1406以及耦合到集成存储器控制器单元1414的集合的外部存储器(未示出)。共享高速缓存单元1406的集合可包括一个或多个中级高速缓存，诸如，第二级(L2)、第三级(L3)、第四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)和/或以上的组合。虽然在一个实施例中，基于环的互连单元1412将集成图形逻辑1408(集成图形逻辑1408是其示例，并且在本文中还被称为专用逻辑)、共享高速缓存单元1406的集合以及系统代理单元1410/集成存储器控制器单元1414互连，但是替代实施例可使用任何数量的公知技术来互连此类单元。在一个实施例中，可以维护一个或多个高速缓存单元1406和核1402A-N之间的一致性(coherency)。

在一些实施例中，核1402A-N中的一个或多个能够实现多线程。系统代理1410包括协调并操作核1402A-N的那些组件。系统代理单元1410可包括例如功率控制单元(PCU)和显示单元。PCU可以是对核1402A-N以及集成图形逻辑1408的功率状态进行调节所需的逻辑和组件，或可包括这些逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。

核1402A-N在架构指令集方面可以是同构的或异构的；即，这些核1402A-N中的两个或更多个核可能能够执行相同的指令集，而其它核可能能够执行该指令集的仅仅子集或不同的指令集。

示例性计算机架构

图15-18是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其他执行逻辑的多个系统和电子设备一般都是合适的。

现在参见图15，所示是根据本发明的一个实施例的系统1500的框图。系统1500可以包括一个或多个处理器1510、1515，这些处理器耦合到控制器中枢1520。在一个实施例中，控制器中枢1520包括图形存储器控制器中枢(GMCH)1590和输入/输出中枢(IOH)1550(其可以在分开的芯片上)；GMCH 1590包括存储器和图形控制器，存储器1540和协处理器1545耦合到该存储器和图形控制器；IOH 1550将输入/输出(I/O)设备1560耦合到GMCH1590。可替代地，存储器和图形控制器中的一个或两个在处理器(如本文中所描述的)内集成，存储器1540和协处理器1545直接耦合到处理器1510、以及在单一芯片中具有IOH 1550的控制器中枢1520。

在图15中以虚线表示附加的处理器1515的可选的性质。每一处理器1510、1515可包括本文中描述的处理核中的一个或多个，并且可以是处理器1400的某一版本。

存储器1540可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢1520经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接1595与(多个)处理器1510、1515进行通信。

在一个实施例中，协处理器1545是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器等等。在一个实施例中，控制器中枢1520可以包括集成图形加速器。

在物理资源1510、1515之间会存在包括架构、微架构、热、功耗特性等的一系列品质度量方面的各种差异。

在一个实施例中，处理器1510执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器1510将这些协处理器指令识别为应当由附连的协处理器1545执行的类型。因此，处理器1510在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器1545。(多个)协处理器1545接受并执行所接收的协处理器指令。

现在参见图16，所示是根据本发明的实施例的第一更具体的示例性系统1600的框图。如图16所示，多处理器系统1600是点对点互连系统，且包括经由点对点互连1650耦合的第一处理器1670和第二处理器1680。处理器1670和1680中的每一个都可以是处理器1400的某一版本。在本发明的一个实施例中，处理器1670和1680分别是处理器1510和1515，而协处理器1638是协处理器1545。在另一实施例中，处理器1670和1680分别是处理器1510和协处理器1545。

处理器1670和1680被示为分别包括集成存储器控制器(IMC)单元1672和1682。处理器1670还包括作为其总线控制器单元的一部分的点对点(P-P)接口1676和1678；类似地，第二处理器1680包括P-P接口1686和1688。处理器1670、1680可以经由使用点对点(P-P)接口电路1678、1688的P-P接口1650来交换信息。如图16所示，IMC 1672和1682将处理器耦合到相应的存储器，即存储器1632和存储器1634，这些存储器可以是本地附连到相应处理器的主存储器的部分。

处理器1670、1680可各自经由使用点对点接口电路1676、1694、1686、1698的各个P-P接口1652、1654与芯片组1690交换信息。芯片组1690可以可选地经由高性能接口1692与协处理器1638交换信息。在一个实施例中，协处理器1638是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、嵌入式处理器等等。

共享高速缓存(未示出)可被包括在任一处理器中，或在两个处理器的外部但经由P-P互连与这些处理器连接，从而如果处理器被置于低功率模式，则任一个或这两个处理器的本地高速缓存信息可被存储在该共享的高速缓存中。

芯片组1690可经由接口1696耦合到第一总线1616。在一个实施例中，第一总线1616可以是外围组件互连(PCI)总线或诸如PCI高速总线或另一第三代I/O互连总线之类的总线，但是本发明的范围不限于此。

如图16所示，各种I/O设备1614可以连同总线桥1618被耦合至第一总线1616，总线桥1618将第一总线1616耦合至第二总线1620。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器1615耦合到第一总线1616。在一个实施例中，第二总线1620可以是低引脚数(LPC)总线。各种设备可耦合到第二总线1620，包括例如键盘和/或鼠标1622、通信设备1627以及存储单元1628，诸如在一个实施例中可包括指令/代码和数据1630的盘驱动器或者其他大容量存储设备。此外，音频I/O 1624可以被耦合至第二总线1620。注意，其他架构是可能的。例如，代替图16的点对点架构，系统可以实现多分支总线或其他这类架构。

现在参考图17，所示为根据本发明的实施例的更具体的第二示例性系统1700的框图。图16和17中的相同部件用相同附图标记表示，并已从图17中省去了图16中的某些方面，以避免使图17的其他方面变得模糊。

图17示出处理器1670、1680可分别包括集成存储器和I/O控制逻辑(“CL”)1672和1682。因此，CL 1672、1682包括集成存储器控制器单元并包括I/O控制逻辑。图17示出不仅存储器1632、1634耦合至CL 1672、1682，I/O设备1714也耦合至控制逻辑1672、1682。传统I/O设备1715被耦合至芯片组1690。

现在参照图18，所示出的是根据本发明的实施例的SoC 1800的框图。在图14中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图18中，互连单元1802被耦合至：应用处理器1810，该应用处理器包括一个或多个核1402A-N的集合以及共享高速缓存单元1406，一个或多个核1402A-N的集合包括高速缓存单元1404A-N；系统代理单元1410；总线控制器单元1416；集成存储器控制器单元1414；一个或多个协处理器1820的集合，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元1830；直接存储器存取(DMA)单元1832；以及用于耦合至一个或多个外部显示器的显示单元1840。在一个实施例中，协处理器1820包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、嵌入式处理器等等。

本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。

可将程序代码(诸如图16中示出的代码1630)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。

程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。

至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。

此类机器可读存储介质可以包括但不限于通过机器或设备制造或形成的制品的非暂态的有形安排，其包括存储介质，诸如，硬盘；任何其他类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，诸如，只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其他类型的介质。

因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。

仿真(包括二进制变换、代码变形等)

在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其他方式将指令转换成将由核来处理的一个或多个其他指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。

图19是根据本发明的实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图19示出可使用x86编译器1904来编译利用高级语言1902的程序，以生成可由具有至少一个x86指令集核的处理器1916原生执行的x86二进制代码1906。具有至少一个x86指令集核的处理器1916表示能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能的任何处理器：(1)英特尔x86指令集核的指令集的本质部分，或(2)目标为在具有至少一个x86指令集核的英特尔处理器上运行以实现与具有至少一个x86指令集核的英特尔处理器基本相同的结果的应用或其他软件的目标代码版本。x86编译器1904表示用于生成x86二进制代码1906(例如，目标代码)的编译器，该二进制代码可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器1916上执行。类似地，图19示出可以使用替代的指令集编译器1908来编译利用高级语言1902的程序，以生成可以由不具有至少一个x86指令集核的处理器1914(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码1910。指令转换器1912被用来将x86二进制代码1906转换成可以由不具有x86指令集核的处理器1914原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码1910相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器1912通过仿真、模拟或任何其他过程来表示允许不具有x86指令集处理器或核的处理器或其他电子设备执行x86二进制代码1906的软件、固件、硬件或其组合。

示例

示例1是一种装置。该装置包括：第一电路，用于确定多个缕程中的最旧的未分派指令的RPO；第二电路，用于基于delta值和最旧的未分派指令的RPO来确定RPO限制；排序缓冲器，用于存储等待被引退的指令的条目；以及第三电路，用于响应于确定来自多个缕程中的一个缕程的可排序指令的RPO小于或等于RPO限制而执行可排序指令以使得可排序指令的条目被插入到排序缓冲器中。

示例2包括示例1的实体。在该示例中，第三电路用于响应于确定指令的RPO大于RPO限制而停止对缕程的处理。

示例3包括示例1的实体。在该示例中，该装置进一步包括：二进制转换器，用于生成ERLM指令，其中ERLM指令提供delta值。

示例4包括示例1的实体。在该示例中，第二电路用于基于排序缓冲器的占用率来调节delta值。

示例5包括示例4的实体。在该示例中，调节delta值包括响应于确定排序缓冲器的占用率超过预定义阈值比率而减少delta值。

示例6包括示例1的实体。在该示例中，排序缓冲器包括多个缓冲器，并且第二电路用于确定多个缓冲器中的每一个的RPO限制。

示例7包括示例1的实体。在该示例中，排序缓冲器包括加载缓冲器、存储缓冲器和可中断指令缓冲器中的任何一个。

示例8包括示例1的实体。在该示例中，可排序指令是加载指令、存储指令和可中断指令中的任何一个。

示例9包括示例1的实体。在该示例中，第一电路用于将最旧的未分派指令的RPO存储在寄存器中。

示例10是一种方法。该方法包括：确定多个缕程中的最旧的未分派指令的RPO；基于delta值和最旧的未分派指令的RPO来确定RPO限制；以及响应于确定来自多个缕程中的一个缕程的可排序指令的RPO小于或等于RPO限制而执行可排序指令以使得可排序指令的条目被插入到排序缓冲器中，其中排序缓冲器存储等待被引退的指令的条目。

示例11包括示例10的实体。在该示例中，该方法进一步包括：响应于确定指令的RPO大于RPO限制而停止对缕程的处理。

示例12包括示例10的实体。在该示例中，该方法进一步包括：生成ERLM指令，其中ERLM指令提供delta值。

示例13包括示例10的实体。在该示例中，该方法进一步包括：基于排序缓冲器的占用率来调节delta值。

示例14包括示例13的实体。在该示例中，调节delta值包括响应于确定排序缓冲器的占用率超过预定义阈值比率而减少delta值。

示例15包括示例10的实体。在该示例中，排序缓冲器包括多个缓冲器，并且该方法进一步包括：确定多个缓冲器中的每一个的RPO限制。

示例16包括示例10的实体。在该示例中，排序缓冲器包括加载缓冲器、存储缓冲器和可中断指令缓冲器中的任何一个。

示例17包括示例10的实体。在该示例中，可排序指令是加载指令、存储指令和可中断指令中的任何一个。

示例18包括示例10的实体。在该示例中，该方法进一步包括：将最旧的未分派指令的RPO存储在寄存器中。

示例19是一种系统。该系统包括：第一电路，用于确定多个缕程中的最旧的未分派指令的RPO；二进制转换器，用于生成ERLM指令，其中ERLM指令提供delta值；第二电路，用于基于ERLM指令提供的delta值和最旧的未分派指令的RPO来确定RPO限制；排序缓冲器，用于存储等待被引退的指令的条目；以及第三电路，用于响应于确定来自多个缕程中的一个缕程的可排序指令的RPO小于或等于RPO限制而执行可排序指令以使得可排序指令的条目被插入到排序缓冲器中。

示例20包括示例19的实体。在该示例中，第三电路用于响应于确定指令的RPO大于RPO限制而停止对缕程的处理。

示例21包括示例19的实体。在该示例中，第三电路用于执行ERLM指令以设置delta值。

示例22包括示例19的实体。在该示例中，第二电路用于基于排序缓冲器的占用率来调节delta值。

示例23包括示例22的实体。在该示例中，调节delta值包括响应于确定排序缓冲器的占用率超过预定义阈值比率而减少delta值。

示例24包括示例19的实体。在该示例中，排序缓冲器包括多个缓冲器，并且第二电路用于确定多个缓冲器中的每一个的RPO限制。

示例25包括示例19的实体。在该示例中，排序缓冲器包括加载缓冲器、存储缓冲器和可中断指令缓冲器中的任何一个。

示例26包括示例19的实体。在该示例中，可排序指令是加载指令、存储指令和可中断指令中的任何一个。

示例27包括示例19的实体。在该示例中，第一电路用于将最旧的未分派指令的RPO存储在寄存器中。

示例28是一种设备。该设备包括：第一装置，用于确定多个缕程中的最旧的未分派指令的RPO；第二装置，用于基于delta值和最旧的未分派指令的RPO来确定RPO限制；排序缓冲器，用于存储等待被引退的指令的条目；以及第三装置，用于响应于确定来自多个缕程中的一个缕程的可排序指令的RPO小于或等于RPO限制而执行可排序指令以使得可排序指令的条目被插入到排序缓冲器中。

示例29包括示例28的实体。在该示例中，第三装置用于响应于确定指令的RPO大于RPO限制而停止对缕程的处理。

示例30包括示例28的实体。在该示例中，该设备进一步包括：第四装置，用于生成ERLM指令，其中ERLM指令提供delta值。

尽管是通过若干实施例来对本发明进行描述的，但是，本领域技术人员将认识到，本发明不限于所描述的实施例，在所附权利要求书的精神和范围内，可以对本发明进行修改。如此，描述被视为说明性的，而不是限制性的。

Claims (24)

1.一种装置，包括：

第一电路，用于确定多个缕程中的最旧的未分派指令的真实程序顺序(RPO)并且将所述最旧的未分派指令的RPO存储在寄存器中；

第二电路，用于基于将delta值加到存储在所述寄存器中的所述最旧的未分派指令的RPO来确定RPO限制；

排序缓冲器，用于存储等待被引退的指令的条目；以及

第三电路，用于响应于确定来自所述多个缕程中的一个缕程的可排序指令的RPO小于或等于所述RPO限制而执行所述可排序指令以将所述可排序指令的条目插入到所述排序缓冲器中。

2.如权利要求1所述的装置，其特征在于，所述第三电路用于响应于确定所述指令的RPO大于所述RPO限制而停止对所述缕程的处理。

3.如权利要求1所述的装置，其特征在于，进一步包括：

二进制转换器，用于生成执行RPO限制管理(ERLM)指令，其中所述ERLM指令提供所述delta值。

4.如权利要求1所述的装置，其特征在于，所述第二电路用于基于所述排序缓冲器的占用率来调节所述delta值。

5.如权利要求4所述的装置，其特征在于，调节所述delta值包括响应于确定所述排序缓冲器的占用率超过预定义阈值比率而减少所述delta值。

6.如权利要求1-4中的任一项所述的装置，其特征在于，所述排序缓冲器包括多个缓冲器，并且其中所述第二电路用于确定所述多个缓冲器中的每一个的RPO限制。

7.如权利要求1-4中的任一项所述的装置，其特征在于，所述排序缓冲器包括加载缓冲器、存储缓冲器和可中断指令缓冲器中的任何一个。

8.如权利要求1-4中的任一项所述的装置，其特征在于，所述可排序指令是加载指令、存储指令和可中断指令中的任何一个。

9.一种方法，包括：

确定多个缕程中的最旧的未分派指令的真实程序顺序(RPO)；

将所述最旧的未分派指令的RPO存储在寄存器中；

基于将delta值加到存储在所述寄存器中的所述最旧的未分派指令的RPO来确定RPO限制；以及

响应于确定来自所述多个缕程中的一个缕程的可排序指令的RPO小于或等于所述RPO限制而执行所述可排序指令以将所述可排序指令的条目插入到排序缓冲器中，其中所述排序缓冲器用于存储等待被引退的指令的条目。

10.如权利要求9所述的方法，其特征在于，进一步包括：

响应于确定所述指令的RPO大于所述RPO限制而停止对所述缕程的处理。

11.如权利要求9所述的方法，其特征在于，进一步包括：

生成执行RPO限制管理(ERLM)指令，其中所述ERLM指令提供所述delta值。

12.如权利要求9所述的方法，其特征在于，进一步包括：

基于所述排序缓冲器的占用率来调节所述delta值。

13.如权利要求12所述的方法，其特征在于，调节所述delta值包括响应于确定所述排序缓冲器的占用率超过预定义阈值比率而减少所述delta值。

14.如权利要求9-12中的任一项所述的方法，其特征在于，所述排序缓冲器包括多个缓冲器，并且其中所述方法进一步包括：

确定所述多个缓冲器中的每一个的RPO限制。

15.如权利要求9-12中的任一项所述的方法，其特征在于，所述排序缓冲器包括加载缓冲器、存储缓冲器和可中断指令缓冲器中的任何一个。

16.如权利要求9-12中的任一项所述的方法，其特征在于，所述可排序指令是加载指令、存储指令和可中断指令中的任何一个。

17.一种系统，包括：

第一电路，用于确定多个缕程中的最旧的未分派指令的真实程序顺序(RPO)并且将所述最旧的未分派指令的RPO存储在寄存器中；

二进制转换器，用于生成执行RPO限制管理(ERLM)指令，其中所述ERLM指令提供delta值；

第二电路，用于基于将所述ERLM指令提供的所述delta值加到存储在所述寄存器中的所述最旧的未分派指令的RPO来确定RPO限制；

排序缓冲器，用于存储等待被引退的指令的条目；以及

第三电路，用于响应于确定来自所述多个缕程中的一个缕程的可排序指令的RPO小于或等于所述RPO限制而执行所述可排序指令以将所述可排序指令的条目插入到所述排序缓冲器中。

18.如权利要求17所述的系统，其特征在于，所述第三电路用于响应于确定所述指令的RPO大于所述RPO限制而停止对所述缕程的处理。

19.如权利要求17所述的系统，其特征在于，所述第三电路用于执行所述ERLM指令以设置所述delta值。

20.如权利要求17所述的系统，其特征在于，所述第二电路用于基于所述排序缓冲器的占用率来调节所述delta值。

21.如权利要求20所述的系统，其特征在于，调节所述delta值包括响应于确定所述排序缓冲器的占用率超过预定义阈值比率而减少所述delta值。

22.如权利要求17-20中的任一项所述的系统，其特征在于，所述排序缓冲器包括多个缓冲器，并且其中所述第二电路用于确定所述多个缓冲器中的每一个的RPO限制。

23.如权利要求17-20中的任一项所述的系统，其特征在于，所述排序缓冲器包括加载缓冲器、存储缓冲器和可中断指令缓冲器中的任何一个。

24.如权利要求17-20中的任一项所述的系统，其特征在于，所述可排序指令是加载指令、存储指令和可中断指令中的任何一个。