CN104126168B - 打包数据重新安排控制索引前体生成处理器、方法、系统及指令 - Google Patents

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Abstract

一个方面的方法包括接收指示目的地存储位置的指令。响应于该指令，将结果存储在该目的地存储位置中。该结果包括：包括至少四个非负整数的序列的结果。一方面，该至少四个非负整数的值不是使用在前指令的结果来计算的。公开了其它方法、装置、系统和指令。

Description

打包数据重新安排控制索引前体生成处理器、方法、系统及 指令
背景
技术领域
实施例涉及处理器。具体而言，实施例涉及具有指令集的处理器，该指令集包括使用控制索引的指令。
背景信息
许多处理器具有单指令多数据(SIMD)架构。在SIMD架构中，打包数据指令、向量指令或者SIMD指令可同时或并行地对多个数据元素或者多对数据元素进行操作。处理器可具有并行执行硬件，该并行执行硬件响应于打包数据指令来同时或并行地执行多个操作。
多个数据元素可在一个寄存器或存储器位置内被打包为打包数据或向量数据。在打包数据中，寄存器或者其他存储位置的位可逻辑地分成多个数据元素的序列。例如，256位宽打包数据寄存器可具有四个64位宽打包数据元素、八个32位宽打包数据元素、十六个16位宽打包数据元素等。每一打包数据元素可表示单独的各段数据(例如，像素的红色、绿色、蓝色或α颜色分量、或复数的实部或虚部等等)，各段数据可单独地操作或与其他数据独立地操作。
一些SIMD架构具有用于根据控制索引在一个或多个源打包数据内灵活地重新安排打包数据元素的指令。此类指令的示例是置换指令和混洗指令。控制索引控制这些指令如何重新安排打包数据元素。
附图的若干视图的简要说明
通过参考用来说明本发明的实施例的以下描述和附图，可最好地理解本发明。在附图中：
图1是用于处理可用来生成控制索引的指令的处理器的示例实施例的框图。
图2是打包数据重新安排控制索引生成指令的示例实施例的处理方法的示例实施例的流程框图。
图3是打包数据重新安排控制索引前体产生指令的示例实施例的处理方法的示例实施例的流程框图。
图4是用于处理可用来产生控制索引的指令的指令处理装置的示例实施例的框图。
图5是存储遵循数值模式的至少四个非负整数的序列的指令的处理方法的示例实施例的流程框图。
图6是可用来产生控制索引的指令的指令格式的实施例的框图。
图7A为框图，示出在一些实施例中通过指令存储的整数序列可具有主要或完全基于指令的操作码的数值模式。
图7B为框图，示出在一些实施例中通过指令存储的整数序列可具有部分地基于指令的操作码并且部分地基于由该指令指示的一个或多个数值模式限定参数的数值模式。
图8是存储按照数值顺序的至少四个非负整数的序列的指令的处理方法的示例实施例的流程框图。
图9是示出打包数据重新安排操作的示例实施例的框图，该打包数据重新安排操作使用具有按照数值顺序的偏移连续整数的值的打包数据重新安排控制索引，来从两个经对齐的打包数据中提取未对齐的打包数据以避免需要执行未对齐加载。
图10是存储按照数值顺序的至少四个非负整数的序列的指令的处理方法的示例实施例的流程框图，其中连续位置中的所有整数相差至少为2的恒定整数跨度。
图11是存储按照数值顺序的至少四个非负相同奇偶性(例如均为偶数或均为奇数)整数的序列的指令的处理方法的示例实施例的流程框图。
图12是示出打包数据重新安排操作的示例实施例的框图，该打包数据重新安排操作使用打包数据重新安排控制索引以将实数(R)与虚数(IM)分开，该打包数据重新安排控制索引具有按照递增数值顺序的连续偶数的值。
图13是存储按照数值顺序的至少四个整数的序列的指令的处理方法的示例实施例的流程框图，其中整数中的最小整数从零偏移一偏移量，并且其中连续位置中的所有整数彼此相差一跨度。
图14是用于存储按照数值顺序的连续非负整数的序列的第一控制索引前体产生指令和向每一整数应用跨度和偏移量的第二指令的处理方法的示例实施例的流程框图。
图15是存储红、绿、蓝、α四元数据的源打包数据的框图。
图16是包括存储一个或多个整数序列的只读存储器(ROM)的处理器的示例实施例的框图。
图17A的框图示出用于存储控制索引和控制索引前体的适当格式的第一示例实施例。
图17B的框图示出用于存储控制索引和控制索引前体的适当格式的第二示例实施例。
图18是一组合适的打包数据寄存器的示例实施例的框图。
图19是包括存储可用来产生控制索引的指令的机器可读存储介质的制品的框图。
图20A示出示例性AVX指令格式，包括VEX前缀、实操作码字段、MoD R/M字节、SIB字节、位移字段以及IMM8。
图20B示出来自图20A的哪些字段构成完整操作码字段和基础操作字段。
图21A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图。
图21B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。
图22是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。
图22B是示出根据本发明的实施例的构成完整操作码字段的具有专用向量友好指令格式的字段的框图。
图22C是示出根据本发明的一个实施例的构成寄存器索引字段的具有专用向量友好指令格式的字段的框图。
图22D是示出根据本发明的一个实施例的构成扩充操作字段的具有专用向量友好指令格式的字段的框图。
图23是根据本发明的一个实施例的寄存器架构的框图。
图24A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。
图24B示出了包括耦合到执行引擎单元的前端单元的处理器核，且执行引擎单元和前端单元两者都耦合到存储器单元。
图25A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络的连接及其二级(L2)高速缓存的本地子集的框图。
图25B是根据本发明的各实施例的图25A中的处理器核的一部分的展开图。
图26是根据本发明的实施例的可具有超过一个的核、可具有集成的存储器控制器、并且可具有集成图形的处理器的框图。
图27所示的是根据本发明的一个实施例的系统的框图。
图28所示的是根据本发明的实施例的第一更具体的示例性系统的框图。
图29所示的是根据本发明的实施例的第二更具体的示例性系统的框图。
图30所示的是根据本发明的实施例的SoC的框图。
图31是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。
详细说明
在以下描述中，陈述了诸多特定细节(例如特定处理器、方法、操作、指令、数值模式以及数据格式)。然而，应当理解的是，可不通过这些具体细节来实施本发明的实施例。在其它实例中，未详细示出公知的电路、结构以及技术，以免模糊对本描述的理解。
典型地，通过执行对具有源打包数据元素的源打包数据操作数进行操作的一系列通用指令，来从头开始渐进地建立用于置换指令和混洗指令的控制索引。例如，产生控制索引的方法的一部分可包括执行一系列通用打包数据算术指令以对源打包数据元素执行一系列打包数据算术操作，以将源打包数据元素最终转换为控制索引。
趋向于制约置换和混洗指令以及笼统的其它打包数据重新安排指令的有用性的一个因素是为了产生置换控制索引、混洗控制索引或其它打包数据重新安排控制索引而通常需要按顺序执行的指令的数量。可能需要若干指令(例如大约4到10个指令或甚至更多指令)来产生一组控制索引。此外，所需的指令的数量一般趋于随着打包数据元素的总数量增加而增加(随着打包数据寄存器的位宽增加，这渐趋成为问题)。
执行这些指令在处理时间、处理器资源使用率以及功耗方面是趋于昂贵的。此外，这些花费渐趋于损或减少由打包数据重新安排指令提供的整体益处。在一些情况下，在已经产生和使用控制索引之后可能丢弃控制索引，在此情况下，如果需求出现，则可能需要从头开始重新产生控制索引。在其它情况下，在已经产生和使用控制索引之后，可将控制索引存储在主存储器中，然后稍后在需要它们时经由系统总线将它们从主存储器取出。这可以有助于避免每当需要控制索引时从头开始产生控制索引，但从主存储器取出控制索引也趋向于花费大量时间。
本申请中公开了可用来产生用于其它指令(例如置换指令、混洗指令、其它打包数据重新安排指令以及使用控制索引的其它指令)的控制索引的指令。还公开了用于执行上述指令的处理器，在处理或执行上述指令时由处理器执行的方法，以及包含用于处理或执行上述指令的一个或多个处理器的系统。本申请中别处公开的各种处理器和系统是合适的。有利地，这些指令、处理器、方法和系统可有助于减少为了产生控制索引而需要执行的指令的处理时间量和/或数量。
图1是用于处理可用来产生控制索引的指令的处理器100的示例实施例的框图。该处理器可以是各种复杂指令集计算(CISC)处理器、各种精简指令集计算(RISC)处理器、各种超长指令字(VLIW)处理器、其各种混合、或完全其他类型的处理器中的任何处理器。在一些实施例中，该处理器可以是通用处理器(例如通用微处理器)，不过这不是必须的。替换地，处理器可以是专用处理器。合适的专用处理器的示例包括但不限于，网络处理器、通信处理器、加密处理器、图形处理器、协处理器、嵌入式处理器、数字信号处理器(DSP)以及控制器(例如，微控制器)，此处仅是列举数例。
处理器具有指令集架构(ISA)101。ISA表示处理器的架构中涉及编程的那部分。ISA通常包括原生指令、架构寄存器、数据类型、寻址模式、存储器架构、中断和异常处理以及处理器的外部输入和输出(I/O)。ISA与微架构不同，微架构通常表示被选择用于实现ISA的特定处理器设计技术。带有不同的微架构的处理器可以共享共同的ISA。
ISA包括架构可见的或架构的寄存器(例如，架构寄存器组)102。架构寄存器表示处理器上的存储位置。架构寄存器此处也可以被简称为寄存器。短语架构寄存器、寄存器组、以及寄存器在本申请中用于表示对软件和/或编程者可见(例如，软件可见的)的寄存器和/或由通用宏指令指定用来标识操作数的寄存器，除非另外指定或清楚明显可知。这些寄存器与给定微架构中的其他非架构的或在架构上不可见的寄存器(例如，指令所使用的临时寄存器、重新排序缓冲器、引退寄存器、由微指令使用的微架构只读寄存器、等等)不同。所示出的架构可见的寄存器包括打包数据寄存器103。每个打包数据寄存器可操作用于存储打包数据、向量数据或者SIMD数据。
所示出的ISA包括处理器支持的指令集104。指令集的这些指令表示宏指令(例如，提供给处理器以供执行的指令)，与微指令或微操作(例如，处理器的解码器解码宏指令而得到的微指令或微操作)不同。该处理器可包括用于执行该指令集的指令的专用或特定逻辑(例如可能具有某些固件或软件的电路系统)。
该指令集包括使用控制索引的一个或多个指令105。如上所述，在一些实施例中，这些指令可包括一个或多个置换指令、混洗指令或其它打包数据重新安排指令106。作为另一选项，如将在下文中进一步讨论，在一些实施例中，这些指令可包括一个或多个聚集指令或加载指令107，该一个或多个聚集指令或加载指令107可操作用于使用控制索引从处理器外的存储器聚集或加载非连续的数据。
根据本发明的实施例，该指令集还包括分别可用来产生控制索引的一个或多个指令108。在一些实施例中，这些指令可包括一个或多个控制索引产生指令109，其可操作用于产生实际控制索引。每个控制索引产生指令可以可操作用于完全在单个宏指令的执行范围(confine)内产生控制索引。相反，常规地，通常需要执行一系列通用宏指令来逐渐或渐进地从头开始建立控制索引。
在一些实施例中，指令可包括一个或多个控制索引前体产生指令110，所述指令不产生实际控制索引，而产生控制索引前体。每个控制索引前体产生指令可操作用于完全在单个宏指令的执行范围内产生控制索引前体。不同于需要从头开始产生实际控制索引，控制索引前体可用作有用的起始点或起步(head-start)值，通过一个或多个其它指令可将该起始点或起步值高效地转换成实际控制索引。有利地，与从头开始相比，前体的使用可允许更迅速地和/或利用更少指令来产生实际控制索引。
处理器还包括执行逻辑111。执行逻辑可操作用于执行或处理指令集的指令。
图2是打包数据重新安排控制索引产生指令的示例实施例的处理方法212的示例实施例的流程框图。在框213接收打包数据重新安排控制索引产生指令。所接收的指令指定或以其它方式指示第一目的地存储位置。在一些方面中，可通过该指令的编码的多个位或一个或多个字段来明确地指定第一目的地存储位置。在其它方面中，第一目的地存储位置可以是对该指令隐含的。
在框214，响应于打包数据重新安排控制索引产生指令和/或作为其结果，将结果存储在第一目的地存储位置中。该结果包括表示打包数据重新安排控制索引的至少四个非负整数的序列。上述至少四个整数典型地具有多个不同的值(即它们不全是相同的整数值)。在多个实施例中，该序列可包括表示打包数据重新安排控制索引的至少8个、至少16个、至少32个、或至少64个非负整数。该结果和/或整数序列可以是本申请中别处公开的结果和/或整数序列中的任一个。在一些实施例中，可完全在单个宏指令的执行的范围内产生该结果和/或整数序列(例如，整数的值可能不依赖于该程序流中的任何先前指令)。
为了进一步说明某些概念，并且虽然本发明不限于此方面，在框215处接收打包数据重新安排指令。在多个方面中，该指令可以是置换指令、混洗指令、或可操作用于根据打包数据重新安排控制索引来重新安排一个或多个源打包数据中的数据元素的另一类型的打包数据重新安排指令。该指令指示打包数据重新安排控制索引(例如指定第一目的地存储位置)。该指令还指定或以其它方式指示具有打包数据元素的至少一个源打包数据，并指定或以其它方式指示第二目的地存储位置。
在框216，响应于打包数据重新安排指令和/或作为其结果，将打包数据结果存储在第二目的地存储位置中。打包数据结果包括来自至少一个源打包数据的根据打包数据重新安排控制索引重新安排的数据元素。在一些实施例中，如同许多置换和混洗指令的情况，打包数据重新安排控制索引可标识、选择或以其它方式对至少一个源打包数据内的特定数据元素建立索引。可将有索引的数据元素存储在与索引在位置上对应的结果数据元素中。
图3是打包数据重新安排控制索引前体产生指令的示例实施例的处理方法317的示例实施例的流程框图。在框318接收打包数据重新安排控制索引前体产生指令。所接收的指令指定或以其它方式指示目的地存储位置。
在框319，响应于打包数据重新安排控制索引前体产生指令和/或作为其结果，将结果存储在目的地存储位置中。该结果包括表示打包数据重新安排控制索引前体的至少四个非负整数的序列。上述至少四个整数典型地具有多个不同的值。在多个实施例中，该序列可包括表示打包数据重新安排控制索引前体的至少8个、至少16个、至少32个、或至少64个非负整数。该结果和/或整数序列可以是本申请中别处公开的结果和/或整数序列中的任一个。在一些实施例中，可完全在单个宏指令的执行的范围内产生该结果和/或整数序列(例如，整数的值可能不依赖于该程序流中的任何先前指令)。
为了进一步说明某些概念，并且虽然本发明不限于此方面，但在框320，执行至少一个附加指令(例如至少一个通用算术指令)的执行，以将打包数据重新安排控制索引前体转换成打包数据重新安排控制索引。至少一个附加指令中的第一指令可将目的地存储位置指示为打包数据重新安排控制索引前体的源。
然后，在框321，可执行指示打包数据重新安排控制索引的打包数据重新安排指令。打包数据重新安排指令的操作可以类似于先前描述的操作。
在图2和3中，已经示出了框215、216、320和321处的操作，以更好地说明某些概念。然而，应理解本发明不限于在这些框处执行的操作。其它实施例涉及各个打包数据重新安排控制索引产生指令的方法和操作，另外的其它实施例涉及各个打包数据重新安排控制索引前体产生指令的方法和操作，这些方法和操作不限于其它后续指令的操作。
图4是指令处理装置400的示例实施例的框图。指令处理装置可以是处理器，或可以是处理器的部分。例如，在一些实施例中，指令处理装置可以是图1的处理器100或类似设备，或者可以是图1的处理器100或类似设备的部分。替代地，指令处理装置可被包括在不同的处理器或电子系统(例如本申请中公开的其它处理器或系统之一)之中。
指令处理装置可接收可用来产生控制索引的指令408。该指令可表示本申请别处公开的可用来产生控制索引的指令的多个实施例中的任一个实施例。该指令可表示机器指令、宏指令或类似的控制信号。指令处理装置可具有专用的或特定的电路或其它逻辑(例如，可能与固件和/或软件相结合的硬件)，其可操作用于处理指令和/或响应于该指令、作为该指令的结果和/或根据该指令来存储结果。
所示出的指令处理装置包括指令解码器422。解码器可接收和解码高级机器指令或宏指令，并且输出一个或多个较低级的微操作、微代码入口点、微指令或者反映和/或源自于原始较高级指令的其他较低级的指令或控制信号。这一个或多个较低级指令或控制信号可通过一个或多个较低级(例如，电路级或硬件级)操作来实现较高级指令的操作。解码器可以使用各种不同的机制来实现，包括但不限于，微代码只读存储器(ROM)、查找表、硬件实现、可编程逻辑阵列(PLA)和本领域已知的用于实现解码器的其他机制。
替换地，代替具有解码器422，在一个或多个其它实施例中，该装置可具有指令仿真器、转换器、变形器(morpher)、解释器或者其他指令变换逻辑。各种不同类型的指令变换逻辑在本领域中是已知的，并且可在软件、硬件、固件、或者其组合中实现。指令变换逻辑可接收指令，并且仿真、转换、变形、解释、或者以其他方式将该指令转换成一个或多个对应的衍生指令或控制信号。在又一个其它实施例中，指令处理装置可具有指令变换逻辑和解码器二者。例如，该指令处理装置可具有用于将接收到的指令变换成一个或多个中间指令的指令变换逻辑、以及用于将一个或多个中间指令解码成可由该指令处理装置的原生硬件执行的一个或多个较低级指令或控制信号的解码器。指令变换逻辑中的一些或全部可位于其余指令处理装置的管芯外，诸如在单独的管芯上或在管芯外的存储器中。
再次参考图4，可用来产生控制索引的指令408明确地(例如通过一个或多个字段)指定或以其它方式(例如隐含地指示)指示目的地存储位置427。如所示，在一些实施例中，目的地存储位置可以在指令处理装置的一组打包数据寄存器403内。替换地，目的地存储位置可以是另一个寄存器或存储器位置。打包数据寄存器是架构可见的位于处理器上的存储位置，其可通过使用公知技术以不同方式实现于不同的微架构中，并且不限于任何已知的特定类型的电路。各种不同类型的寄存器是适用的，只要它们能够存储并提供在本申请中描述的数据。合适类型的寄存器的示例包括但不限于专用物理寄存器、使用寄存器重命名的动态分配的物理寄存器、及其组合。
指令处理装置还包括执行单元423。执行单元与解码器422和目的地存储位置427耦合。执行单元可从解码器接收一个或多个微操作、微代码进入点、微指令、其他指令或其他控制信号，它们反映了指令408或者是从指令408导出的。作为示例，执行单元可包括算术逻辑单元、逻辑单元、算术单元、功能单元或类似物。执行单元可包括可能带有其它逻辑(例如软件、固件或组合)的专用或特定硬件逻辑(例如集成电路)，其可操作用于执行指令(例如执行一个或多个微指令)和/或存储响应于该指令的结果。
执行单元用于响应于指令408和/或作为指令408的结果将结果428存储在目的地存储位置427中。如图所示，在多个实施例中，该结果可包括至少四个整数的序列。在指令408是控制索引产生指令的实施例中，每个整数可表示控制索引。在指令408是控制索引前体产生指令的实施例中，每个整数可表示控制索引前体。
在一些实施例中，执行单元可包括用于计算至少四个整数的序列的计算逻辑424。这些计算逻辑可以是专用或特定电路(例如，用于使用列扫描方法来计算整数、迭代地计算整数等等)。在其它实施例中，执行单元可响应于该指令从存储器426(例如与执行单元一起在管芯上的非架构可见的只读存储器(ROM))访问至少四个整数的序列的已有副本425。例如，参见下文对图16的讨论。在这些实施例中的任一实施例中，通常不从管芯外的主存储器或经由系统总线来访问该整数序列。
在一些实施例中，该结果可包括遵循数值模式的至少4个、至少8个、至少16个、至少32个或至少64个非负整数的序列。在一些实施例中，遵循数值模式的这些整数可以是按照数值顺序的连续非负整数(例如0、1、2、3、4、5、6和7)。在其它实施例中，遵循数值模式的这些整数可以是按照数值顺序的非负整数，其中处于连续位置的所有整数相差至少为2的恒定整数跨度。在一些实施例中，该跨度可等于2，并且整数序列可以是按照数值顺序的连续相同奇偶性整数的序列。例如，连续相同奇偶性整数可以是连续的偶数(例如0、2、4、6、8、10、12和14)或连续的奇数(例如1、3、5、7、9、11、13和15)。在其它实施例中，跨度(N)可以大于2(例如跨度可以是3、4、8、16等等)，并且整数序列可包括该跨度的连续整数倍数(例如0、N、2N、3N、4N、5N、6N和7N)。
在一些实施例中，该指令可明确地指定或以其它方式指示一个或多个数值模式限定参数(例如整数偏移量、恒定整数跨度、整数轮换量(integer rotation amount)、整数偏移量和恒定整数跨度、等等)。在一些实施例中，该指令可指示正整数偏移量(K)，并且整数中的最小整数可从零偏移该整数偏移量(例如在连续整数K、K+1、K+2、K+3、K+4、K+5、K+6和K+7的情况下)。在一些实施例中，该指令可指示正整数偏移量(K)和恒定的整数跨度(N)，并且这些整数可以是从零偏移的该跨度的连续整数倍数(例如K、N+K、2N+K、3N+K、4N+K、5N+K、6N+K以及7N+K)。替代地，结果和/或至少四个整数的序列可以是本申请中别处针对可用来产生控制索引的指令的多个实施例所公开的结果和/或至少四个整数的序列中的任一个。在一些实施例中，数值模式完全或至少主要基于指令的操作码或操作码及一个或多个数值模式限定参数，或通过操作码或操作码及一个或多个数值模式限定参数而被固定。在另外的实施例中，整数序列不需要遵循数值模式(例如它们可能看起来是随机的)。
为了避免混淆描述，已示出和描述了相对简单的指令处理装置400。在其他实施例中，该指令处理装置可任选地包括其他公知组件，诸如举例而言，指令取出单元、指令调度单元、分支预测单元、指令和数据的高速缓存、指令和数据的转换后备缓冲器(translationlookaside buffer)、预取缓冲器、微指令队列、微指令定序器、总线接口单元、二级或更高级高速缓存、引退单元、寄存器重命名单元、处理器中包含的其他组件、以及上述的各种组合。实施例可具有多个核、逻辑处理器或执行引擎。可操作用于执行本申请中公开的指令实施例的执行单元可被包含在核、逻辑处理器或执行引擎中的至少一个、至少两个、大多数或全部中。应理解，实际上在处理器中存在这些组件的多种不同的组合和配置，并且本发明的范围不限于任何特定的组合或配置。
图5是用于产生控制索引的指令的处理方法530的示例实施例的流程框图，该指令存储遵循数值模式的至少四个非负整数的序列。在框531，接收该指令。该指令指定或以其它方式指示目的地存储位置。
在框532，响应于该指令和/或作为其结果，将结果存储在目的地存储位置中。该结果包括遵循数值模式的至少四个整数的序列。在多个实施例中，该结果可包括遵循数值模式的至少8个、至少16个、至少32个、至少64个或甚至更多个非负整数的序列。该整数序列可以是遵循本申请中别处公开的多种数值模式的整数序列中的任一个。通常，上述整数中的至少两个、至少四个、至少一半或甚至全部具有不同的值(即上述整数典型地不全相同)。
图6是可用来产生控制索引的指令608的指令格式的实施例的框图。该指令格式包括操作码633。操作码可表示该指令格式的用于标识该指令的多个位或一个或多个字段。该指令格式还可包括目的地存储位置634。在所示实施例中，该指令格式包括该指令格式中的用于明确地指定目的地存储位置的多个位或一个或多个字段。替代地，该目的地存储位置可以是对该指令隐含的。
在一些实施例中，该指令格式未明确地指定、隐含地指示或以其它方式指示具有将要由指令635操作的打包数据元素的架构可见的源存储位置(例如打包数据寄存器或主存储器位置)。在本发明的实施例中，由本申请中公开的指令存储的整数序列、控制索引以及控制索引前体不是从架构可见的源存储位置中的打包数据元素计算得出或以其它方式导出的。作为对比，如背景技术部分中所讨论，常规地，典型地通过执行对架构可见的源打包数据寄存器中的打包数据元素进行操作、直到将打包数据元素最终转换成置换或混洗控制索引的一系列通用指令(例如通用打包数据算术指令)，来从头开始逐渐建立置换和混洗控制索引。在本发明的实施例中，由本申请中公开的指令存储的整数序列、控制索引以及控制索引前体完全在单个指令的执行范围内产生，并且不基于按照程序顺序的任何先前指令的结果。
在一些实施例中，该指令格式可具有用于明确地指定一个或多个数值模式限定参数636的一个或多个源操作数和/或一个或多个立即数。替代地，一个或多个数值模式限定参数可由该指令隐含地指示(例如通过由该指令隐含地指示的寄存器来提供)。一个或多个模式限定参数中的每一个可影响作为指令的结果而存储的结果或整数序列的数值模式。一个或多个模式限定参数中的每一个可影响该序列或结果中的每个整数的值。一个或多个模式限定参数中的每一个可用于对该指令隐含的数值模式限定方程或关系进行求值。合适的数值模式限定参数的几个代表性示例包括但不限于：从零的整数偏移量、整数跨度、整数轮换量以及上述参数的组合(例如从零的整数偏移量以及整数跨度)。
在其它实施例中，该指令可不指定或以其它方式指示任何数值模式限定参数。在一些实施例中(例如在该指令不指定或以其它方式指示任何数值模式限定参数的实施例中)，该指令可不具有(例如指定或以其它方式指示)任何源操作数637。
图7A是框图，示出在一些实施例中，通过指令708A存储在目的地存储位置727A中的结果728A中的整数序列740A可具有完全或至少主要基于738该指令的操作码733A的数值模式。该指令具有操作码和用于指定目的地存储位置727A的位或一个或多个字段734A。注意，本实施例的指令不指定或以其它方式指示任何数值模式限定参数，或用于该目的的任何源操作数。该指令的执行导致在目的地存储位置中存储该结果。该结果包括具有该数值模式的整数序列。在这些实施例中，整数序列的数值模式完全地或至少主要地基于该指令的操作码。在这些实施例中，整数序列的数值模式对于该指令的操作码是固定或恒定的。例如，该序列中的连续整数之间的差可完全地或至少主要地基于该指令的操作码，和/或对于该指令的操作码是固定或恒定的。在标识操作码之后，整数序列和它们的数值模式可为固定的(即可不依赖于该指令的任何源操作数)。在一些实施例中，该指令/操作码可仅能够存储一个特定的整数序列和/或一个特定的数值模式。作为比较，当通用算术指令对源打包数据进行操作以产生置换或混洗控制索引时，置换或混洗控制索引不具有完全或甚至主要基于通用算术指令的操作数的数值模式，而是具有基于源打包数据的数值模式。
图7B是框图，示出由指令708B存储在目的地存储位置727B中的结果728B中的整数序列740B可具有部分地基于该指令的操作码733B并且部分地基于739由该指令指示的一个或多个数值模式限定参数736的数值模式。该数值模式完全地或至少主要地基于操作码和一个或多个数值模式限定参数。该指令具有操作码、用于指定目的地存储位置727B的位或一个或多个字段734B，并且指定或以其它方式指示一个或多个数值模式限定参数736。该指令的执行导致在目的地存储位置中存储该结果。该结果包括具有该数值模式的整数序列。在这些实施例中，整数序列的数值模式部分地基于指令的操作码并且部分地基于由该指令指示的一个或多个数值模式限定参数，但完全地或至少主要地基于操作码和一个或多个数值模式限定参数(即，不基于由先前指令作为结果存储的源打包数据)。
图8是处理可用于产生控制索引的指令的方法830的示例实施例的流程框图，该指令存储按照数值顺序的至少四个连续非负整数的序列。在框831，接收该指令。该指令指定或以其它方式指示目的地存储位置。
在框832，响应于该指令和/或作为其结果，将结果存储在目的地存储位置中。该结果包括按照数值顺序的至少四个连续非负整数的序列。在一些实施例中，该结果可包括在目的地存储位置中的按照数值顺序的至少8个、至少16个、至少32个、至少64个或甚至更多个连续非负整数的序列。在不同实施例中，连续整数的序列可以包括表1-3中所示出的序列中的任一个。
表1列出对于不同整数数量，按照递增数值顺序的连续非负整数的序列的示例实施例。
表1.
按照递增数值顺序，整数的值随着目的地存储位置的位有效性递增而增加(例如将最小的整数存储在最接近寄存器的最低位处，而将最大整数存储在最接近寄存器的最高位处)。在这些示例的每一个中，最小整数是零。在一些实施例中，指令/操作码可仅能够存储从表1选择的整数的序列(即它可能不能够存储其它整数)，不过这对于其它实施例不是必须的。按照递增数值顺序的连续整数的这些序列对控制索引前体尤其有用，因为它们可以通过一个或几个附加指令被快速、有效且多样、算数或逻辑地转换成对控制索引有用的广泛的不同整数序列。
表2列出对于不同整数数量，按照递减数值顺序的连续非负整数的序列的示例实施例。
表2.
按照递减数值顺序，整数的值随着目的地存储位置的位有效性递增而减小。在一些实施例中，指令可具有一个或多个位来指示是按照递增还是递减数值顺序来存储整数，以允许一个指令/操作码可用于其中任一种情况。按照递减数值顺序的连续整数的这种序列可用于产生打包数据重新安排的镜像化。在镜像化打包数据重新安排的示例中，打包数据源中的数据元素关于打包数据源的中心“被镜像化”。例如，使源中的最高阶数据元素是结果中的最低阶数据元素，使源中的次最高阶数据元素是结果中的次最低阶数据元素，以此类推，直到使源中的次最低阶数据元素是结果中的次最高阶数据元素，且使源中的最低阶数据元素是结果中的最高阶数据元素。
表3列出对于不同的整数数量，按照递增数值顺序的连续非负整数的序列的示例实施例，序列的最小整数从零偏移达整数偏移量(K)。
表3.
如所示，上述整数中的最小整数可从零偏移达一偏移量，且可具有该偏移量的值。作为示例，整数偏移量(K)可以任选地添加到如表1所示的序列中的每个整数。可以对按照递减数值顺序的连续非负整数构想类似的实施例。从零偏移可变正整数偏移量(K)的按照数值顺序的这些连续非负整数可用于帮助从两个对齐打包数据提取出未对齐打包数据，以避免需要执行未对齐加载(参见例如图9的讨论)。
在一些实施例中，指令可以明确指定(例如通过源操作数或立即数)或以其它方式指示整数偏移量(K)(例如隐含地指示具有整数偏移量的寄存器)。偏移量(K)表示模式限定参数的示例实施例，该模式限定参数影响数值模式中每个整数的值，并且数值模式基于该模式限定参数。
在一些实施例中，结果可以包括按照数值顺序的循环连续非负整数，它们按照整数循环量(R)来循环。表4列出对于不同整数数量，按照递增数值顺序的连续非负整数的序列的示例实施例，该序列按照整数循环量(R)循环。
表4.
如所示，每个整数在循环方向上循环，并且在循环出一端时循环进入另一端。在一些实施例中，指令可以明确指定(例如通过源操作数或立即数)或以其它方式指示循环量(R)(例如隐含地指示具有循环量的寄存器)。循环量(R)表示模式限定参数的示例实施例，模式限定参数影响数值模式中每个整数的值，并且数值模式基于模式限定参数。整数可以向左或者向右循环。在一些实施例中，指令还可以明确指定或隐含指示循环方向。可以对按照递减数值顺序的连续非负整数构想类似的实施例。如此循环的连续整数可用于循环打包数据元素。如此循环的连续整数可用于循环小于完全向量尺寸的序列中的打包数据元素。
图9是示出打包数据重新安排操作的示例实施例的框图，该打包数据重新安排操作使用具有按照数值顺序的偏移连续整数的值的打包数据重新安排控制索引，来从两个经对齐的打包数据中提取出未对齐的打包数据以避免需要执行未对齐加载。可以响应于打包数据重新安排指令执行操作。
打包数据重新安排指令可以指示具有八个数据元素A0-A7的第一源打包数据942、具有八个数据元素B0-B7的第二源打包数据943、具有八个打包数据元素C0-C7的第三源打包数据944，以及结果打包数据945，第三源打包数据944的每个打包数据元素包括八个打包数据重新安排控制索引I0-I7中的相应一个。作为示例，控制索引I0-I7中的每一个可以是4位宽，并且可以被包括在可以是8位、16位、32位、或64位宽的相应打包数据元素C0-C7的最低有效4位中。其它指令可以使用其它数量的数据元素和控制索引。
响应于打包数据重新安排操作/指令，产生并存储结果打包数据945。在该实施例中，每个打包数据重新安排控制索引对应于相应位位置中的结果数据元素。每个控制索引可操作用于选择第一和第二源打包数据中十六个数据元素的任一个(即A0-A7或B0-B7中的任一个)以存储到相应的结果数据元素中。例如，第一控制索引I0可操作用于选择A0-A7或B0-B7中的任一个以存储到结果打包数据的第一结果打包数据元素中。四个位足够唯一地选择十六个源数据元素中的任一个。根据一个可能的惯例，控制索引具有值0以选择A0、值1以选择A1、值2以选择A2、值3以选择A3、值4以选择A4、值5以选择A5、值6以选择A6、值7以选择A7。控制索引具有值8以选择B0、值9以选择B1、值10以选择B2、值11以选择B3、值12以选择B4、值13以选择B5、值14以选择B6、值15以选择B7。
在该实施例中，打包数据重新安排控制索引具有按照数值顺序的偏移连续整数的值。具体而言，控制索引I0、I1、I2、I3、I4、I5、I6、I7分别具有值2、3、4、5、6、7、8和9。如图所示，这些控制索引可操作用于选择A2、A3、A4、A5、A6、A7、B0以及B1作为结果打包数据的8个数据元素。利用这些索引的操作将A2-A7与B0-B1合并。不需要执行未对齐加载以将A2-A7与B0-B1合并，而是可使用按照数值顺序的偏移连续整数作为控制索引来执行这样的合并操作。
类似地，可容易看出可如何使用按照递减数值顺序的连续整数来执行对打包数据元素重新安排的镜像化。此外，可容易看出可如何使用循环连续整数来循环打包数据元素。
图10是处理可用于产生控制索引的指令的方法1030的示例实施例的流程框图，该指令存储按照数值顺序的至少四个非负整数的序列，其中连续位置中的所有整数相差至少为2的恒定整数跨度。在框1031，接收该指令。该指令指定或以其它方式指示目的地存储位置。
在框1032，响应于该指令和/或作为其结果，将结果存储在目的地存储位置中。该结果包括按照数值顺序的至少四个非负整数的序列，其中连续位置中的所有整数相差至少为2的恒定整数跨度。在一些实施例中，该结果可包括按照数值顺序的至少8个、至少16个、至少32个、至少64个或甚至更多个非负整数的序列，其中连续位置中的所有整数相差至少为2的恒定整数跨度。
该恒定跨度表示目的地存储位置中的连续位置中的整数值之间的恒定差。在多个实施例中，该跨度可以是2、3、4或更多。相差恒定跨度2、3和4的整数对于处理重复安排的成对/二元数据(例如实数和虚数对或其它数据对)、三元数据(例如RGB或其它颜色分量数据)以及四元数据(例如RGBA或其它颜色分量加上透明度/不透明度数据)尤其有用。更大的跨度对于聚集来自存储器(例如来自表或其它有结构的数据安排)的非连续数据的聚集指令的控制索引是有用的。在一些实施例中，该指令可仅能够存储整数的序列，其中连续的整数相差恒定的跨度，但其它实施例不限于此。
图11是处理用于产生控制索引的指令的方法1130的示例实施例的流程框图，该指令存储按照数值顺序的至少四个非负相同奇偶性(例如均为偶数或均为奇数)整数的序列。在框1131，接收该指令。该指令指定或以其它方式指示目的地存储位置。
在框1132，响应于该指令和/或作为其结果，将结果存储在目的地存储位置中。该结果包括按照数值顺序的至少四个非负相同奇偶性整数的序列。整数的奇偶性指的是它是偶数还是奇数。偶数具有相同的奇偶性，奇数具有相同的奇偶性，奇数的奇偶性与偶数的奇偶性不同。在一些实施例中，该结果可包括按照数值顺序的至少8个、至少16个、至少32个、至少64个或甚至更多个偶数(例如连续偶数)的序列。在其他实施例中，该结果可包括按照数值顺序的至少8个、至少16个、至少32个、至少64个或甚至更多个奇数(例如连续奇数)的序列。
表5列出对于不同整数数量，按照递增数值顺序的连续偶数的序列的示例实施例。
表5.
表6列出对于不同整数数量，按照递增数值顺序的连续奇数的序列的示例实施例。
表6.
在一些实施例中，指令/操作码可仅能够存储从表5或6选择的整数序列(即它可能无法存储其它整数)，不过这对于其它实施例不是必须的。这些连续偶数和奇数的序列对于处理重复安排的二元数据(诸如表示复数的实数和虚数对以及其它成对数据)特别有用。例如，这些连续偶数和奇数的序列可以用于将一种类型的成对或二元数据与另一种分离、隔离或解交错(例如将实数与虚数分开)。例如，参见对图12的讨论。
在其它实施例中，可将整数偏移值(K)任选地添加到每个相同奇偶性整数。在另外其它实施例中，相同奇偶性整数的序列可以按照整数循环量(R)来循环。在另外其它实施例中，相同奇偶性整数可以按照递减数值顺序。
图12是示出打包数据重新安排操作的示例实施例的框图，该打包数据重新安排操作使用打包数据重新安排控制索引以将实数(R)与虚数(IM)分开，该打包数据重新安排控制索引具有按照递增数值顺序的连续偶数的值。可以响应于打包数据重新安排指令执行操作。
该指令可以指示具有八个数据元素R0、IM0、R1、IM1、R2、IM2、R3、IM3的第一源打包数据1242、具有八个数据元素R4、IM4、R5、IM5、R6、IM6、R7、IM7的第二源打包数据1243、具有八个数据元素C0-C7(每个数据元素包括八个打包数据重新安排控制索引I0-I7中相应的一个)的第三源打包数据1244、以及结果打包数据1245。在第一和第二源打包数据中，实数(R)和虚数(IM)被交错。作为示例，控制索引I0-I7中的每一个可以是4位宽，并且可以包括在相应数据元素C0-C7的最低有效4位中。
响应于打包数据重新安排操作/指令，产生并存储结果打包数据1245。在该实施例中，每个控制索引对应于相应位位置中的结果数据元素。在该实施例中，控制索引具有按照递增数值顺序的连续偶数值。具体而言，控制索引I0、I1、I2、I3、I4、I5、I6、I7分别具有值0、2、4、6、8、10、12和14。如所示，这些控制索引可操作用于选择实数R0、R1、R2、R3、R4、R5、R6、和R7并将其存储在结果打包数据的八个数据元素中。这实质上将实数(R)与虚数(IM)解交错或分离。
在替换实施例中，可以执行类似的打包数据重新安排操作，其使用具有按照递增数值顺序的连续奇数值的控制索引来将虚数(I)与实数(R)分离。具体而言，控制索引I0、I1、I2、I3、I4、I5、I6和I7可以分别具有值1、3、5、7、9、11、13和15，以便选择虚数IM0、IM1、IM2、IM3、IM4、IM5、IM6和IM7，并将其存储在结果打包数据的八个数据元素中。此外，具有按照数值顺序的连续偶数或奇数的控制索引还可以用于分离其它类型的成对或二元数据。
在其它实施例中，跨度可以大于2。表7列出对于不同整数数量，按照数值顺序的整数序列的示例实施例，其中连续位置处的整数相差恒定整数跨度。
表7.
这些只是数个说明性示例。为简单起见，仅仅针对四个、八个或十六个控制索引或控制索引前体示出示例，但是还可以构想其它数量(例如32、64等)。而且，为了简单起见，仅示出几个代表性的跨度示例(即3、4、8)，但是其它跨度同样有可能(例如5、6、10、16等)。可以构想其它实施例，其中序列中的整数按照递减数值顺序，从零偏移，和/或循环。
图13是存储按照数值顺序的至少四个整数的序列的能用于产生控制索引的指令的处理方法的示例实施例的流程框图，其中整数中的最小整数从零偏移偏移量(K)，并且其中连续位置中的所有整数彼此相差跨度(N)。在框1331，接收该指令。该指令指定或以其它方式指示目的地存储位置。
在一些实施例中，该指令明确指定或以其它方式指示整数偏移量(K)和恒定整数跨度(N)。在一些实施例中，该指令可以具有源操作数和立即数中的至少一个以明确指定偏移量(K)和/或跨度(N)。作为另一个选项，该指令可以隐含指示提供偏移量(K)和/或跨度(N)的寄存器。在一些情形中，偏移量可以是零，或者在其它情形中，它可以是非零正整数。恒定整数跨度是1或更大的正整数。该指令可以设置偏移量(K)和跨度(N)中的每一个以获得适于所需控制索引的所需数值模式。
在框1332，响应于该指令和/或作为其结果，将结果存储在目的地存储位置中。该结果包括目的地存储位置中按照数值顺序的至少四个非负整数的序列，其中这些整数中的最小整数从零偏移偏移量(K)，且其中在连续位置中的全部整数彼此相差跨度(N)。目的地存储位置中位置(i)处的整数值可以等于跨度(N)乘以位置(i)加偏移量(K)。数学上，这可以表示为：位置(i)处的整数＝(N*i+K)，其中i的范围从零到序列中整数总数量减1(例如，i对于第一整数是0，i对于第二整数是1，等等)。
表8列出对于不同整数数量，按照数值顺序的整数序列的示例实施例，其中最小整数与零相差偏移量(K)，且其中连续位置中的所有整数彼此相差跨度(N)。
表8.
如上所讨论，按照数值顺序的连续非负整数对于产生各种不同整数序列和/或数值模式是有用并且通用的。在一些实施例中，存储按照数值顺序的连续非负整数的指令可以与应用跨度和偏移量的指令一起使用，以产生许多有用数值模式之一。
图14是处理用于存储按照数值顺序的连续非负整数的序列的第一控制索引前体产生指令和向按照数值顺序的连续非负整数中的每一个应用跨度和偏移量的第二指令的方法1446的示例实施例的流程框图。
在框1431接收第一控制索引前体产生指令。该指令指定或以其它方式指示第一目的地存储位置。
在框1432，响应于第一指令，将第一结果存储在第一目的地存储位置。该结果包括按照数值顺序的至少四个连续非负整数的序列。在一些实施例中，该结果可以包括以上表1示出的整数序列之一。
在框1447，接收指示按照数值顺序的至少四个连续整数的序列(例如，明确指定第一目的地存储位置作为源)的第二指令。第二指令指示第二目的地存储位置并指示跨度(N)和偏移量(K)。在一些实施例中，第二指令可以具有至少一个源操作数和/或立即数以明确指定跨度和偏移量。
在框1448，响应于第二指令，将第二结果存储在第二目的地存储位置中。第二结果包括按照数值顺序的至少四个非负整数的序列，其中在连续位置中的全部整数彼此相差跨度(N)，其中这些整数中的最小整数从零偏移偏移量(K)。在一些实施例中，可将至少四个连续整数中的每一个乘以跨度(N)，并且可将偏移量(K)添加到每个乘积。例如，可将跨度(N)广播到第一临时寄存器中的多个跨度(N)值中，可将偏移量(K)广播到第二临时寄存器中的多个偏移量(K)值中，且可将至少四个连续整数的每一个乘以第一临时寄存器，并可将所得乘积添加到第二临时寄存器。第二结果的整数序列可以遵循数值模式(N*i+K)。
图15是存储RGBA(即，红、绿、蓝、α)四元数据的源打包数据1542的框图。RGBA数据表示颜色分量加透明度/不透明度数据。RGBA数据常用于具有显示器/屏幕的计算机和其它电子设备。具体示出的打包数据操作数具有十六个数据元素。在示图中，十六个数据元素分别存储R0、G0、B0、A0、R1、G1、B1、A1、R2、G2、B2、A2、R3、G3、B3、A3。在一些实施例中，数值模式或整数序列可操作用于对四元数据执行有用的操作。
表9列出用于在RGBA数据或其它4元数据上执行各种有用操作的整数序列的示例实施例。这些序列中的许多序列一般对四元数据有用。
表9.
注意到，这些数值模式具有四个整数的重复单元，使得该模式每四个整数发生重复。这些只是几个示例。也可以构想用于执行其它操作的其它序列。
另外其它实施例无需利用具有数值模式的打包数据重新安排控制索引。一般而言，可以使用任何整数序列，只要它对控制索引或控制索引前体是有用的。
整数可以具有适于控制索引或控制索引前体的值。通常，打包数据重新安排指令使用控制索引，这些控制索引可操作用于索引或选择4个源打包数据元素、8个源打包数据元素、16个源打包数据元素、32个源打包数据元素、64个源打包数据元素或在一些情形中的128源打包数据元素中的任一个。在实施例中，序列中的每个整数可以具有范围从零至上限的值，该上限是关联打包数据重新安排指令所索引的数据元素总数量减1。例如，在多个实施例中，整数值可以全部从0至127以便索引或选择128个源打包数据元素中的任一个，可以从0至63以便索引64个数据元素中的任一个，可以从0至31以便索引32个数据元素中的任一个，可以从0至15以便索引16个数据元素中的任一个，或者从0至7以便索引8个数据元素中的任一个。在一些实施例中，指令/操作码可能无法存储这些范围之外的整数，但是对于其它实施例并不要求如此。可用于为聚集或加载指令(该聚集或加载指令从存储器(例如从表)加载非连续数据)产生控制索引的指令通常具有稍微更大的整数值范围。
各种ISA具有从非连续存储器位置加载数据或向非连续存储器位置存储数据的一个或多个指令。这种指令的示例包括，但不限于，聚集和分散指令。通过示例，聚集指令可以使用通过聚集指令的源提供的聚集索引向量，将多个数据元素从多个非连续存储器位置聚集或加载到结果打包数据中。分散指令可以使用通过分散指令的源提供的分散索引向量，将来自源打包数据的多个数据元素分散或存储到多个非连续存储器位置中。在一些实施例中，本文公开的控制索引产生指令可被用于为这种聚集和/或分散指令和/或访问存储器中非连续位置的其它指令产生控制索引。例如，本文公开的控制索引产生指令可被用于产生可以由聚集或分散指令分别指示为源操作数的聚集索引向量和/或分散索引向量。
聚集和分散指令可用于多种不同目的。在一些实施例中，聚集和分散指令分别用于从表或其它规则安排的数据结构加载数据或者向其存储数据。作为示例，聚集和分散指令可以用于当数据按照列主序(column-major order)排序时访问二维阵列的行。作为另一示例，聚集和分散指令可以用于当数据按照行主序(row-major order)排序时访问该阵列的列。其它示例包括访问多维阵列中的数据。在这类示例中，本文所公开的序列或控制索引可以用于产生或协助产生聚集索引向量和/或分散索引向量。通常，如从列主序阵列的行访问数据或者如从行主序阵列的列访问数据，可以使用本文别处公开的恒定跨度。本文公开的跨度值和偏移量值可以如前所述地用于产生聚集索引向量和/或分散索引向量。作为示例，跨度可以基于行长度和/或行内的列位置。聚集或分散指令则可以指定聚集索引向量和/或分散索引向量作为源。
替代地，在其它实施例中，用于从非连续存储器位置加载数据的指令(例如聚集指令)或用于向非连续存储器位置存储数据的指令(例如分散指令)可以包含本文别处所述的控制索引产生能力。例如，在一些实施例中，聚集指令和/或分散指令可以指示具有跨度或偏移量中一个或多个的源，并且聚集和/或分散指令可操作用于使用跨度和/或偏移量产生控制索引并在单个聚集和/或分散指令的执行范围内执行聚集和/或分散操作。用于使用之前提到的跨度和偏移量的不同能力也可以由其它指令使用。这种指令的一个可能优点是可以不需要向量比例-索引-基址(scale-index-base，SIB),这可以允许回收(reclaim)传统SIB和/或较短的指令编码。
可以构想产生控制索引和/或控制索引前体的不同方法。在一些实施例中，可以在制造时(例如在应用代码运行时执行之前)将整数序列存储在处理器的存储器中，而且本文所公开的指令(例如在运行时包括在应用代码中)在运行时执行时可操作用于从存储器访问整数序列。
图16是处理器1600的示例实施例的框图。该处理器包括解码和执行单元1623、打包数据寄存器1603、以及只读存储器(ROM)1650。ROM具有多个非架构可见的存储位置1651。每个存储位置存储不同的整数序列。例如，第一存储位置1651-1存储第一整数序列(例如，0、1、2、3、4、5、6和7)，第M个存储位置1651-M存储第M个整数序列(例如，0、2、4、6、8、10、12和14)，且第N个存储位置1651-N存储第N个整数序列(例如，1、3、5、7、9、11、13和15)。存储在这些存储位置中的整数序列表示预定的整数序列。这些存储位置可以整体地存储本文公开的整数序列中的任一个，以及其它序列。通常，可以存储更惯常使用的整数序列和/或若从头开始产生则相对昂贵的整数序列中的一个或若干个(例如从约两个至约十个或更多个)。
解码和执行单元1623接收可用于产生控制索引的指令1608。该指令指示目的地存储位置1627，在一些实施例中，目的地存储位置1627可以在打包数据寄存器1603中。在一些实施例中，该指令(例如指令的操作码)可以隐含指示ROM，且该指令可以指示非架构可见的存储位置之一。在一些这种实施例中，一个所指示的非架构可见存储位置可以是对该指令固定的或者隐含的(例如对指令的操作码是固定的或隐含的)。在其他这种实施例中，该指令可以具有一个或多个位以明确指定或选择一个非架构可见存储位置。例如，在一些实施例中，该指令可以分别具有一个、两个、三个、四个或更多个位，以在两个、四个、八个、或十六个不同的预定整数序列中进行选择。有利地，通过这种方式，一个指令/操作码可以能够在多个整数序列之间进行选择。
在所示示例中，该指令指示第M个非架构可见存储位置1651-M。响应于该指令，执行单元可以访问第M个整数序列(例如0、2、4、6、8、10、12和14)，并将它们存储在目的地存储位置1627。在这种实施例中，无需产生或计算第M个整数序列，而是仅仅从ROM访问预先存在/预存储的值。这可以允许在单个指令执行中快速并有效地提供整数序列。在一些实施例中，ROM可以与处理器和/或解码和执行单元一起在管芯上，使得无需从管芯外主存储器或其它源和/或通过系统总线来访问整数序列。
处理器通常包括管芯上ROM以存储各种不同类型的信息(例如处理器标识信息、密码密钥、配置信息等等)。通常在该ROM中有可用空间来存储如本文所述的一个或多个整数序列。或者，可以将专用ROM、只读寄存器、非架构可见寄存器、或另一非架构可见存储空间包括在管芯上，以存储本文所公开的一个或多个整数序列。作为另一选项，可以将一个或多个整数序列烧制到处理器的一次可编程熔丝中，或者以其它方式预存储或预提供在处理器和/或执行单元的管芯上。
在一些实施例中，列扫描方法可以用于产生按照数值顺序的整数的数值模式。例如，为了产生连续整数，可以跨九个元素广播值1以给出(A)。然后，可以向左移位具有广播值1的元素副本，以给出(B)。然后，将(A)和(B)相加以给出(C)。然后，可以将(C)左移2位，以给出(D)。然后，将(C)和(D)相加以给出(E)。然后，可以将(E)左移4位，以给出(F)。然后，将(E)和(F)相加以给出(G)，等等。
1 1 1 1 1 1 1 1 1 (A)
1 1 1 1 1 1 1 1 (B)
2 2 2 2 2 2 2 2 1 (C)
2 2 2 2 2 2 1 (D)
4 4 4 4 4 4 3 2 1 (E)
4 4 3 2 1 (F)
8 8 7 6 5 4 3 2 1 (G)
与纯迭代产生相比，这种列扫描方法通常允许快速产生整数序列。在另外其它实施例中，可以迭代产生本文所公开的整数序列。例如，为了产生连续整数，可以依次将每个整数计算为所计算的先前整数加1。
图17A的框图示出用于存储控制索引和控制索引前体的适当格式的第一示例实施例。打包数据操作数1742A包括打包数据元素A0-AN。作为示例，可以存在4、8、16、32或64个数据元素。数据元素A0-AN中的每一个具有不同的相应控制索引或控制索引前体。具体而言，第一数据元素A0具有第一控制索引或前体I0，第二数据元素A1具有第二控制索引或前体I1，第N个数据元素AN具有第N个控制索引或前体IN，等等。控制索引或前体中的每一个存储在相应数据元素的位的子集中。例如，控制索引或前体中的每一个可以存储在相应数据元素的最低阶字节或控制字节的位的子集中，但是并非必需如此。在不同实施例中，控制索引或前体中的每一个可以包含在相应数据元素的例如最低阶2位、3位、4位、5位、或6位中。控制索引或前体中的每一个可以是通常具有范围从0到64的值的整数。对于打包数据重新安排控制索引/前体，最大整数尺寸和每控制索引/前体的位数取决于所索引的源数据元素的数量。在不同实施例中，数据元素可以是8位字节、16位字、32位双字或64位四字。
图17B的框图示出用于存储控制索引和控制索引前体的适当格式的第二示例实施例。打包数据操作数1742B包括数据元素A0-AN。在打包数据操作数的数据元素子集内，将控制索引或前体连续分组在一起，而不是数据元素A0-AN中的每一个具有不同的相应控制索引或前体。在所示实施例中，第一数据元素A0具有第一控制索引或前体I0、第二控制索引或前体I1、第N个控制索引或前体IN，等等。取决于控制索引或前体的尺寸以及数据元素的尺寸，两个或更多数据元素的子集可以用于存储控制索引或前体的全部。而且，在控制索引前体的情形中，它们可以存储在通用或整数寄存器中，并随后由后续指令转换成打包数据格式。
图18是一组合适的打包数据寄存器1803的示例实施例的方框图，该打包数据寄存器适于存储打包数据操作数。所示打包数据寄存器包括三十二个512位宽打包数据或矢量寄存器。这些三十二个512位宽寄存器被标记为ZMM0至ZMM31。在所示实施例中，这些寄存器中的较低十六个的较低阶256位(即，ZMM0-ZMM15)被混叠或者覆盖在相应256位宽打包数据或矢量寄存器(标记为YMM0-YMM15)上，但是这不是必需的。同样，在所示实施例中，YMM0-YMM15的较低阶128位被混叠或者覆盖在相应128位打包数据或向量寄存器(标记为XMM0-XMM1)上，但是这也不是必需的。512位宽寄存器ZMM0至ZMM31可操作用于保持512位打包数据、256位打包数据、或者128位打包数据。256位宽寄存器YMM0-YMM15可操作用于保持256位打包数据或者128位打包数据。128位宽寄存器XMM0-XMM1可操作用于保持128位打包数据。每一寄存器可用于存储打包浮点数据或打包整数数据。支持不同数据元素尺寸，包括至少8位字节数据、16位字数据、32位双字或单精度浮点数据、以及64位四字或双精度浮点数据。打包数据寄存器的替代实施例可包括不同数量的寄存器、不同尺寸的寄存器，并且可以或者可以不将较大寄存器混叠(alias)在较小寄存器上。
图19是包括机器可读存储介质1953的制品(例如计算机程序产品)1952的框图。在一些实施例中，机器可读存储介质可为有形的和/或非瞬态的机器可读存储介质。在各示例实施例中，机器可读存储介质可包括软盘、光盘、CD-ROM、磁盘、磁光盘、只读存储器(ROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、随机存取存储器(RAM)、静态RAM(SRAM)、动态RAM(DRAM)、闪存、相变存储器、半导体存储器、其它类型的存储器或它们的组合。在一些实施例中，介质可包括一个或多个固态数据存储材料，例如半导体数据存储材料、相变数据存储材料、磁性数据存储材料、光学透明固体数据存储材料等等。
机器可读存储介质存储可用于产生控制索引的一个或多个指令1908。在一些实施例中，这些指令可以包括一个或多个控制索引产生指令1910。在一些实施例中，这些指令可以包括一个或多个控制索引前体产生指令1911。可用于产生控制索引的每个指令如果由机器执行，可以操作用于使机器将结果存储在由该指令指示的目的地存储位置。结果包括表示控制索引或控制索引前体的整数序列。本文所公开的指令、结果、以及整数序列中的任一个都是合适的。此外，可以在介质上存储其它指令(例如打包数据重新安排指令、聚集指令、使用控制索引的其它指令等等)。
不同类型的机器的示例包括但不限于处理器(例如，通用处理器和专用处理器)、指令处理装置、以及具有一个或多个处理器或指令处理装置的各种电子设备。这种电子设备的几个代表示例包括但不限于计算机系统、台式机、膝上型计算机、笔记本、服务器、网络路由器、网络交换机、上网计算机、机顶盒、蜂窝电话、视频游戏控制器等。
指令集包括一个或多个指令格式。给定指令格式定义各个字段(位的数量、位的位置)以指定要执行的操作(操作码)以及对其要执行该操作的操作数等。通过指令模板(或子格式)的定义来进一步分解一些指令格式。例如，给定指令格式的指令模板可被定义为具有指令格式的字段(所包括的字段通常按照相同的顺序，但是至少一些字段具有不同的位位置，因为包括更少的字段)的不同子集，和/或被定义为对给定字段不同地进行解释。由此，ISA的每一指令使用给定指令格式(并且如果定义，则在该指令格式的指令模板的给定一个中)来表达，并且包括用于指定操作和操作数的字段。例如，示例性ADD指令具有专用操作码以及包括指定该操作码的操作码字段和选择操作数的操作数字段(源1/目的地以及源2)的指令格式；并且该ADD指令在指令流中的出现将具有选择专用操作数的操作数字段中的专用内容。已经发布和/或公布了被称为高级向量扩展(AVX)(AVX1和AVX2)且使用向量扩展(VEX)编码方案的SIMD扩展集(例如，参见2011年10月的64和IA-32架构软件开发者手册，并且参见2011年6月的高级向量扩展编程参考)。
示例性指令格式
本文中所描述的指令的实施例可以不同的格式体现。另外，在下文中详述示例性系统、架构、以及流水线。指令的实施例可在这些系统、架构、以及流水线上执行，但是不限于详述的系统、架构、以及流水线。
VEX指令格式
VEX编码允许指令具有两个以上操作数，并且允许SIMD向量寄存器比128位长。VEX前缀的使用提供了三操作数(或者更多)句法。例如，先前的两操作数指令执行改写源操作数的操作(诸如A＝A+B)。VEX前缀的使用使操作数能执行非破坏性操作，诸如A＝B+C。
图20A示出示例性AVX指令格式，包括VEX前缀2002、实操作码字段2030、MoD R/M字节2040、SIB字节2050、位移字段2062以及IMM82072。图20B示出来自图20A的哪些字段构成完整操作码字段2074和基础操作字段2042。图20C示出来自图20A的哪些字段构成寄存器索引字段2044。
VEX前缀(字节0-2)2002以三字节形式进行编码。第一字节是格式字段2040(VEX字节0，位[7:0])，该格式字段2040包含明确的C4字节值(用于区分C4指令格式的唯一值)。第二-第三字节(VEX字节1-2)包括提供专用能力的多个位字段。具体地，REX字段2005(VEX字节1，位[7-5])由VEX.R位字段(VEX字节1，位[7]–R)、VEX.X位字段(VEX字节1，位[6]–X)以及VEX.B位字段(VEX字节1，位[5]–B)组成。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx以及bbb)进行编码，由此可通过增加VEX.R、VEX.X以及VEX.B来形成Rrrr、Xxxx以及Bbbb。操作码映射字段2015(VEX字节1，位[4:0]–mmmmm)包括对隐含的前导操作码字节进行编码的内容。W字段2064(VEX字节2，位[7]–W)由记号VEX.W表示，并且提供取决于该指令而不同的功能。VEX.vvvv2020(VEX字节2，位[6:3]-vvvv)的作用可包括如下：1)VEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)形式被指定；2)VEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)VEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。如果VEX.L2068尺寸字段(VEX字节2，位[2]-L)＝0，则它指示128位向量；如果VEX.L＝1，则它指示256位向量。前缀编码字段2025(VEX字节2，位[1:0]-pp)提供了用于基础操作字段的附加位。
实操作码字段2030(字节3)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段2040(字节4)包括MOD字段2042(位[7-6])、Reg字段2044(位[5-3])、以及R/M字段2046(位[2-0])。Reg字段2044的作用可包括如下：对目的地寄存器操作数或源寄存器操作数(Rrrr中的rrr)进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段2046的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)－比例字段2050(字节5)的内容包括用于存储器地址生成的SS2052(位[7-6])。先前已经针对寄存器索引Xxxx和Bbbb参考了SIB.xxx2054(位[5-3])和SIB.bbb2056(位[2-0])的内容。
位移字段2062和立即数字段(IMM8)2072包含地址数据。
通用向量友好指令格式
向量友好指令格式是适于向量指令(例如，存在专用于向量操作的特定字段)的指令格式。尽管描述了其中通过向量友好指令格式支持向量和标量运算两者的实施例，但是替代实施例仅使用通过向量友好指令格式的向量运算。
图21A-21B是示出根据本发明的实施例的通用向量友好指令格式及其指令模板的框图。图21A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图；而图21B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。具体地，针对通用向量友好指令格式2100定义A类和B类指令模板，两者包括无存储器访问2105的指令模板和存储器访问2120的指令模板。在向量友好指令格式的上下文中的术语“通用”指不束缚于任何专用指令集的指令格式。
尽管将描述其中向量友好指令格式支持64字节向量操作数长度(或尺寸)与32位(4字节)或64位(8字节)数据元素宽度(或尺寸)(并且由此，64字节向量由16双字尺寸的元素或者替代地8四字尺寸的元素组成)、64字节向量操作数长度(或尺寸)与16位(2字节)或8位(1字节)数据元素宽度(或尺寸)、32字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)、以及16字节向量操作数长度(或尺寸)与32位(4字节)、64位(8字节)、16位(2字节)、或8位(1字节)数据元素宽度(或尺寸)的本发明的实施例，但是替代实施例可支持更大、更小、和/或不同的向量操作数尺寸(例如，256字节向量操作数)与更大、更小或不同的数据元素宽度(例如，128位(16字节)数据元素宽度)。
图21A中的A类指令模板包括：1)在无存储器访问2105的指令模板内，示出无存储器访问的完全舍入控制型操作2110的指令模板、以及无存储器访问的数据变换型操作2115的指令模板；以及2)在存储器访问2120的指令模板内，示出存储器访问的时效性2125的指令模板和存储器访问的非时效性2130的指令模板。图21B中的B类指令模板包括：1)在无存储器访问2105的指令模板内，示出无存储器访问的写掩码控制的部分舍入控制型操作2112的指令模板以及无存储器访问的写掩码控制的vsize型操作2117的指令模板；以及2)在存储器访问2120的指令模板内，示出存储器访问的写掩码控制2127的指令模板。
通用向量友好指令格式2100包括以下列出的按照在图21A-21B中示出的顺序的如下字段。
格式字段2140－该字段中的特定值(指令格式标识符值)唯一地标识向量友好指令格式，并且由此标识指令在指令流中以向量友好指令格式出现。由此，该字段对于仅具有通用向量友好指令格式的指令集是不需要的，在这个意义上该字段是任选的。
基础操作字段2142－其内容区分不同的基础操作。
寄存器索引字段2144－其内容直接或者通过地址生成来指定源或目的地操作数在寄存器中或者在存储器中的位置。这些字段包括足够数量的位以从PxQ(例如，32x512、16x128、32x1024、64x1024)个寄存器组选择N个寄存器。尽管在一个实施例中N可高达三个源和一个目的地寄存器，但是替代实施例可支持更多或更少的源和目的地寄存器(例如，可支持高达两个源，其中这些源中的一个源还用作目的地，可支持高达三个源，其中这些源中的一个源还用作目的地，可支持高达两个源和一个目的地)。
修饰符(modifier)字段2146－其内容将指定存储器访问的以通用向量指令格式出现的指令与不指定存储器访问的以通用向量指令格式出现的指令区分开；即在无存储器访问2105的指令模板与存储器访问2120的指令模板之间进行区分。存储器访问操作读取和/或写入到存储器层次(在一些情况下，使用寄存器中的值来指定源和/或目的地地址)，而非存储器访问操作不这样(例如，源和/或目的地是寄存器)。尽管在一个实施例中，该字段还在三种不同的方式之间选择以执行存储器地址计算，但是替代实施例可支持更多、更少或不同的方式来执行存储器地址计算。
扩充操作字段2150－其内容区分除基础操作以外还要执行各种不同操作中的哪一个操作。该字段是针对上下文的。在本发明的一个实施例中，该字段被分成类字段2168、α字段2152、以及β字段2154。扩充操作字段2150允许在单一指令而非2、3或4个指令中执行多组共同的操作。
比例字段2160－其内容允许用于存储器地址生成(例如，用于使用2比例*索引+基址的地址生成)的索引字段的内容的按比例缩放。
位移字段2162A－其内容用作存储器地址生成的一部分(例如，用于使用2比例*索引+基址+位移的地址生成)。
位移因数字段2162B(注意，位移字段2162A直接在位移因数字段2162B上的并置指示使用一个或另一个)－其内容用作地址生成的一部分，它指定通过存储器访问的尺寸(N)按比例缩放的位移因数，其中N是存储器访问中的字节数量(例如，用于使用2比例*索引+基址+按比例缩放的位移的地址生成)。忽略冗余的低阶位，并且因此将位移因数字段的内容乘以存储器操作数总尺寸(N)以生成在计算有效地址中使用的最终位移。N的值由处理器硬件在运行时基于完整操作码字段2174(稍后在本文中描述)和数据操纵字段2154C确定。位移字段2162A和位移因数字段2162B可以不用于无存储器访问2105的指令模板和/或不同的实施例可实现两者中的仅一个或不实现两者中的任一个，在这个意义上位移字段2162A和位移因数字段2162B是任选的。
数据元素宽度字段2164－其内容区分使用多个数据元素宽度中的哪一个(在一些实施例中用于所有指令，在其他实施例中只用于一些指令)。如果支持仅一个数据元素宽度和/或使用操作码的某一方面来支持数据元素宽度，则该字段是不需要的，在这个意义上该字段是任选的。
写掩码字段2170－其内容在每一数据元素位置的基础上控制目的地向量操作数中的数据元素位置是否反映基础操作和扩充操作的结果。A类指令模板支持合并-写掩码操作，而B类指令模板支持合并写掩码操作和归零写掩码操作两者。当合并时，向量掩码允许在执行任何操作期间保护目的地中的任何元素集免于更新(由基础操作和扩充操作指定)；在另一实施例中，保持其中对应掩码位具有0的目的地的每一元素的旧值。相反，当归零时，向量掩码允许在执行任何操作期间使目的地中的任何元素集归零(由基础操作和扩充操作指定)；在一个实施例中，目的地的元素在对应掩码位具有0值时被设为0。该功能的子集是控制执行的操作的向量长度的能力(即，从第一个到最后一个要修改的元素的跨度)，然而，被修改的元素不一定要是连续的。由此，写掩码字段2170允许部分向量操作，这包括加载、存储、算术、逻辑等。尽管描述了其中写掩码字段2170的内容选择了多个写掩码寄存器中的包含要使用的写掩码的一个写掩码寄存器(并且由此写掩码字段2170的内容间接地标识了要执行的掩码操作)的本发明的实施例，但是替代实施例相反或另外允许掩码写字段2170的内容直接地指定要执行的掩码操作。
立即数字段2172－其内容允许对立即数的指定。该字段在实现不支持立即数的通用向量友好格式中不存在且在不使用立即数的指令中不存在，在这个意义上该字段是任选的。
类字段2168－其内容在不同类的指令之间进行区分。参考图21A-B，该字段的内容在A类和B类指令之间进行选择。在图21A-B中，圆角方形用于指示专用值存在于字段中(例如，在图21A-B中分别用于类字段2168的A类2168A和B类2168B)。
A类指令模板
在A类非存储器访问2105的指令模板的情况下，α字段2152被解释为其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的舍入型操作2110和无存储器访问的数据变换型操作2115的指令模板分别指定舍入2152A.1和数据变换2152A.2)的RS字段2152A，而β字段2154区分要执行指定类型的操作中的哪一种。在无存储器访问2105指令模板中，比例字段2160、位移字段2162A以及位移比例字段2162B不存在。
无存储器访问的指令模板－完全舍入控制型操作
在无存储器访问的完全舍入控制型操作2110的指令模板中，β字段2154被解释为其内容提供静态舍入的舍入控制字段2154A。尽管在本发明的所述实施例中舍入控制字段2154A包括抑制所有浮点异常(SAE)字段2156和舍入操作控制字段2158，但是替代实施例可支持、可将这些概念两者都编码成相同的字段或者仅具有这些概念/字段中的一个或另一个(例如，可仅有舍入操作控制字段2158)。
SAE字段2156－其内容区分是否停用异常事件报告；当SAE字段2156的内容指示启用抑制时，给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序。
舍入操作控制字段2158－其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段2158允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段2150的内容优先于该寄存器值。
无存储器访问的指令模板－数据变换型操作
在无存储器访问的数据变换型操作2115的指令模板中，β字段2154被解释为数据变换字段2154B，其内容区分要执行多个数据变换中的哪一个(例如，无数据变换、混合、广播)。
在A类存储器访问2120的指令模板的情况下，α字段2152被解释为驱逐提示字段2152B，其内容区分要使用驱逐提示中的哪一个(在图21A中，对于存储器访问时效性2125的指令模板和存储器访问非时效性2130的指令模板分别指定时效性的2152B.1和非时效性的2152B.2)，而β字段2154被解释为数据操纵字段2154C，其内容区分要执行多个数据操纵操作(也称为基元(primitive))中的哪一个(例如，无操纵、广播、源的向上转换、以及目的地的向下转换)。存储器访问2120的指令模板包括比例字段2160、以及任选的位移字段2162A或位移比例字段2162B。
向量存储器指令使用转换支持来执行来自存储器的向量加载并将向量存储到存储器。如同寻常的向量指令，向量存储器指令以数据元素式的方式与存储器来回传输数据，其中实际传输的元素由选为写掩码的向量掩码的内容规定。
存储器访问的指令模板－时效性的
时效性的数据是可能足够快地重新使用以从高速缓存受益的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
存储器访问的指令模板－非时效性的
非时效性的数据是不可能足够快地重新使用以从第一级高速缓存中的高速缓存受益且应当被给予驱逐优先级的数据。然而，这是提示，且不同的处理器可以不同的方式实现它，包括完全忽略该提示。
B类指令模板
在B类指令模板的情况下，α字段2152被解释为写掩码控制(Z)字段2152C，其内容区分由写掩码字段2170控制的写掩码操作应当是合并还是归零。
在B类非存储器访问2105的指令模板的情况下，β字段2154的一部分被解释为RL字段2157A，其内容区分要执行不同扩充操作类型中的哪一种(例如，针对无存储器访问的写掩码控制部分舍入控制类型操作2112的指令模板和无存储器访问的写掩码控制VSIZE型操作2117的指令模板分别指定舍入2157A.1和向量长度(VSIZE)2157A.2)，而β字段2154的其余部分区分要执行指定类型的操作中的哪一种。在无存储器访问2105指令模板中，比例字段2160、位移字段2162A以及位移比例字段2162B不存在。
在无存储器访问的写掩码控制的部分舍入控制型操作2110的指令模板中，β字段2154的其余部分被解释为舍入操作字段2159A，并且停用异常事件报告(给定指令不报告任何种类的浮点异常标志且不唤起任何浮点异常处理程序)。
舍入操作控制字段2159A－正如舍入操作控制字段2158，其内容区分执行一组舍入操作中的哪一个(例如，向上舍入、向下舍入、向零舍入、以及就近舍入)。由此，舍入操作控制字段2159A允许在每一指令的基础上改变舍入模式。在其中处理器包括用于指定舍入模式的控制寄存器的本发明的一个实施例中，舍入操作控制字段2150的内容优先于该寄存器值。
在无存储器访问的写掩码控制VSIZE型操作2117的指令模板中，β字段2154的其余部分被解释为向量长度字段2159B，其内容区分要执行多个数据向量长度中的哪一个(例如，128字节、256字节、或512字节)。
在B类存储器访问2120的指令模板的情况下，β字段2154的一部分被解释为广播字段2157B，其内容区分是否要执行广播型数据操纵操作，而β字段2154的其余部分被解释为向量长度字段2159B。存储器访问2120的指令模板包括比例字段2160、以及任选的位移字段2162A或位移比例字段2162B。
针对通用向量友好指令格式2100，示出完整操作码字段2174包括格式字段2140、基础操作字段2142以及数据元素宽度字段2164。尽管示出了其中完整操作码字段2174包括所有这些字段的一个实施例，但是在不支持所有这些字段的实施例中，完整操作码字段2174包括少于所有的这些字段。完整操作码字段2174提供操作码(opcode)。
扩充操作字段2150、数据元素宽度字段2164以及写掩码字段2170允许在每一指令的基础上以通用向量友好指令格式指定这些特征。
写掩码字段和数据元素宽度字段的组合创建各种类型的指令，因为这些指令允许基于不同的数据元素宽度应用该掩码。
在A类和B类内出现的各种指令模板在不同的情形下是有益的。在本发明的一些实施例中，不同处理器或者处理器内的不同核可支持仅A类、仅B类、或者可支持两类。举例而言，旨在用于通用计算的高性能通用无序核可仅支持B类，旨在主要用于图形和/或科学(吞吐量)计算的核可仅支持A类，并且旨在用于两者的核可支持两者(当然，具有来自两类的模板和指令的一些混合、但是并非来自两类的所有模板和指令的核在本发明的范围内)。同样，单一处理器可包括多个核，所有核支持相同的类或者其中不同的核支持不同的类。举例而言，在具有单独的图形和通用核的处理器中，图形核中的旨在主要用于图形和/或科学计算的一个核可仅支持A类，而通用核中的一个或多个可以是具有旨在用于通用计算的仅支持B类的无序执行和寄存器重命名的高性能通用核。不具有单独的图形核的另一处理器可包括既支持A类又支持B类的一个或多个通用有序或无序核。当然，在本发明的不同实施例中，来自一类的特征也可在其他类中实现。可使以高级语言撰写的程序成为(例如，及时编译或者统计编译)各种不同的可执行形式，包括：1)仅具有用于执行的目标处理器支持的类的指令的形式；或者2)具有使用所有类的指令的不同组合而编写的替代例程且具有选择这些例程以基于由当前正在执行代码的处理器支持的指令而执行的控制流代码的形式。
示例性专用向量友好指令格式
图22是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。图22示出专用向量友好指令格式2200，其指定位置、尺寸、解释和字段的次序、以及那些字段中的一些字段的值，在这个意义上向量友好指令格式2200是专用的。专用向量友好指令格式2200可用于扩展x86指令集，并且由此一些字段类似于在现有x86指令集及其扩展(例如，AVX)中使用的那些字段或与之相同。该格式保持与具有扩展的现有x86指令集的前缀编码字段、实操作码字节字段、MOD R/M字段、SIB字段、位移字段、以及立即数字段一致。示出来自图21的字段，来自图22的字段映射到来自图21的字段。
应当理解，虽然出于说明的目的在通用向量友好指令格式2100的上下文中参考专用向量友好指令格式2200描述了本发明的实施例，但是本发明不限于专用向量友好指令格式2200，除非另有声明。例如，通用向量友好指令格式2100构想各种字段的各种可能的尺寸，而专用向量友好指令格式2200被示为具有特定尺寸的字段。作为具体示例，尽管在专用向量友好指令格式2200中数据元素宽度字段2164被示为一位字段，但是本发明不限于此(即，通用向量友好指令格式2100构想数据元素宽度字段2164的其他尺寸)。
通用向量友好指令格式2100包括以下列出的按照图22A中示出的顺序的如下字段。
EVEX前缀(字节0-3)2202－以四字节形式进行编码。
格式字段2140(EVEX字节0，位[7:0])－第一字节(EVEX字节0)是格式字段2140，并且它包含0x62(在本发明的一个实施例中用于区分向量友好指令格式的唯一值)。
第二－第四字节(EVEX字节1-3)包括提供专用能力的多个位字段。
REX字段2205(EVEX字节1，位[7-5])－由EVEX.R位字段(EVEX字节1，位[7]–R)、EVEX.X位字段(EVEX字节1，位[6]–X)以及(2157BEX字节1，位[5]–B)组成。EVEX.R、EVEX.X和EVEX.B位字段提供与对应VEX位字段相同的功能，并且使用1补码的形式进行编码，即ZMM0被编码为1111B，ZMM15被编码为0000B。这些指令的其他字段对如在本领域中已知的寄存器索引的较低三个位(rrr、xxx、以及bbb)进行编码，由此可通过增加EVEX.R、EVEX.X以及EVEX.B来形成Rrrr、Xxxx以及Bbbb。
REX’字段2110－这是REX’字段2110的第一部分，并且是用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.R’位字段(EVEX字节1，位[4]–R’)。在本发明的一个实施例中，该位与以下指示的其他位一起以位反转的格式存储以(在公知x86的32位模式下)与实操作码字节是62的BOUND指令进行区分，但是在MOD R/M字段(在下文中描述)中不接受MOD字段中的值11；本发明的替代实施例不以反转的格式存储该指示的位以及其他指示的位。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.R’、EVEX.R、以及来自其他字段的其他RRR来形成R’Rrrr。
操作码映射字段2215(EVEX字节1，位[3:0]–mmmm)–其内容对隐含的前导操作码字节(0F、0F38、或0F3)进行编码。
数据元素宽度字段2164(EVEX字节2，位[7]–W)－由记号EVEX.W表示。EVEX.W用于定义数据类型(32位数据元素或64位数据元素)的粒度(尺寸)。
EVEX.vvvv2220(EVEX字节2，位[6:3]-vvvv)－EVEX.vvvv的作用可包括如下：1)EVEX.vvvv编码第一源寄存器操作数且对具有两个或两个以上源操作数的指令有效，第一源寄存器操作数以反转(1补码)的形式被指定；2)EVEX.vvvv编码目的地寄存器操作数，目的地寄存器操作数针对特定向量位移以1补码的形式被指定；或者3)EVEX.vvvv不编码任何操作数，保留该字段，并且应当包含1111b。由此，EVEX.vvvv字段2220对以反转(1补码)的形式存储的第一源寄存器指定符的4个低阶位进行编码。取决于该指令，额外不同的EVEX位字段用于将指定符尺寸扩展到32个寄存器。
EVEX.U2168类字段(EVEX字节2，位[2]-U)－如果EVEX.U＝0，则它指示A类或EVEX.U0；如果EVEX.U＝1，则它指示B类或EVEX.U1。
前缀编码字段2225(EVEX字节2，位[1:0]-pp)－提供了用于基础操作字段的附加位。除了对以EVEX前缀格式的传统SSE指令提供支持以外，这也具有压缩SIMD前缀的益处(EVEX前缀只需要2位，而不是需要字节来表达SIMD前缀)。在一个实施例中，为了支持使用以传统格式和以EVEX前缀格式的SIMD前缀(66H、F2H、F3H)的传统SSE指令，将这些传统SIMD前缀编码成SIMD前缀编码字段；并且在运行时在提供给解码器的PLA之前被扩展成传统SIMD前缀(因此PLA可执行传统和EVEX格式的这些传统指令，而无需修改)。虽然较新的指令可将EVEX前缀编码字段的内容直接作为操作码扩展，但是为了一致性，特定实施例以类似的方式扩展，但允许由这些传统SIMD前缀指定不同的含义。替代实施例可重新设计PLA以支持2位SIMD前缀编码，并且由此不需要扩展。
α字段2152(EVEX字节3，位[7]–EH，也称为EVEX.EH、EVEX.rs、EVEX.RL、EVEX.写掩码控制、以及EVEX.N；也以α示出)－如先前所述，该字段是针对上下文的。
β字段2154(EVEX字节3，位[6:4]-SSS，也称为EVEX.s2-0、EVEX.r2-0、EVEX.rr1、EVEX.LL0、EVEX.LLB；也以βββ示出)－如先前所述，该字段是针对上下文的。
REX’字段2110－这是REX’字段的其余部分，并且是可用于对扩展的32个寄存器集合的较高16个或较低16个寄存器进行编码的EVEX.V’位字段(EVEX字节3，位[3]–V’)。该位以位反转的格式存储。值1用于对较低16个寄存器进行编码。换句话说，通过组合EVEX.V’、EVEX.vvvv来形成V’VVVV。
写掩码字段2170(EVEX字节3，位[2:0]-kkk)－其内容指定写掩码寄存器中的寄存器索引，如先前所述。在本发明的一个实施例中，特定值EVEX.kkk＝000具有暗示没有写掩码用于特定指令的特殊行为(这可以各种方式实现，包括使用硬连线到所有的写掩码或者旁路掩码硬件的硬件来实现)。
实操作码字段2230(字节4)还被称为操作码字节。操作码的一部分在该字段中被指定。
MOD R/M字段2240(字节5)包括MOD字段2242、Reg字段2244、以及R/M字段2246。如先前所述的，MOD字段2242的内容将存储器访问和非存储器访问操作区分开。Reg字段2244的作用可被归结为两种情形：对目的地寄存器操作数或源寄存器操作数进行编码；或者被视为操作码扩展且不用于对任何指令操作数进行编码。R/M字段2246的作用可包括如下：对引用存储器地址的指令操作数进行编码；或者对目的地寄存器操作数或源寄存器操作数进行编码。
比例、索引、基址(SIB)字节(字节6)－如先前所述的，比例字段2150的内容用于存储器地址生成。SIB.xxx2254和SIB.bbb2256－先前已经针对寄存器索引Xxxx和Bbbb提及了这些字段的内容。
位移字段2162A(字节7-10)－当MOD字段2242包含10时，字节7-10是位移字段2162A，并且它与传统32位位移(disp32)一样地工作，并且以字节粒度工作。
位移因数字段2162B(字节7)－当MOD字段2242包含01时，字节7是位移因数字段2162B。该字段的位置与传统x86指令集8位位移(disp8)的位置相同，它以字节粒度工作。由于disp8是符号扩展的，因此它仅能在-128和127字节偏移量之间寻址；在64字节高速缓存行的方面，disp8使用可被设为仅四个真正有用的值-128、-64、0和64的8位；由于常常需要更大的范围，所以使用disp32；然而，disp32需要4个字节。与disp8和disp32对比，位移因数字段2162B是disp8的重新解释；当使用位移因数字段2162B时，通过将位移因数字段的内容乘以存储器操作数访问的尺寸(N)来确定实际位移。该类型的位移被称为disp8*N。这减小了平均指令长度(单个字节用于位移，但具有大得多的范围)。这种压缩位移基于有效位移是存储器访问的粒度的倍数的假设，并且由此地址偏移量的冗余低阶位不需要被编码。换句话说，位移因数字段2162B替代传统x86指令集8位位移。由此，位移因数字段2162B以与x86指令集8位位移相同的方式(因此在ModRM/SIB编码规则中没有变化)进行编码，唯一的不同在于，将disp8超载至disp8*N。换句话说，在编码规则或编码长度中没有变化，而仅在通过硬件对位移值的解释中有变化(这需要按存储器操作数的尺寸按比例缩放位移量以获得字节式地址偏移量)。
立即数字段2172如先前所述地操作。
完整操作码字段
图22B是示出根据本发明的实施例的构成完整操作码字段2174的具有专用向量友好指令格式2200的字段的框图。具体地，完整操作码字段2174包括格式字段2140、基础操作字段2142、以及数据元素宽度(W)字段2164。基础操作字段2142包括前缀编码字段2225、操作码映射字段2215以及实操作码字段2230。
寄存器索引字段
图22C是示出根据本发明的一个实施例的构成寄存器索引字段2144的具有专用向量友好指令格式2200的字段的框图。具体地，寄存器索引字段2144包括REX字段2205、REX’字段2210、MODR/M.reg字段2244、MODR/M.r/m字段2246、VVVV字段2220、xxx字段2254以及bbb字段2256。
扩充操作字段
图22D是示出根据本发明的一个实施例的构成扩充操作字段2150的具有专用向量友好指令格式2200的字段的框图。当类(U)字段2168包含0时，它表明EVEX.U0(A类2168A)；当它包含1时，它表明EVEX.U1(B类2168B)。当U＝0且MOD字段2242包含11(表明无存储器访问操作)时，α字段2152(EVEX字节3，位[7]–EH)被解释为rs字段2,152A。当rs字段2152A包含1(舍入2152A.1)时，β字段2154(EVEX字节3，位[6:4]–SSS)被解释为舍入控制字段2154A。舍入控制字段2154A包括一位SAE字段2156和两位舍入操作字段2158。当rs字段2152A包含0(数据变换2152A.2)时，β字段2154(EVEX字节3，位[6:4]–SSS)被解释为三位数据变换字段2154B。当U＝0且MOD字段2242包含00、01或10(表明存储器访问操作)时，α字段2152(EVEX字节3，位[7]–EH)被解释为驱逐提示(EH)字段2152B且β字段2154(EVEX字节3，位[6:4]–SSS)被解释为三位数据操纵字段2154C。
当U＝1时，α字段2152(EVEX字节3，位[7]–EH)被解释为写掩码控制(Z)字段2152C。当U＝1且MOD字段2242包含11(表明无存储器访问操作)时，β字段2154的一部分(EVEX字节3，位[4]–S0)被解释为RL字段2157A；当它包含1(舍入2157A.1)时，β字段2154的其余部分(EVEX字节3，位[6-5]–S2-1)被解释为舍入操作字段2159A，而当RL字段2157A包含0(VSIZE2157.A2)时，β字段2154的其余部分(EVEX字节3，位[6-5]-S2-1)被解释为向量长度字段2159B(EVEX字节3，位[6-5]–L1-0)。当U＝1且MOD字段2242包含00、01或10(表明存储器访问操作)时，β字段2154(EVEX字节3，位[6:4]–SSS)被解释为向量长度字段2159B(EVEX字节3，位[6-5]–L1-0)和广播字段2157B(EVEX字节3，位[4]–B)。
示例性寄存器架构
图23是根据本发明的一个实施例的寄存器架构2300的框图。在所示出的实施例中，有32个512位宽的向量寄存器2310；这些寄存器被引用为zmm0到zmm31。较低的16zmm寄存器的较低阶256个位覆盖在寄存器ymm0-16上。较低的16zmm寄存器的较低阶128个位(ymm寄存器的较低阶128个位)覆盖在寄存器xmm0-15上。专用向量友好指令格式2200对这些覆盖的寄存器组操作，如在以下表格中所示的。
换句话说，向量长度字段2159B在最大长度与一个或多个其他较短长度之间进行选择，其中每一这种较短长度是前一长度的一半，并且不具有向量长度字段2159B的指令模板在最大向量长度上操作。此外，在一个实施例中，专用向量友好指令格式2200的B类指令模板对打包或标量单/双精度浮点数据以及打包或标量整数数据操作。标量操作是对zmm/ymm/xmm寄存器中的最低阶数据元素位置执行的操作；取决于本实施例，较高阶数据元素位置保持与在指令之前相同或者归零。
写掩码寄存器2315－在所示的实施例中，存在8个写掩码寄存器(k0至k7)，每一写掩码寄存器的尺寸是64位。在替代实施例中，写掩码寄存器2315的尺寸是16位。如先前所述的，在本发明的一个实施例中，向量掩码寄存器k0无法用作写掩码；当正常指示k0的编码用作写掩码时，它选择硬连线的写掩码0xFFFF，从而有效地停用该指令的写掩码操作。
通用寄存器2325——在所示出的实施例中，有十六个64位通用寄存器，这些寄存器与现有的x86寻址模式一起使用来寻址存储器操作数。这些寄存器通过名称RAX、RBX、RCX、RDX、RBP、RSI、RDI、RSP以及R8到R15来引用。
标量浮点堆栈寄存器组(x87堆栈)2345，在其上面使用了别名MMX打包整数平坦寄存器组2350——在所示出的实施例中，x87堆栈是用于使用x87指令集扩展来对32/64/80位浮点数据执行标量浮点运算的八元素堆栈；而使用MMX寄存器来对64位打包整数数据执行操作，以及为在MMX和XMM寄存器之间执行的一些操作保存操作数。
本发明的替代实施例可以使用较宽的或较窄的寄存器。另外，本发明的替代实施例可以使用更多、更少或不同的寄存器组和寄存器。
示例性核架构、处理器和计算机架构
处理器核可以用出于不同目的的不同方式在不同的处理器中实现。例如，这样的核的实现可以包括：1)旨在用于通用计算的通用有序核；2)预期用于通用计算的高性能通用无序核；3)旨在主要用于图形和/或科学(吞吐量)计算的专用核。不同处理器的实现可包括：1)包括旨在用于通用计算的一个或多个通用有序核和/或旨在用于通用计算的一个或多个通用无序核的CPU；以及2)包括旨在主要用于图形和/或科学(吞吐量)的一个或多个专用核的协处理器。这样的不同处理器导致不同的计算机系统架构，其可包括：1)在与CPU分开的芯片上的协处理器；2)在与CPU相同的封装中但分开的管芯上的协处理器；3)与CPU在相同管芯上的协处理器(在该情况下，这样的协处理器有时被称为诸如集成图形和/或科学(吞吐量)逻辑等专用逻辑，或被称为专用核)；以及4)可以将所描述的CPU(有时被称为应用核或应用处理器)、以上描述的协处理器和附加功能包括在同一管芯上的芯片上系统。接着描述示例性核架构，随后描述示例性处理器和计算机架构。
示例性核架构
有序和无序核框图
图24A是示出根据本发明的各实施例的示例性有序流水线和示例性的寄存器重命名的无序发布/执行流水线的框图。图24B是示出根据本发明的各实施例的要包括在处理器中的有序架构核的示例性实施例和示例性的寄存器重命名的无序发布/执行架构核的框图。图24A-B中的实线框示出了有序流水线和有序核，而可选增加的虚线框示出了寄存器重命名的、无序发布/执行流水线和核。给定有序方面是无序方面的子集的情况下，将描述无序方面。
在图24A中，处理器流水线2400包括取出级2402、长度解码级2404、解码级2406、分配级2408、重命名级2410、调度(也称为分派或发布)级2412、寄存器读取/存储器读取级2414、执行级2416、写回/存储器写入级2418、异常处理级2422和提交级2424。
图24B示出了包括耦合到执行引擎单元2450的前端单元2430的处理器核2490，且执行引擎单元和前端单元两者都耦合到存储器单元2470。核2490可以是精简指令集计算(RISC)核、复杂指令集计算(CISC)核、超长指令字(VLIW)核或混合或替代核类型。作为又一选项，核2490可以是专用核，诸如例如网络或通信核、压缩引擎、协处理器核、通用计算图形处理器单元(GPGPU)核、或图形核等等。
前端单元2430包括耦合到指令高速缓存单元2434的分支预测单元2432，该指令高速缓存单元2434耦合到指令转换后备缓冲器(TLB)2436，该指令转换后备缓冲器2436耦合到指令取出单元2438，指令取出单元2438耦合到解码单元2440。解码单元2440(或解码器)可解码指令，并生成从原始指令解码出的、或以其他方式反映原始指令的、或从原始指令导出的一个或多个微操作、微代码进入点、微指令、其他指令、或其他控制信号作为输出。解码单元2440可使用各种不同的机制来实现。合适的机制的示例包括但不限于查找表、硬件实现、可编程逻辑阵列(PLA)、微代码只读存储器(ROM)等。在一个实施例中，核2490包括(例如，在解码单元2440中或否则在前端单元2430内的)用于存储某些宏指令的微代码的微代码ROM或其他介质。解码单元2440耦合到执行引擎单元2450中的重命名/分配单元2452。
执行引擎单元2450包括重命名/分配器单元2452，该重命名/分配器单元2452耦合至引退单元2454和一个或多个调度器单元2456的集合。调度器单元2456表示任何数目的不同调度器，包括预留站、中央指令窗等。调度器单元2456耦合到物理寄存器组单元2458。每个物理寄存器组单元2458表示一个或多个物理寄存器组，其中不同的物理寄存器组存储一种或多种不同的数据类型，诸如标量整数、标量浮点、打包整数、打包浮点、向量整数、向量浮点、状态(例如，作为要执行的下一指令的地址的指令指针)等。在一个实施例中，物理寄存器组单元2458包括向量寄存器单元、写掩码寄存器单元和标量寄存器单元。这些寄存器单元可以提供架构向量寄存器、向量掩码寄存器、和通用寄存器。物理寄存器组单元2458与引退单元2454重叠以示出可以用来实现寄存器重命名和无序执行的各种方式(例如，使用重新排序缓冲器和引退寄存器组；使用将来的文件、历史缓冲器和引退寄存器组；使用寄存器映射和寄存器池等等)。引退单元2454和物理寄存器组单元2458耦合到执行群集2460。执行群集2460包括一个或多个执行单元2462的集合和一个或多个存储器访问单元2464的集合。执行单元2462可以对各种类型的数据(例如，标量浮点、打包整数、打包浮点、向量整型、向量浮点)执行各种操作(例如，移位、加法、减法、乘法)。尽管一些实施例可以包括专用于特定功能或功能集合的多个执行单元，但其他实施例可包括全部执行所有功能的仅一个执行单元或多个执行单元。调度器单元2456、物理寄存器组单元2458和执行群集2460被示为可能有多个，因为某些实施例为某些类型的数据/操作创建分开的流水线(例如，标量整型流水线、标量浮点/打包整型/打包浮点/向量整型/向量浮点流水线，和/或各自具有其自己的调度器单元、物理寄存器组单元和/或执行群集的存储器访问流水线——以及在分开的存储器访问流水线的情况下，实现其中仅该流水线的执行群集具有存储器访问单元2464的某些实施例)。还应当理解，在使用分开的流水线的情况下，这些流水线中的一个或多个可以为无序发布/执行，并且其余流水线可以为有序发布/执行。
存储器访问单元2464的集合耦合到存储器单元2470，该存储器单元2470包括耦合到数据高速缓存单元2474的数据TLB单元2472，其中数据高速缓存单元2474耦合到二级(L2)高速缓存单元2476。在一个示例性实施例中，存储器访问单元2464可以包括加载单元、存储地址单元和存储数据单元，这些单元中的每一个单元耦合到存储器单元2470中的数据TLB单元2472。指令高速缓存单元2434还耦合到存储器单元2470中的二级(L2)高速缓存单元2476。L2高速缓存单元2476耦合到一个或多个其他级的高速缓存，并最终耦合到主存储器。
作为示例，示例性寄存器重命名的、无序发布/执行核架构可以如下实现流水线2400：1)指令取出2438执行取出和长度解码级2402和2404；2)解码单元2440执行解码级2406；3)重命名/分配器单元2452执行分配级2408和重命名级2410；4)调度器单元2456执行调度级2412；5)物理寄存器组单元2458和存储器单元2470执行寄存器读取/存储器读取级2414；执行群集2460执行执行级2416；6)存储器单元2470和物理寄存器组单元2458执行写回/存储器写入级2418；7)各单元可牵涉到异常处理级2422；以及8)引退单元2454和物理寄存器组单元2458执行提交级2424。
核2490可支持一个或多个指令集(例如，x86指令集(具有与较新版本一起添加的一些扩展)；加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集；加利福尼州桑尼维尔市的ARM控股的ARM指令集(具有诸如NEON等可选附加扩展))，其中包括本文中描述的各指令。在一个实施例中，核2490包括用于支持打包数据指令集扩展(例如AVX1，AVX2)的逻辑，藉此允许使用打包数据来执行被许多多媒体应用所使用的操作。
应当理解，核可支持多线程化(执行两个或更多个并行的操作或线程的集合)，并且可以按各种方式来完成该多线程化，此各种方式包括时分多线程化、同步多线程化(其中单个物理核为物理核正在同步多线程化的各线程中的每一个线程提供逻辑核)、或其组合(例如，时分取出和解码以及此后诸如用超线程化技术来同步多线程化)。
尽管在无序执行的上下文中描述了寄存器重命名，但应当理解，可以在有序架构中使用寄存器重命名。尽管所示出的处理器的实施例还包括分开的指令和数据高速缓存单元2434/2474以及共享L2高速缓存单元2476，但替代实施例可以具有用于指令和数据两者的单个内部高速缓存，诸如例如一级(L1)内部高速缓存或多个级别的内部高速缓存。在一些实施例中，该系统可包括内部高速缓存和在核和/或处理器外部的外部高速缓存的组合。或者，所有高速缓存都可以在核和/或处理器的外部。
具体的示例性有序核架构
图25A-B示出了更具体的示例性有序核架构的框图，该核将是芯片中的若干逻辑块之一(包括相同类型和/或不同类型的其他核)。根据应用，这些逻辑块通过高带宽的互连网络(例如，环形网络)与一些固定的功能逻辑、存储器I/O接口和其它必要的I/O逻辑通信。
图25A是根据本发明的各实施例的单个处理器核以及它与管芯上互连网络2502的连接及其二级(L2)高速缓存的本地子集2504的框图。在一个实施例中，指令解码器2500支持具有打包数据指令集扩展的x86指令集。L1高速缓存2506允许对进入标量和向量单元中的高速缓存存储器的低等待时间访问。尽管在一个实施例中(为了简化设计)，标量单元2508和向量单元2510使用分开的寄存器集合(分别为标量寄存器2512和向量寄存器2514)，并且在这些寄存器之间转移的数据被写入到存储器并随后从一级(L1)高速缓存2506读回，但是本发明的替代实施例可以使用不同的方法(例如使用单个寄存器集合或包括允许数据在这两个寄存器组之间传输而无需被写入和读回的通信路径)。
L2高速缓存的本地子集2504是全局L2高速缓存的一部分，该全局L2高速缓存被划分成多个分开的本地子集，即每个处理器核一个本地子集。每个处理器核具有到其自己的L2高速缓存的本地子集2504的直接访问路径。被处理器核读出的数据被存储在其L2高速缓存子集2504中，并且可以与其他处理器核访问其自己的本地L2高速缓存子集并行地被快速访问。被处理器核写入的数据被存储在其自己的L2高速缓存子集2504中，并在必要的情况下从其它子集清除。环形网络确保共享数据的一致性。环形网络是双向的，以允许诸如处理器核、L2高速缓存和其它逻辑块之类的代理在芯片内彼此通信。每个环形数据路径为每个方向1012位宽。
图25B是根据本发明的各实施例的图25A中的处理器核的一部分的展开图。图25B包括L1高速缓存2504的L1数据高速缓存2506A部分，以及关于向量单元2510和向量寄存器2514的更多细节。具体地说，向量单元2510是16宽向量处理单元(VPU)(见16宽ALU2528)，该单元执行整型、单精度浮点以及双精度浮点指令中的一个或多个。该VPU通过混合单元2520支持对寄存器输入的混合、通过数值转换单元2522A-B支持数值转换、并通过复制单元2524支持对存储器输入的复制。写掩码寄存器2526允许断言所得的向量写入。
具有集成存储器控制器和图形器件的处理器
图26是根据本发明的各实施例可能具有一个以上核、可能具有集成存储器控制器、以及可能具有集成图形器件的处理器2600的框图。图26中的实线框示出具有单个核2602A、系统代理2600、一个或多个总线控制器单元2616的集合的处理器2600，而虚线框的可选附加示出具有多个核2602A-N、系统代理单元2610中的一个或多个集成存储器控制器单元2614的集合以及专用逻辑2608的替代处理器2600。
因此，处理器2600的不同实现可包括：1)CPU，其中专用逻辑2608是集成图形和/或科学(吞吐量)逻辑(其可包括一个或多个核)，并且核2602A-N是一个或多个通用核(例如，通用的有序核、通用的无序核、这两者的组合)；2)协处理器，其中核2602A-N是旨在主要用于图形和/或科学(吞吐量)的多个专用核；以及3)协处理器，其中核2602A-N是多个通用有序核。因此，处理器2600可以是通用处理器、协处理器或专用处理器，诸如例如网络或通信处理器、压缩引擎、图形处理器、GPGPU(通用图形处理单元)、高吞吐量的集成众核(MIC)协处理器(包括30个或更多核)、或嵌入式处理器等。该处理器可以被实现在一个或多个芯片上。处理器2600可以是一个或多个衬底的一部分，和/或可以使用诸如例如BiCMOS、CMOS或NMOS等的多个加工技术中的任何一个技术将处理器2600实现在一个或多个衬底上。
存储器层次结构包括在各核内的一个或多个级别的高速缓存、一个或多个共享高速缓存单元2606的集合、以及耦合至集成存储器控制器单元2614的集合的外部存储器(未示出)。该共享高速缓存单元2606的集合可以包括一个或多个中间级高速缓存，诸如二级(L2)、三级(L3)、四级(L4)或其他级别的高速缓存、末级高速缓存(LLC)、和/或其组合。尽管在一个实施例中，基于环的互连单元2612将集成图形逻辑2608、共享高速缓存单元2606的集合以及系统代理单元2610/集成存储器控制器单元2614互连，但替代实施例可使用任何数量的公知技术来将这些单元互连。在一个实施例中，可以维护一个或多个高速缓存单元2606和核2602A-N之间的一致性(coherency)。
在一些实施例中，核2602A-N中的一个或多个核能够多线程化。系统代理2610包括协调和操作核2,602A-N的那些组件。系统代理单元2610可包括例如功率控制单元(PCU)和显示单元。PCU可以是或包括用于调整核2602A-N和集成图形逻辑2608的功率状态所需的逻辑和组件。显示单元用于驱动一个或多个外部连接的显示器。
核2602A-N在架构指令集方面可以是同构的或异构的；即，这些核2602A-N中的两个或更多个核可能能够执行相同的指令集，而其他核可能能够执行该指令集的仅仅子集或不同的指令集。
示例性计算机架构
图27-30是示例性计算机架构的框图。本领域已知的对膝上型设备、台式机、手持PC、个人数字助理、工程工作站、服务器、网络设备、网络集线器、交换机、嵌入式处理器、数字信号处理器(DSP)、图形设备、视频游戏设备、机顶盒、微控制器、蜂窝电话、便携式媒体播放器、手持设备以及各种其他电子设备的其他系统设计和配置也是合适的。一般地，能够包含本文中所公开的处理器和/或其它执行逻辑的多个系统和电子设备一般都是合适的。
现在参见图27，所示为根据本发明的一个实施例的系统2700的框图。系统2700可以包括一个或多个处理器2710、2715，这些处理器耦合到控制器中枢2720。在一个实施例中，控制器中枢2720包括图形存储器控制器中枢(GMCH)2790和输入/输出中枢(IOH)2750(其可以在分开的芯片上)；GMCH2790包括存储器和图形控制器，存储器2740和协处理器2745耦合到该存储器和图形控制器；IOH2750将输入/输出(I/O)设备2760耦合到GMCH2790。或者，存储器和图形控制器中的一个或两者可以被集成在处理器内(如本文中所描述的)，存储器2740和协处理器2745直接耦合到处理器2710以及控制器中枢2720，控制器中枢2720与IOH2750处于单个芯片中。
附加处理器2715的任选性质用虚线表示在图27中。每一处理器2710、2715可包括本文中描述的处理核中的一个或多个，并且可以是处理器2600的某一版本。
存储器2740可以是例如动态随机存取存储器(DRAM)、相变存储器(PCM)或这两者的组合。对于至少一个实施例，控制器中枢2720经由诸如前端总线(FSB)之类的多分支总线、诸如快速通道互连(QPI)之类的点对点接口、或者类似的连接2795与处理器2710、2715进行通信。
在一个实施例中，协处理器2745是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。在一个实施例中，控制器中枢2720可以包括集成图形加速器。
在物理资源2710、2715之间可以存在包括架构、微架构、热、和功耗特征等的一系列品质度量方面的各种差异。
在一个实施例中，处理器2710执行控制一般类型的数据处理操作的指令。协处理器指令可嵌入在这些指令中。处理器2710将这些协处理器指令识别为应当由附连的协处理器2745执行的类型。因此，处理器2710在协处理器总线或者其他互连上将这些协处理器指令(或者表示协处理器指令的控制信号)发布到协处理器2745。协处理器2745接受并执行所接收的协处理器指令。
现在参考图28，所示为根据本发明的一实施例的更具体的第一示例性系统2800的框图。如图28所示，多处理器系统2800是点对点互连系统，并包括经由点对点互连2850耦合的第一处理器2870和第二处理器2880。处理器2870和2880中的每一个都可以是处理器2600的某一版本。在本发明的一个实施例中，处理器2870和2880分别是处理器2710和2715，而协处理器2838是协处理器2745。在另一实施例中，处理器2870和2880分别是处理器2710和协处理器2745。
处理器2870和2880被示为分别包括集成存储器控制器(IMC)单元2872和2882。处理器2870还包括作为其总线控制器单元的一部分的点对点(P-P)接口2876和2878；类似地，第二处理器2880包括点对点接口2886和2888。处理器2870、2880可以使用点对点(P-P)电路2878、2888经由P-P接口2850来交换信息。如图28所示，IMC2872和2882将各处理器耦合至相应的存储器，即存储器2832和存储器2834，这些存储器可以是本地附连至相应的处理器的主存储器的部分。
处理器2870、2880可各自经由使用点对点接口电路2876、2894、2886、2898的各个P-P接口2852、2854与芯片组2890交换信息。芯片组2890可以可选地经由高性能接口2838与协处理器2839交换信息。在一个实施例中，协处理器2838是专用处理器，诸如例如高吞吐量MIC处理器、网络或通信处理器、压缩引擎、图形处理器、GPGPU、或嵌入式处理器等等。
共享高速缓存(未示出)可以被包括在任一处理器之内，或被包括在两个处理器外部但仍经由P-P互连与这些处理器连接，从而如果将某处理器置于低功率模式时，可将任一处理器或两个处理器的本地高速缓存信息存储在该共享高速缓存中。
芯片组2890可经由接口2896耦合至第一总线2816。在一个实施例中，第一总线2816可以是外围组件互连(PCI)总线，或诸如PCI Express总线或其它第三代I/O互连总线之类的总线，但本发明的范围并不受此限制。
如图28所示，各种I/O设备2814可以连同总线桥2818耦合到第一总线2816，总线桥2818将第一总线2816耦合至第二总线2820。在一个实施例中，诸如协处理器、高吞吐量MIC处理器、GPGPU的处理器、加速器(诸如例如图形加速器或数字信号处理器(DSP)单元)、现场可编程门阵列或任何其他处理器的一个或多个附加处理器2815耦合到第一总线2816。在一个实施例中，第二总线2820可以是低引脚计数(LPC)总线。各种设备可以被耦合至第二总线2820，在一个实施例中这些设备包括例如键盘/鼠标2822、通信设备2827以及诸如可包括指令/代码和数据2830的盘驱动器或其它大容量存储设备的存储单元2828。此外，音频I/O2824可以被耦合至第二总线2820。注意，其它架构是可能的。例如，代替图28的点对点架构，系统可以实现多分支总线或其它这类架构。
现在参考图29，所示为根据本发明的实施例的更具体的第二示例性系统2900的框图。图28和图29中的相同部件用相同附图标记表示，并从图29中省去了图28中的某些方面，以避免使图29的其它方面变得模糊。
图29示出处理器2870、2880可分别包括集成存储器和I/O控制逻辑(“CL”)2872和2882。因此，CL2872、2882包括集成存储器控制器单元并包括I/O控制逻辑。图29不仅示出存储器2832、2834耦合至CL2872、2882，而且还示出I/O设备2914也耦合至控制逻辑2872、2882。传统I/O设备2915被耦合至芯片组2890。
现在参考图30，所示为根据本发明的一实施例的SoC3000的框图。在图26中，相似的部件具有同样的附图标记。另外，虚线框是更先进的SoC的可选特征。在图30中，互连单元3002被耦合至：应用处理器3010，该应用处理器包括一个或多个核202A-N的集合以及共享高速缓存单元2606；系统代理单元2610；总线控制器单元2616；集成存储器控制器单元2614；一组或一个或多个协处理器3020，其可包括集成图形逻辑、图像处理器、音频处理器和视频处理器；静态随机存取存储器(SRAM)单元3030；直接存储器存取(DMA)单元3032；以及用于耦合至一个或多个外部显示器的显示单元3040。在一个实施例中，协处理器3020包括专用处理器，诸如例如网络或通信处理器、压缩引擎、GPGPU、高吞吐量MIC处理器、或嵌入式处理器等等。
本文公开的机制的各实施例可以被实现在硬件、软件、固件或这些实现方法的组合中。本发明的实施例可实现为在可编程系统上执行的计算机程序或程序代码，该可编程系统包括至少一个处理器、存储系统(包括易失性和非易失性存储器和/或存储元件)、至少一个输入设备以及至少一个输出设备。
可将程序代码(诸如图28中示出的代码2830)应用于输入指令，以执行本文描述的各功能并生成输出信息。可以按已知方式将输出信息应用于一个或多个输出设备。为了本申请的目的，处理系统包括具有诸如例如数字信号处理器(DSP)、微控制器、专用集成电路(ASIC)或微处理器之类的处理器的任何系统。
程序代码可以用高级程序化语言或面向对象的编程语言来实现，以便与处理系统通信。在需要时，也可用汇编语言或机器语言来实现程序代码。事实上，本文中描述的机制不限于任何特定编程语言的范围。在任一情形下，该语言可以是编译语言或解释语言。
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的表示性指令来实现，指令表示处理器中的各种逻辑，指令在被机器读取时使得该机器制作用于执行本文所述的技术的逻辑。被称为“IP核”的这些表示可以被存储在有形的机器可读介质上，并被提供给多个客户或生产设施以加载到实际制造该逻辑或处理器的制造机器中。
这样的机器可读存储介质可以包括但不限于通过机器或设备制造或形成的物品的非瞬态的有形安排，其包括存储介质，诸如：硬盘；任何其它类型的盘，包括软盘、光盘、紧致盘只读存储器(CD-ROM)、紧致盘可重写(CD-RW)以及磁光盘；半导体器件，例如只读存储器(ROM)、诸如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM)之类的随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、闪存、电可擦除可编程只读存储器(EEPROM)；相变存储器(PCM)；磁卡或光卡；或适于存储电子指令的任何其它类型的介质。
因此，本发明的各实施例还包括非瞬态的有形机器可读介质，该介质包含指令或包含设计数据，诸如硬件描述语言(HDL)，它定义本文中描述的结构、电路、装置、处理器和/或系统特征。这些实施例也被称为程序产品。
仿真(包括二进制变换、代码变形等)
在一些情况下，指令转换器可用来将指令从源指令集转换至目标指令集。例如，指令转换器可以变换(例如使用静态二进制变换、包括动态编译的动态二进制变换)、变形、仿真或以其它方式将指令转换成将由核来处理的一个或多个其它指令。指令转换器可以用软件、硬件、固件、或其组合实现。指令转换器可以在处理器上、在处理器外、或者部分在处理器上且部分在处理器外。
图31是根据本发明的各实施例的对照使用软件指令转换器将源指令集中的二进制指令转换成目标指令集中的二进制指令的框图。在所示的实施例中，指令转换器是软件指令转换器，但作为替代，该指令转换器可以用软件、固件、硬件或其各种组合来实现。图31示出可以使用x86编译器3104来编译利用高级语言3102的程序，以生成可以由具有至少一个x86指令集核的处理器3116原生执行的x86二进制代码3106。具有至少一个x86指令集核的处理器3116表示任何处理器，这些处理器能通过兼容地执行或以其他方式处理以下内容来执行与具有至少一个x86指令集核的英特尔处理器基本相同的功能：1)英特尔x86指令集核的指令集的本质部分，或2)目标为在具有至少一个x86指令集核的英特尔处理器上运行的应用或其它程序的目标代码版本，以便取得与具有至少一个x86指令集核的英特尔处理器基本相同的结果。x86编译器3104表示用于生成x86二进制代码3106(例如，目标代码)的编译器，该二进制代码3106可通过或不通过附加的链接处理在具有至少一个x86指令集核的处理器3116上执行。类似地，图31示出可以使用替代的指令集编译器3108来编译利用高级语言3102的程序，以生成可以由不具有至少一个x86指令集核的处理器3114(例如具有执行加利福尼亚州桑尼维尔市的MIPS技术公司的MIPS指令集、和/或执行加利福尼亚州桑尼维尔市的ARM控股公司的ARM指令集的核的处理器)原生执行的替代指令集二进制代码3110。指令转换器3112被用来将x86二进制代码3106转换成可以由不具有x86指令集核的处理器3114原生执行的代码。该转换后的代码不大可能与替代性指令集二进制代码3110相同，因为能够这样做的指令转换器难以制造；然而，转换后的代码将完成一般操作并由来自替代指令集的指令构成。因此，指令转换器3112通过仿真、模拟或任何其它过程来表示允许不具有x86指令集处理器或核的处理器或其它电子设备执行x86二进制代码3106的软件、固件、硬件或其组合。
虽然本申请中公开的数字的顺序对控制索引是有用的，但它们的用途不限于控制索引。它们也可被用于其它目的(例如作为对其它指令或算法的输入)。在其它实施例中，可存储其它数量(例如6、12、20、24、128等等)的整数的序列。
在本申请中以流程框图示出的方法可由通用处理器、专用处理器(例如，图形处理器或数字信号处理器)、或其他类型的数字逻辑设备或指令处理装置来执行。在各个实施例中，可在指令处理装置、处理器、或者其一部分(例如，解码器、指令变换器等)处接收指令。在各个方面，可在处理器处从处理器外的源(例如，从主存储器、盘、或总线或互连)或者从处理器上的源(例如，从指令高速缓存、指令取出单元)接收指令。在一些实施例中，方法可由图1的处理器和/或图4的指令处理装置来执行。或者，方法可由处理器和/或指令处理装置的不同实施例执行。此外，图1的处理器和/或图4的指令处理装置可执行与流程框图中示出的方法相同、相似或不同的操作和方法。
在本申请中的流程框图中示出的方法描述了从处理器或指令处理装置外部可见(例如，从软件角度可见)的操作。例如，将该指令提供给处理器，并响应于该指令，将结果存储在体系结构可见的存储位置中。在其它实施例中，这些方法中的任一种可任选地包括在处理器或指令处理装置内部发生的一个或多个其它操作。作为示例，可取出这些指令，可将这些指令解码成，或以其它方式转换成一个或多个其它指令或控制信号，可启用执行单元以执行根据这些指令的操作，用于实现这些指令的操作的微架构操作(例如可从片上ROM的非体系结构可见存储位置计算或存取的整数的序列)，等等。
在本申请中可能使用术语“耦合的”和“连接的”以及其衍生词。应当理解，这些术语并不旨在作为彼此的同义词。相反，在具体实施例中，“连接的”用于指示两个或更多个要素彼此直接物理或电接触。“耦合的”可表示两个或多个元件直接物理或电气接触。然而，“耦合的”也可表示两个或更多个要素可能并未彼此直接接触，但是仍然彼此协作、彼此作用。例如，执行单元可通过一个或多个中间组件与寄存器耦合。在附图中，箭头用于示出耦合。
在以上描述中，为解释起见，阐明了众多具体细节以提供对本发明的实施例的透彻理解。然而，将对本领域技术人员明显的是，没有这些具体细节中的一些也可实践一个或多个其他实施例。所描述的具体实施例不是为了限制本发明而是为了说明本发明。本发明的范围不是由所提供的具体示例确定，而是仅由所附权利要求确定。在其它实例中，以方框图形式而非以细节地示出了公知的电路、结构、设备和操作以避免使说明书的理解变得晦涩。
已描述了各种操作和方法。已经以流程图方式以基本形式对一些方法进行了描述，但操作可任选地被添加至这些方法和/或从这些方法中移去。另外，根据示例性实施例，可能已描述操作的特定顺序，但要理解该特定顺序是示例性的。替换实施例可任选地以不同方式执行这些操作、组合某些操作、交错某些操作等。
某些操作可由硬件组件执行，或者可体现为机器可执行或电路可执行的指令中，它们可被用于致使，或至少导致，用执行这些操作的指令编程的电路或硬件。电路可包括通用或专用处理器、或逻辑电路，此处仅是列举数例。这些操作还可任选地由硬件和软件的组合执行。执行单元和/或处理器可包括专门或特定电路，或者其它逻辑，它们对指令或微指令或者衍生自机器指令的一个或多个控制信号作出响应，以执行某些操作。
还应当理解，贯穿说明书全文的对“一个实施例”、“一实施例”或“一个或多个实施例”的引用例如表示特定特征可包含在本发明实施例的实践中。类似地，应当理解，在本说明书中，为了使本公开变得流畅并帮助理解各个创新性方面，各个特征有时被一起编组在单个实施例、附图或其描述中。然而，该公开方法不应被解释成反映出如下意图，即本发明需要比每项权利要求中所明确记载的特征更多的特征。相反，如随附的权利要求反映的，各创新性方面可体现于比单个所公开的实施例的全部特征更少的特征。因此，在详细说明书之后所附的权利要求据此被明确纳入该详细说明书中，每一项权利要求独自作为本发明的单独的实施例。

Claims (29)

1.一种用于指令处理的方法，包括：
接收指令，所述指令指示目的地存储位置，并指示作为单个整数的第一数值模式限定参数，所述第一数值模式限定参数用于对数值模式限定关系进行求值，该数值模式限定关系对所述指令而言是隐含的；以及
响应于所述指令，将结果存储在所述目的地存储位置中，所述结果包括至少四个非负整数的序列，所述序列按照数值顺序，并且所有连续非负整数相差恒定整数跨度，所述第一数值模式限定参数影响所述至少四个非负整数中的每一个的值，
其中所述至少四个非负整数的所述值不是使用在前指令的结果计算的，并且
其中，所述的所有连续非负整数相差所述恒定整数跨度这一点对于所述指令而言是隐含的，并且所述指令允许所述恒定整数跨度大于一。
2.如权利要求1所述的方法，其特征在于，接收包括：接收未指示在架构可见存储位置中具有多个打包数据元素的源打包数据操作数的所述指令。
3.如权利要求1所述的方法，其特征在于，存储结果包括：存储具有数值模式的至少八个非负整数的序列，并且所述数值模式是部分基于所述指令的操作码的。
4.如权利要求1所述的方法，其特征在于，接收包括：接收指示第二数值模式限定参数的所述指令，其中所述第二数值模式限定参数影响所述至少四个非负整数中每一个的值。
5.如权利要求4所述的方法，其特征在于，存储结果包括：存储具有数值模式的至少八个非负整数的序列，所述数值模式主要基于所述指令的操作码以及所述第一和第二数值模式限定参数。
6.如权利要求1所述的方法，其特征在于，接收包括：接收指示整数偏移量作为所述第一数值模式限定参数的所述指令，并且存储包括：存储所述至少四个非负整数的所述序列，所述至少四个非负整数中的最小整数与零相差所述整数偏移量。
7.如权利要求1所述的方法，其特征在于，接收包括：接收指示所述恒定整数跨度作为所述第一数值模式限定参数的所述指令，并且存储包括：存储所述至少四个非负整数的所述序列，其中所有连续整数相差所述恒定整数跨度。
8.如权利要求1所述的方法，其特征在于，接收包括：接收具有操作码的所述指令，所述操作码固定：所述所有连续整数将相差所述恒定整数跨度。
9.如权利要求1所述的方法，其特征在于，接收包括：接收指示所述恒定整数跨度作为所述第一数值模式限定参数，而且指示整数偏移量的所述指令。
10.如权利要求1所述的方法，其特征在于，存储包括：存储包含至少三十二个非负整数的序列的所述结果。
11.如权利要求1所述的方法，其特征在于，还包括从与正在执行所述指令的执行单元一起位于管芯上的非架构可见存储位置访问所述至少四个非负整数的序列。
12.一种指令处理装置，包括：
目的地存储位置；以及
执行单元，与所述目的地存储位置耦合，所述执行单元用于响应于将会指示所述目的地存储位置并将会指示作为单个整数的第一数值模式限定参数的指令而将结果存储在所述目的地存储位置中，所述结果包括至少四个非负整数的序列，所述序列将会按照数值顺序，并且所有连续非负整数将会相差恒定整数跨度，所述第一数值模式限定参数用于对数值模式限定关系进行求值，该数值模式限定关系对所述指令而言是隐含的，
其中所述第一数值模式限定参数影响所述至少四个非负整数中的每一个的值，以及
其中所述执行单元用于存储将会包含所述至少四个非负整数的序列的所述结果，而无需从在前指令的结果来计算所述至少四个非负整数的值，并且
其中，所述的所有连续非负整数相差所述恒定整数跨度这一点对于所述指令而言是隐含的，并且所述指令允许所述恒定整数跨度大于一。
13.如权利要求12所述的装置，其中所述执行单元用于响应于所述指令而存储所述结果，该指令未指示在架构可见的存储位置中具有多个打包数据元素的源打包数据操作数。
14.如权利要求12所述的装置，其特征在于，所述执行单元用于响应于所述指令而存储具有数值模式的至少八个非负整数的序列，并且所述数值模式是部分基于所述指令的操作码的。
15.如权利要求12所述的装置，其特征在于，所述执行单元用于响应于所述指令而存储所述结果，该指令指示第二数值模式限定参数，所述第二数值模式限定参数中的每一个影响所述至少四个非负整数中每一个的值。
16.如权利要求15所述的装置，其特征在于，所述执行单元用于响应于所述指令而存储具有数值模式的至少八个非负整数的序列，所述数值模式主要基于所述指令的操作码以及所述第一和第二数值模式限定参数。
17.如权利要求12－16中任一项所述的装置，其特征在于，所述指令指示整数偏移量作为所述第一数值模式限定参数，并且所述执行单元为用于响应于所述指令而存储所述至少四个非负整数的所述序列，所述至少四个非负整数中的最小整数与零相差所述整数偏移量。
18.如权利要求12－16中任一项所述的装置，其特征在于，所述指令指示所述恒定整数跨度作为所述第一数值模式限定参数，并且所述执行单元为用于响应于所述指令而存储所述至少四个非负整数的所述序列，其中所有连续整数相差一或更大的所述恒定整数跨度。
19.如权利要求12－16中任一项所述的装置，其特征在于，所述执行单元用于响应于所述指令的操作码而存储相差一或更大的恒定跨度的所述至少四个非负整数的所述序列中的所有连续整数。
20.如权利要求12所述的装置，其特征在于，所述执行单元用于响应于所述指令而存储会在所述指令的执行之前已被预先确定的所述至少四个非负整数的所述序列。
21.如权利要求12所述的装置，其特征在于，所述执行单元用于响应于所述指令而存储包含至少32个非负整数的序列的所述结果。
22.如权利要求12所述的装置，其特征在于，还包括与所述执行单元一起位于管芯上的存储有所述至少四个非负整数的序列的非架构可见的存储位置，并且所述执行单元为用于响应于所述指令而从所述非架构可见的存储位置访问所述至少四个非负整数的序列。
23.一种计算机系统，包括：
互连；
处理器，与所述互连耦合，所述处理器包括目的地寄存器，所述处理器为用于响应于指示所述目的地寄存器并指示第一数值模式限定参数的指令而在所述目的地寄存器中存储结果，所述结果包含至少四个非负整数的序列，所述序列将会按照数值顺序，并且所有连续非负整数将会相差恒定整数跨度，所述第一数值模式限定参数用于对数值模式限定关系进行求值，该数值模式限定关系对所述指令而言是隐含的，
其中所述第一数值模式限定参数影响所述至少四个非负整数中的每一个的值，
其中，所述的所有连续非负整数相差所述恒定整数跨度这一点对于所述指令而言是隐含的，并且所述指令允许所述恒定整数跨度大于一，以及
其中所述处理器为用于响应于未指示在架构可见的存储位置中具有打包数据元素的源打包数据操作数的指令而存储所述结果；以及
与所述互连相耦合的动态随机存取存储器(DRAM)。
24.如权利要求23所述的系统，其特征在于，所述至少四个非负整数的序列具有数值模式，所述数值模式主要基于所述指令的操作码以及由所述指令指示的一个或多个数值模式限定参数。
25.如权利要求23所述的系统，其特征在于，所述处理器用于响应于指示第二数值模式限定参数的指令而存储所述结果。
26.一种机器可读存储介质，其存储有指令，所述指令指示目的地存储位置并指示作为单个整数的第一数值模式限定参数，所述第一数值模式限定参数用于对数值模式限定关系进行求值，该数值模式限定关系对所述指令而言是隐含的，并且所述指令当被机器执行时，致使所述机器执行包括如下的操作：
确定至少四个非负整数的序列，其中所述第一数值模式限定参数影响所述至少四个非负整数中的每一个的值；以及
在所述目的地存储位置中存储结果，所述结果用于包括所述至少四个非负整数的序列，所述序列将会按照数值顺序，并且所有连续非负整数将会相差恒定整数跨度，
其中，所述的所有连续非负整数相差所述恒定整数跨度这一点对于所述指令而言是隐含的，并且所述指令允许所述恒定整数跨度大于一，以及
其中所述指令未指示在架构可见存储位置中具有打包数据元素的源打包数据操作数。
27.如权利要求26所述的机器可读存储介质，其特征在于，所述指令未指示在架构可见存储位置中的源操作数。
28.如权利要求26所述的机器可读存储介质，其特征在于，所述指令指示第二数值模式限定参数。
29.一种指令处理设备，包括多个装置，分别用于执行如权利要求1－11中任一项所述的方法中的对应操作。
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