CN108231750A - 射频器件封装体及其形成方法 - Google Patents

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Abstract

本申请涉及射频器件封装体及其形成方法。半导体器件封装体包括含射频器件的集成电路芯片。射频器件包括在集成电路芯片的第一表面处的有源电路。天线衬底设置在集成电路的第一表面之上。天线衬底包括设置在集成电路芯片的第一表面之上的第一导电层。第一导电层包括电耦合到集成电路芯片的第一传输线。第一层压层设置在第一导电层之上。第一层压层与第一传输线的第一部分重叠。第二导电层设置在第一层压层之上。第二导电层包括与第一传输线的第二部分重叠的第一开口。第二层压层设置在第二导电层之上。第一天线设置在第二层压层之上，并与第一开口、第一传输线的第二部分和集成电路芯片重叠。

Description

射频器件封装体及其形成方法
技术领域
本发明通常涉及射频电子器件，并且在特定实施例中涉及射频电子器件封装体及其形成方法。
背景技术
诸如平板电脑、智能电话和智能手表之类的便携式设备近来由于低成本半导体技术的快速发展而变得流行。可以检测用户运动的雷达传感器(被称为手势传感器)可以在便携式设备中被配置为用于控制设备的功能性的接口。许多便携式设备必然很小，因此具有减小的外形因子的嵌入式雷达系统是所期望的。嵌入在射频(RF)雷达系统的芯片封装体中的天线元件占总封装体尺寸的很大比例。结果，在集成的RF雷达系统的封装体设计期间，天线位置可能是优先考虑的事情。
发明内容
根据本发明的实施例，一种半导体器件封装体包括含射频器件的集成电路芯片。射频器件包括在集成电路芯片的第一表面处的有源电路。天线衬底设置在集成电路的第一表面之上。天线衬底包括设置在集成电路芯片的第一表面之上的第一导电层。第一导电层包括电耦合到集成电路芯片的第一传输线。第一层压层设置在第一导电层之上。第一层压层与第一传输线的第一部分重叠。第二导电层设置在第一层压层之上。第二导电层包括与第一传输线的第二部分重叠的第一开口。第二层压层设置在第二导电层之上。第一天线设置在第二层压层之上，并与第一开口、第一传输线的第二部分和集成电路芯片重叠。
根据本发明的另一个实施例，一种装配半导体器件封装体的方法包括形成集成电路芯片。集成电路芯片包括射频器件。射频器件包括在集成电路芯片的第一表面处的有源电路。在集成电路芯片的第一表面之上形成第一导电层。对第一导电层进行图案化以形成电耦合到集成电路芯片的第一传输线。在第一导电层之上形成第一层压层。第一层压层与第一传输线的第一部分重叠。在第一层压层之上形成第二导电层。在第二导电层中形成第一开口。第一开口与第一传输线的第二部分重叠。在第二导电层之上形成第二层压层。在第二层压层之上形成第一天线，并且第一天线与第一开口、第一传输线的第二部分和集成电路芯片重叠。
根据本发明的又一个实施例，一种系统包括印刷电路板和集成电路芯片。集成电路芯片包括射频接收器、发射器或收发器。该系统还包括位于集成电路芯片上方的第一接地平面、位于第一接地平面中的传输槽隙以及位于第一接地平面上方的天线。天线与集成电路芯片重叠并位于传输槽隙正上方。该系统还包括在集成电路芯片和第一接地平面之间的传输线。传输线被电耦合到集成电路芯片。传输线被电磁耦合到天线。
附图说明
为了更完整地理解本发明及其优点，现在参照结合附图作出的以下描述，其中：
图1图示出了射频器件封装体的实施例；
图2A至图2F图示出了根据本发明实施例的制造射频器件封装体的实施例，
其中图2A图示出了在上部层压层的第一表面之上形成上部导电层和在上部层压层的第二表面之上形成导电天线层之后的射频器件封装体的横截面图，
其中图2B图示出了在上部导电层和上部层压层之上形成下部层压层和下部导电层之后的射频器件封装体的横截面图，
其中图2C图示出了在下部层压层和下部导电层之上形成焊料掩膜并使用导电柱和底部填充层将集成电路芯片附接到射频器件封装体之后的射频器件封装体的横截面图，
其中图2D图示出了在集成电路芯片和底部填充层之上形成模制化合物区域之后的射频器件封装体的横截面图，
其中图2E图示出了在形成穿过模制化合物区域和底部填充层的过孔之后的射频器件封装体的横截面图，以及
其中图2F图示出了在对导电天线层进行图案化以在上部层压层上方形成天线之后的射频器件封装体的横截面图；
图3A至图3H图示出了根据本发明实施例的制造射频器件封装体的备选实施例，
其中图3A图示出了在集成电路芯片周围形成模制化合物区域之后的射频器件封装体的横截面图，
其中图3B图示出了在形成底部填充层之后的射频器件封装体的横截面图，
其中图3C图示出了在底部填充层中形成导电柱之后的射频器件封装体的横截面图，
其中图3D图示出了在形成下部导电层之后的射频器件封装体的横截面图，
其中图3E图示出了在对下部导电层进行图案化之后的射频器件封装体的横截面图，
其中图3F图示出了在底部填充层之上形成焊料掩膜并在焊料掩膜和下部导电层之上形成上部导电层和下部层压层之后的射频器件封装体的横截面图，
其中图3G图示出了在对上部导电层进行图案化之后的射频器件封装体的横截面图，以及
其中图3H图示出了在上部导电层之上形成导电天线层和上部层压层之后的射频器件封装体的横截面图；
图4图示出了根据本发明实施例的使用球栅阵列的射频器件封装体的实施例的横截面图；
图5A至图5F图示出了根据本发明实施例的制造射频器件封装体的另一备选实施例，
其中图5A图示出了在使用底部填充层将模制化合物区域和集成电路芯片附接到载体上的粘合层上的下部导电层之后的射频器件封装体的横截面图，
其中图5B图示出了在分离粘合层和载体、对下部导电层进行图案化、并且随后在集成电路芯片之上的底部填充层和下部导电层中形成过孔之后的射频器件封装体的横截面图，
其中图5C图示出了在下部导电层之上形成中间导电层和下部层压层、对中间导电层进行图案化、并且随后在集成电路芯片上的中间导电层、下部层压层和底部填充层中形成过孔之后的射频器件封装体的横截面图，
其中图5D图示出了在中间导电层之上形成上部导电层和中间层压层并对上部导电层进行图案化之后的射频器件封装体的横截面图，
其中图5E图示出了在形成导电天线层和上部层压层并且对导电天线层进行图案化以在上部层压层之上形成天线之后的射频器件封装体的横截面图，以及
其中图5F图示出了在中间层压层、下部层压层、底部填充层和模制化合物区域中形成过孔之后的射频器件封装体的横截面图；
图6A和图6B图示出了根据本发明实施例的制造射频器件封装体的又一备选实施例，
其中图6A图示出了在形成第二导电天线层和第二上部层压层并对第二导电天线层进行图案化以在第二上部层压层之上形成附加天线之后的射频器件封装体的横截面图，以及
其中图6B图示出了在中间层压层、下部层压层、底部填充层和模制化合物区域中形成过孔之后的射频器件封装体的横截面图；
图7A至图7C图示出了根据本发明实施例的制造射频器件封装体的又一备选实施例，
其中图7A图示出了在上部导电层之上形成具有空腔的上部层压层之后的射频器件封装体的横截面图，
其中图7B图示出了在第二上部层压层上形成导电天线层、对导电天线层进行图案化以形成天线、并且将第二上部层压层附接在上部层压层之上之后的射频器件封装体的横截面图，以及
其中图7C图示出了在中间层压层、下部层压层、底部填充层和模制化合物区域中形成过孔之后的射频器件封装体的横截面图；
图8A至图8C图示出了根据本发明实施例的射频器件封装体的若干实施例，
其中图8A图示出了射频器件封装体的实施例的顶视图，
其中图8B图示出了射频器件封装体的备选实施例的顶视图，以及
其中图8C图示出了射频器件封装体的另一备选实施例的顶视图；和
图9图示出了射频器件封装体的辐射图案的三维视图。
除非另外指出，否则不同附图中的对应的数字和符号通常指代对应的部分。绘制附图以清楚地图示出实施例的相关方面，但不一定按比例绘制。附图中绘制的特征的边缘不一定指示特征的范围的终止。
具体实施方式
下面详细讨论各种实施例的制作和使用。然而，应该认识到，本文描述的各种实施例适用于各种各样的具体上下文。所讨论的具体实施例仅仅是说明制作和使用各种实施例的具体方式，而不应以受限的范围进行解释。
在诸如汽车雷达、工业雷达、手势传感器和运动检测器之类的许多应用中使用多个天线元件。感测应用包括储存罐中的液位监控、智能照明控制、安全系统、智能开门器以及车辆防撞等。当检测物体的角度位置非常重要时，代替单信道系统，主要使用多信道雷达系统。在通信应用中，例如在使用诸如处于28GHz的第五代(5G)移动技术之类的高频的应用中，针对其中需要波束成形的点对点通信，可以使用多信道收发器。
在诸如具有多个天线元件的手势传感器系统之类的多信道实现中，天线元件的尺寸和间隔基于期望的操作频率。例如，在60GHz处，两个天线元件之间的距离可以是3mm至3.5mm。扇出封装可以被用来将天线元件集成到射频器件封装中。也就是说，扇出封装可以被用于射频器件封装体，该射频器件封装体包含集成天线元件、集成电路芯片以及用于将这些组件耦合在一起的各种传输线和互连，该集成电路芯片包括被设计为接收、处理和发射射频信号的电路。然而，对于某些应用，最终器件封装体的大尺寸可能是禁止的。附加地，在进一步局限设计考虑的印刷电路板(PCB)上可能需要特定的接地平面的定义。
换言之，封装体设计局限了PCB设计，因为诸如天线元件、集成电路芯片和传输线之类的组件基于期望的操作而具有尺寸要求。当在PCB上线性地布置这些组件时，PCB的尺寸由组件规定。以下实施例通过在PCB上以三维(3D)布置集成组件来提供超过传统射频器件封装体的各种优点。
以下提供的本发明的实施例描述了制造射频器件封装体的各种方法，射频器件封装体具体来说是具有集成天线的层压封装体，其具有超过传统射频器件封装体的优点。以下描述对各种实施例进行描述。将使用图1来描述射频器件封装体的实施例。将使用图2来描述用于制造射频器件封装体的实施例。将使用图3至图7来描述用于制造射频器件封装体的各种备选实施例。将使用图8来描述若干实施例射频器件封装体。将使用图9来描述射频器件封装体的实施例的辐射图案。
图1图示出了根据本发明实施例的射频器件封装体的实施例。
参照图1，将集成电路芯片10设置在第一封装体区域100中。在各种实施例中，集成电路芯片10包括半导体衬底。在一个实施例中，半导体衬底包括硅。在另一个实施例中，半导体衬底包括硅锗(SiGe)。在又一个实施例中，半导体衬底包括砷化镓(GaAs)。
集成电路芯片10可以包括有源器件和无源器件、金属层、介电层、掺杂半导体区域和本征半导体区域、以及重分布层和本领域已知的其他组件。在各种实施例中，集成电路芯片10在形成第一封装体区域100之前已经经历后段制程(BEOL)处理。
第一封装体区域100可以包括合适的封装材料，诸如塑料、环氧树脂、树脂或其他合适的材料。第一封装体区域100可以在所有侧面上封闭集成电路芯片10，或者可以使集成电路芯片10的顶部表面和/或底部表面暴露。随后还可以去除第一封装体区域100的一些部分以根据需要暴露集成电路芯片10的一些区域。
仍然参照图1，射频器件封装体还包括设置在第二封装体区域101中的接地平面104和天线40。在各种实施例中，接地平面104和天线40与集成电路芯片10重叠。在其他实施例中，接地平面104与天线40位于集成电路芯片10正上方。
在各种实施例中，接地平面104包括导电材料。虽然所图示出的接地平面104与集成电路芯片10具有相同的宽度，但接地平面104的范围可以大于或小于集成电路芯片10的范围。在一些实施例中，射频器件封装体包括附加的接地平面。
在各种实施例中，射频器件封装体包括附加天线。附加天线可以位于集成电路芯片正上方或与集成电路芯片部分地重叠。附加天线中的一些天线可以不与集成电路芯片10重叠。天线40可以被配置为发射和/或接收无线电信号，并且可以被电磁耦合到位于集成电路芯片10中的电路。
第二封装体区域101可以包括与第一封装体区域100类似的材料。虽然天线40被图示出为由第二封装体区域101包封，但是天线40也可以在射频器件封装体的顶部处被暴露。附加地，第二封装体区域101可以与第一封装体区域100同时形成。第二封装体区域101可以如所图示地延伸到第一封装体区域100的侧面，或者可以是不同的宽度。在各种实施例中，第二封装体区域101包括分开集成电路芯片10、接地平面104和天线40的层压层。第一封装体区域100和/或第二封装体区域101还可以包括天线馈线。
仍然参照图1，将第一封装体区域100附接到外部支撑件110。外部支撑件110可以是印刷电路板(PCB)或其他合适的平面结构。外部支撑件110可以包括附加电路，该附加电路将射频器件连接到与外部支撑件110连接的其他组件。在各种实施例中，可以将过孔包括在第一封装体区域100和/或第二封装体区域101中，以将集成电路芯片10、接地平面104和天线40耦合到位于外部支撑件110上的电路。
外部支撑件110可以包括分开的或连接到接地平面104的附加接地平面。也可以将附加器件封装体包括在外部支撑件110上。射频器件封装体中的特征的相对尺寸不限于图示出的配置。外部支撑件110可以比图1中所图示出的更大或更小。
图2A至图2F图示出了根据本发明实施例的制造射频器件封装体的实施例。
图2A图示出了在上部层压层的第一表面之上形成上部导电层和在上部层压层的第二表面之上形成导电天线层之后的射频器件封装体的横截面图。
参照图2A，在上部层压层23的第一表面之上形成上部导电层33，并且在上部层压层23的第二表面之上形成导电天线层38。然后可以使用蚀刻技术来对上部导电层33进行图案化以形成开口50。在各种实施例中，上部导电层33可以是接地平面。
上部导电层33和导电天线层38可以包括已经被层压到上部层压层23的金属箔、金属层或金属化结构。在一个实施例中，上部导电层33是铜(Cu)。在一个实施例中，导电天线层38是铜(Cu)。
例如，上部层压层23可以包括低损耗高频材料，诸如玻璃纤维增强烃陶瓷和/或聚四氟乙烯(PTFE)。在一个实施例中，上部层压层23包含RO4003。在另一个实施例中，上部层压层23包括RO4350。在各种实施例中，上部层压层23可以是在一个或两个表面上制造有铜覆层的商业层压材料。
在各种实施例中，上部层压层23的垂直厚度可以在200μm和500μm之间。在一个实施例中，上部层压层23的垂直厚度约为400μm。上部层压层23的垂直厚度可以被选择为使得随后形成的天线的期望带宽被实现。
图2B图示出了在上部导电层和上部层压层之上形成下部层压层和下部导电层之后的射频器件封装体的横截面图。
参照图2B，在上部导电层33之上形成下部层压层21和下部导电层31。在各种实施例中，可以通过堆叠层来在上部导电层33之上形成下部层压层21和下部导电层33。然后可以使用蚀刻技术将下部导电层31图案化以形成电子引线和传输线30。在各种实施例中，开口50与传输线30的部分垂直对齐。下部导电层31可以包括与如前所述的上部导电层33和导电天线层38类似的材料。在一个实施例中，下部导电层31包括铜(Cu)。
在各种实施例中，下部层压层21的垂直厚度可以在100μm和300μm之间。在一个实施例中，下部层压层21的垂直厚度约为200μm。可以选择下部层压层21的垂直厚度以优化下部导电层31中的传输线性质。在各种实施例中，传输线30的宽度可以在50μm和300μm之间。在一个实施例中，传输线30的宽度约为90μm。在另一个实施例中，传输线30的宽度约为200μm。在一些配置中，传输线可以被称为天线馈线。
如在上上面和下文所述的那样，可用于形成导电层和层压层的一种类型的层压材料是覆铜层压。可以将覆铜层压材料片制成单面或双面覆铜片。在制造过程期间，可以将铜片放置在层压材料的一侧或两侧。然后可以施加热和压力的一些组合以促进铜片附接到层压材料。应该注意，在一些情况下，即使在仅需要单个导电层的情况下，使用双面覆铜层压材料来形成之前以及未来实施例中所讨论的层压层是有利的。然后在层压到衬底之前将双面覆铜层压上的不需要的导电表面蚀刻掉。在层压之前从层压材料蚀刻掉导电层的一个可能益处可以是改善对衬底的粘合。
例如在诸如下部层压层21的层压材料的表面上的导电层可以是电沉积(ED)箔或卷箔。可以通过将卷箔片通过辊重复馈送来均匀地减小箔片的厚度以生产卷箔片。ED箔可能更刚性并具有不同的晶粒结构。相反，卷箔可以是光滑的和柔性的。在一些情况下，由于降低的表面粗糙度，卷箔在射频(RF)应用中可能是有利的。
图2C图示出了在下部层压层和下部导电层之上形成焊料掩膜并使用导电柱和底部填充层将集成电路芯片附接到射频器件封装体之后的射频器件封装体的横截面图。
参照图2C，在下部层压层21之上形成焊料掩膜25。可以使用丝印技术、光刻技术或其他合适的手段形成焊料掩膜25。例如，焊料掩膜25可以包括环氧树脂液体、液体光成像焊料掩膜(LPSM)油墨或干膜光成像焊料掩膜(DFSM)材料。可以在焊料掩膜25中形成开口以暴露下部导电层31的区域。
可以使用拾取和放置工艺在下部导电层31之上放置集成电路芯片10，使得导电柱34通过焊料掩膜25中的开口来与下部导电层31的暴露区域电接触。然后可以通过与表面安装技术(SMT)一起使用的公知工艺来将集成电路芯片10附接到下部导电层31。例如，可以使用回流焊接工艺来附接集成电路芯片10，在回流焊接工艺期间，射频器件封装体可以经受受控的热量。
可以将作为绝缘材料的底部填充层26注入或以其它方式引入到焊料掩膜25、下部导电层31和集成电路芯片10之间的区域。底部填充层26可以包括聚合物材料，比如填充的环氧树脂。在一个实施例中，使用毛细管工艺来形成底部填充层26。在另一实施例中，通过将助熔化学剂包括在底部填充材料中来组合底部填充层26和用于附接集成电路芯片10的焊接工艺。在该实施例中，底部填充材料在回流工艺期间可以液化，提供助熔效果。底部填充材料然后可以在回流工艺期间凝固和固化，或者说需要单独的固化步骤。在一个实施例中，可以在切割之前将底部填充材料施加到集成电路芯片10的晶圆。
底部填充层26可以围绕并保护导电柱34。底部填充层26可以通过将集成电路芯片10接合到下部层压层21来减小焊料结点上的应变。焊料结点上的应变可能是由于诸如集成电路芯片10的尺寸增加或集成电路芯片10与下部层压层21之间的热膨胀系数的失配增加之类的多种因素。在一些情况下，可以省略底部填充层26。
底部填充层26还可以有利地将集成电路芯片10与下部导电层31分开。在缺乏足够厚的底部填充层的情况下，位于集成电路芯片10上的传输线可能受到下部导电层31的影响。在各种实施例中，底部填充层26的厚度在25μm和75μm之间。在一个实施例中，底部填充层26的厚度是大约45μm。
集成电路芯片10可以包含射频电路。在各种实施例中，射频电路被设计成以超高频(SHF)或极高频(EHF)机制进行操作。例如，集成电路芯片10可以包含毫米波(MMW)电路，其被设计成在从57GHz到64GHz的免许可频段中操作。集成电路芯片可以具有连接到接收天线的接收接口和/或连接到发射天线的发射接口。接收天线和发射天线可以被设置在射频器件封装体的各层中或各层上，该各层使用也位于射频器件封装体中的传输线耦合到相应的接口。集成电路芯片10还可以包括重分布(RDL)层以重新分布连接从而允许耦合到下部导电层31。
图2D图示出了在集成电路芯片和底部填充层之上形成模制化合物区域之后的射频器件封装体的横截面图。
参照图2D，使用例如模制化合物的颗粒和模制工具来在集成电路芯片10和底部填充层26之上形成模制化合物区域20。模制化合物区域20可以包封和保护集成电路芯片10。模制化合物区域20可以用于扩大射频器件封装体的面积，使得可以随后使用诸如球栅阵列(BGA)之类的在连接器之间需要较大节距的技术来将它附接到印刷电路板(PCB)。模制化合物区域20可以包括环氧树脂材料。在各种实施例中，模制化合物区域包括热固性树脂，诸如双马来酰亚胺三嗪树脂(BT-环氧树脂)。在各种实施例中，模制化合物区域20包括诸如FR-4类材料的玻璃纤维增强环氧树脂。模制化合物区域20可以是图1所图示的第一封装体区域100的具体实现。
图2E图示出了在形成穿过模制化合物区域和底部填充层的过孔之后的射频器件封装体的横截面图。然后可以将这些过孔进行布线以形成允许与印刷电路板(PCB)电连接的焊盘。
参照图2E，在模制化合物区域20和底部填充层26中形成过孔35，以提供在下部导电层31与模制化合物区域20的暴露表面之间的电耦合。在暴露表面处的接触点可以被用来例如使用球栅阵列(BGA)来与印刷电路板(PCB)进行连接。可以使用激光钻孔工艺、然后用导电材料进行电镀来形成过孔35。在各种实施例中，过孔35包括金属，并且在一个实施例中包括铜(Cu)。
图2F图示出了在对导电天线层进行图案化以在上部层压层之上形成天线之后的射频器件封装体的横截面图。
参照图2F，使用蚀刻技术或其他合适的工艺对导电天线层进行图案化以在上部层压层23之上形成天线40。天线40的形成可以在射频器件封装体的制造期间的任何点处发生。例如，在图2A中描述的处理阶段期间使用双面覆铜层压层可能是方便的。在这种情况下，遍及整个制造工艺导电天线层都可以存在于上部层压层23上，如图2A至图2E中所示。然后可以首先或者在制造期间的任何其他方便的时间可预想地形成天线40。
可以通过对特定波长或波长组(例如频带)的期望响应来确定天线40的维度。在各种实施例中，对毫米波长辐射敏感的天线可以具有在1mm和2.5mm之间的长度和宽度。在一个实施例中，天线的长度约为1.5mm，并且天线的宽度约为850μm。在另一个实施例中，天线的长度约为1.3mm，并且天线的宽度约为1.2mm。
天线可以被电磁耦合到位于天线之下的开口。开口的尺寸也可以由所期望的波长响应来确定。在各种实施例中，开口的宽度可以在100μm和300μm之间。在一个实施例中，开口的宽度可以是大约150μm。在各种实施例中，开口的长度可以在1mm和2mm之间。在一个实施例中，开口的长度可以是大约1.2mm。
在一些实施例中，下部导电层31、下部层压层21、上部导电层33和上部层压层23的组合可以被认为是天线衬底79。天线衬底79还可以包括附加的导电元件、介电元件、或封装元件。
与传统的增强型晶圆级球栅阵列(eWLB)封装体和先进的薄型小型无引线封装体(ATSLP)相比，在先前和未来实施例中描述的这种射频器件封装体可以具有诸如减小的总体封装体尺寸和简化的制造工艺之类的益处。附加地，由于传输线30、天线40和开口50的配置，射频器件可以具有改善的带宽能力。
图3A至图3F图示出了根据本发明实施例的制造射频器件封装体的备选实施例。与之前描述的实施例对照而言，在形成器件封装的层压层和导电层之前，可以在集成电路芯片周围形成模制化合物区域。
图3A图示出了在集成电路芯片周围形成模制化合物区域之后的射频器件封装体的横截面图。
参照图3A，在集成电路芯片10周围形成模制化合物区域20。集成电路芯片10可以是如之前参照图1和图2C描述的那样。在各种实施例中，集成电路芯片10已经经历后段制程(BEOL)处理并且已经被切割以创建单独的管芯。然后可以将集成电路芯片10放置在模具中。可以将模制化合物注入或以其它方式引入到模具中并且随后进行固化，以形成模制化合物区域20。模制化合物区域20可以包括如之前参照图2D所描述的材料。在各种实施例中，模制化合物区域20是图1中所图示的第一封装体区域100的具体实现。
图3B图示出了在形成底部填充层之后的射频器件封装体的横截面图。
参照图3B，在集成电路芯片10之上形成底部填充层26。在一些实施例中，底部填充层26可以覆盖模制化合物区域20的表面。在各种实施例中，底部填充层26包括介电材料。
图3C图示出了在底部填充层中形成导电柱之后的射频器件封装体的横截面图。
参照图3C，在底部填充层26中形成导电柱34。在各种实施例中，导电柱34包括诸如铜(Cu)或铝(Al)之类的导电材料。可以通过对底部填充层26的部分进行图案化或以其他方式进行去除、接着通过沉积、电镀或其它适合的技术来形成导电柱34。
图3D图示出了在形成下部导电层之后的射频器件封装体的横截面图。
参照图3D，在底部填充层26之上形成下部导电层31。可以使用沉积或电镀工艺形成下部导电层26。在各种实施例中，下部导电层包括诸如铜(Cu)、银(Ag)和铝(Al)之类的导电材料。
图3E图示出了在对下部导电层进行图案化之后的射频器件封装体的横截面图。
参照图3E，可以如前所述地对下部导电层31进行图案化，以形成包括传输线30的重分布层(RDL)。传输线30可以是如之前参照图2B所描述的那样。
图3F图示出了在底部填充层之上形成焊料掩膜并在焊料掩膜和下部导电层之上形成上部导电层和下部层压层之后的射频器件封装体的横截面图。
参照图3F，如前所述，可以在底部填充层26之上形成焊料掩膜25。然后可以在焊料掩膜25和下部导电层31之上形成下部层压层21和上部导电层33。下部层压层21和上部导电层33可以如前所述。在附接到射频器件封装体之前，可以将上部导电层33层压到下部层压层21。如前所讨论，可以利用双面或单面覆铜层压材料来形成下部层压层21和上部导电层33。如果使用双面覆铜层压材料，则可以在附接到射频器件封装体之前去除一面上的导电箔。
图3G图示出了在对上部导电层进行图案化之后的射频器件封装体的横截面图。
参照图3G，可以如前所述地对上部导电层33进行图案化以在上部导电层33中形成开口50。
图3H图示出了在上部导电层之上形成导电天线层和上部层压层之后的射频器件封装体的横截面图。
参照图3H，可以以与下部层压层21和上部导电层33类似的工艺在上部导电层33之上形成上部层压层23和导电天线层38。然后可以如前所述地形成导电天线层38并将其图案化/印刷，以形成如图2F中所示的类似的射频器件封装体。
如先前参照图2F所述，在一些实施例中，可以将下部导电层31、下部层压层21、上部导电层33和上部层压层23的组合视为天线衬底79。
图4图示出了根据本发明实施例的使用球栅阵列的射频器件封装体的实施例的横截面图。在该实施例中，省略了前述实施例的模制化合物区域，在集成电路芯片周围产生空的空间。
在这个实施例中，可以在天线衬底79上形成接地平面和天线的各种导电层之后将集成电路芯片10附接到天线衬底79。参照图4，可以如前所述地形成天线40、上部层压层23、上部导电层33，下部层压层21和下部导电层31。如前所讨论，上部导电层33可以包括开口50，并且下部导电层31可以包括传输线30。在各种实施例中，可以分别在集成电路芯片10和下部导电层31的相应表面上形成钝化区域27并将其图案化。然后可以将多个小焊料球70附接到集成电路芯片10。然后可以使用小焊料球70以使用回流工艺将集成电路芯片10附接到下部导电层31。可选地，可以用铜柱代替一些或全部的小焊料球70，并且类似地用于将集成电路芯片10附接到下部导电层31。如前所述，也可以包括底部填充层26。在各种实施例中，底部填充层26主要位于集成电路芯片10下方，并且不像前述实施例那样横向延伸那么远。
与之前的实施例对照而言，然后可以使用多个大焊料球71来将射频器件封装体连接到印刷电路板(PCB)。大焊料球71可以是球栅阵列(BGA)的一部分。BGA还可用于提供PCB或其他衬底的表面与集成电路芯片10之间的垂直分离，从而保护集成电路芯片10并防止集成电路芯片10与PCB或其他衬底之间的接触。
虽然在图4中，集成电路芯片10被示出为裸管芯，但是在其他实施例中，可以使用经封装的IC并且可以使用铜柱代替焊料球来耦合到经封装的IC。
图5A至图5F图示出了根据本发明实施例的制造射频器件封装体的另一备选实施例。
图5A图示出了在使用底部填充层将模制化合物区域和集成电路芯片附接到载体上的粘合层上的下部导电层之后的射频器件封装体的横截面图。
参照图5A，使用底部填充层26将集成电路芯片10附接到载体60的下部导电层31。如前所述，使用粘合层61将载体60和下部导电层31接合在一起。集成电路芯片10还可以具有重分布层37，以重新分布芯片上的集成器件的连接，用于将来与射频器件封装体中的各层进行耦合。除了集成电路芯片10之外，还使用底部填充层26来附接模制化合物区域20。
图5B图示出了在分离粘合层和载体、对下部导电层进行图案化、并且随后在集成电路芯片之上的底部填充层和下部导电层中形成过孔之后的射频器件封装体的横截面图。
参照图5B，如前所述，从下部导电层31去除粘合层61和载体60，并且在下部导电层31的暴露表面上开始处理。然后可以使用蚀刻技术或其他合适的工艺对下部导电层31进行图案化以形成开口。在各种实施例中，下部导电层31可以充当接地平面以减少或防止集成电路芯片10与在下部导电层31之上形成的后续层之间的电磁耦合。第一过孔81也可以形成在下部导电层31和底部填充层26中。第一过孔81可以将下部导电层31耦合到集成电路芯片10中的器件和电路。第一过孔81可以仅形成在底部填充层26内，或者可以形成在底部填充层26和下部导电层31二者中，如所示。
图5C图示出了在下部导电层之上形成中间导电层和下部层压层、对中间导电层进行图案化、并且随后在集成电路芯片之上的中间导电层、下部层压层和底部填充层中形成过孔之后的射频器件封装体的横截面图。
参照图5C，例如，先前诸如参照图3F的针对层压层和导电层所描述的那样在下部导电层31之上形成中间导电层32和下部层压层21。在各种实施例中，对中间导电层32进行图案化以形成传输线。
与先前的实施例对照而言，在各种实施例中，下部层压层21的垂直厚度可以在50μm和150μm之间。在一个实施例中，下部层压层21的垂直厚度约为100μm。可以对下部层压层21的垂直厚度进行选择以优化中间导电层32中的传输线性质。
第二过孔82可以形成为从中间导电层32穿过下部层压层21和底部填充层26并且耦合到集成电路芯片10。下部导电层31中的开口可以用于防止第二过孔82接触接地平面。
图5D图示出了在中间导电层之上形成上部导电层和中间层压层并且对上部导电层进行图案化之后的射频器件封装体的横截面图。
参照图5D，例如，使用先前诸如参照图3F的针对层压层和导电层所描述的工艺，在中间导电层32之上形成上部导电层33和中间层压层22。还如前所述，可以对上部导电层33进行图案化以在上部导电层33中形成开口50。在各种实施例中，上部导电层33和开口50是第二接地层，其可以促进电磁信号传送通过开口50和中间层压层22并且到达中间导电层32。
图5E图示出了在形成导电天线层和上部层压层并且对导电天线层进行图案化以在上部层压层之上形成天线之后的射频器件封装体的横截面图。
参照图5E，例如，使用先前诸如参考图3F的针对层压层和导电层所描述的工艺，在上部导电层33之上形成导电天线层和上部层压层23。然后如前所述，对导电天线层进行图案化或以其他方式直接印刷以形成天线40。在各种实施例中，天线40与上部导电层33中的开口50垂直对齐。
具体而言，例如，除了如图5E中所示的中央开口之外，天线40可以与开口50完全重叠。与天线对齐的开口可能会将电磁信号局限于限定的区域，诸如天线或传输线。入射在上部导电层33上的电磁信号可以通过上部导电层33的接地连接而被耗散。在上部导电层33中也可以包括更多或更少的开口并且这可以取决于天线40的数量。开口50的尺寸可以取决于上部导电层33与天线40之间的距离并且也取决于天线40的尺寸，所述距离是上部层压层23的厚度。
可备选地，可以使用覆铜层压片的其他可能的组合来形成包括三个层压层(下部层压层21、中间层压层22和上部层压层23)和四个图案化的导电层(下部导电层31、中间导电层32、上部导电层33和天线40)的所述结构。例如，可以在中间导电层32之上形成中间层压层22而没有上部导电层33。然后可以使用双面覆铜层压材料来组合上部层压层23、上部导电层33和天线40。然后可以将双面覆铜层压材料图案化以形成开口，附接到中间层压层22，并图案化以形成天线40。可选地，在将结构附接到中间层压层22之前可以对两个导电层都进行图案化。其它工艺流程也是可能的，并且对于本领域技术人员而言将是显而易见的。
图5F图示出了在中间层压层、下部层压层、底部填充层和模制化合物区域中形成过孔之后的射频器件封装体的横截面图。
参照图5F，如前所述，可以在导电层、层压层和模制化合物区域中形成大过孔83。大过孔83可以允许使用球栅阵列(BGA)或其他合适的方法将射频器件封装体附接到印刷电路板(PCB)或其他合适的衬底。大过孔83还可以允许将导电层耦合到印刷电路板(PCB)或其他合适的衬底上的接触件。
在各种实施例中，大过孔83可以是在射频器件工艺的中间级期间形成的单独过孔。例如，可以在形成上部层压层23之前形成连接上部导电层33和下部导电层31的大过孔83的部分。附加地，大过孔83可以提供各种益处，诸如通过对上部导电层33和下部导电层31进行电耦合来抑制上部导电层33与下部导电层31之间的平行板模式。
图6A和图6B图示出了根据本发明实施例的制造射频器件封装体的又一备选实施例。
图6A图示出了在形成第二导电天线层和第二上部层压层以及对第二导电天线层进行图案化以在第二上部层压层之上形成附加天线之后的射频器件封装体的横截面图。
参照图6A，诸如图5F中所图示的射频器件封装体可以包括多个天线层而不是单个天线层。例如，使用先前诸如参照图3F的针对层压层和导电层所描述的工艺，可以在射频器件封装体的天线40之上形成第二导电天线层和第二上部层压层29。然后可以对第二导电天线层进行图案化以形成附加天线43。
诸如天线40和附加天线43之类的贴片天线的多层堆叠可以增强射频器件的增益。如果针对不同层，天线维度是不同的，则射频器件的带宽也可以被增强。此外，多层配置不限于仅两个天线层。例如，取决于射频器件的需要，诸如封装体尺寸、带宽、增益和成本要求，可以有任何数量的层。
图6B图示出了在中间层压层、下部层压层、底部填充层和模制化合物区域中形成过孔之后的射频器件封装体的横截面图。在这个步骤处，如先前参照图5F所描述的那样形成大过孔83。
图7A至图7C图示出了根据本发明实施例的制造射频器件封装体的又一备选实施例。
图7A图示出了在上部导电层之上形成具有空腔的上部层压层之后的射频器件封装体的横截面图。
参照图7A，使用先前描述的工艺在上部导电层33之上形成上部层压层23。在各种实施例中，上部层压层23中的空腔91可以存在于上部导电层33上方。可以通过对上部层压层23的分开的区段进行层压而形成空腔91。备选地，例如可以通过诸如蚀刻或激光钻孔之类的其他手段来形成空腔91。
图7B图示出了在第二上部层压层上形成导电天线层、对导电天线层进行图案化以形成天线、并且将第二上部层压层附接在上部层压层上之后的射频器件封装体的横截面图。
参照图7B，对导电天线层进行图案化以在第二上部层压层29上形成天线40。然后将第二上部层压层29附接到上部层压层23，使得天线与上部层压层中的空腔91垂直对齐。空腔91可以被气密性密封并且可以包括气体。在一个实施例中，天线40在第二上部层压层29的内表面上。在这个实施例中，空气是分隔开口50和天线40的介电材料。这个实施例可以有利地增加射频器件的增益。附加地，由于气体可以提升针对天线的高辐射效率(和低损耗)，所以天线可以具有降低的耗散因子。与其他材料相比，空气的降低的介电常数也可以增加射频器件的带宽。
图7C图示出了在中间层压层、下部层压层、底部填充层和模制化合物区域中形成过孔之后的射频器件封装体的横截面图。在这个步骤中，如前面参照图5F所描述的那样形成大过孔83。
图8A至图8C图示出了根据本发明实施例的射频器件封装体的若干实施例，其中图8A至图8C图示出了若干实施例的顶视图。
参照图8A，示出了包括具有设置在集成电路芯片10上方的接收天线41和发射天线42的器件封装体28的射频器件封装体。在一个实施例中，在器件封装体28之上设置天线。天线可以部分地位于集成电路芯片10之上，或位于集成电路芯片10正上方。
作为示例，天线的形状和尺寸可以随诸如射频器件的期望频率响应和带宽之类的应用而变化。天线不一定是相同的尺寸或形状。
器件封装体28包住集成电路芯片10。在各种实施例中，器件封装体28可以包括若干层。在各种实施例中，器件封装体28可以包括环氧树脂、混合树脂和/或聚酰亚胺。在一些实施例中，器件封装体可以包括环氧树脂模制化合物(EMC)。在各种实施例中，器件封装体28中的层可以包括诸如玻璃纤维增强烃陶瓷和/或聚四氟乙烯(PTFE)之类的低损耗高频层压材料。器件封装体28可用于增加器件的总体占用面积，从而例如允许使用回流焊接技术诸如使用球栅阵列(BGA)来安装在印刷电路板(PCB)上。
仍然参照图8A，传输线30被包括以将集成电路芯片10上的器件耦合到接收天线41和发射天线42。在三维的封装体结构中，传输线30可以位于器件封装体28的内部上。传输线30可以处于微带、带状线、共面波导或其他合适的配置中。传输线30可用于在接收天线41或发射天线42与集成电路芯片10之间传播电磁信号。
在集成电路芯片10和天线之间可以包括导电层(未示出)。导电层中的一些层可以是接地平面，以防止组件之间的不期望的耦合。接地平面层中的开口50被包括以通过将接收和发送的信号引导进和引导出传输线30来将天线贴片电磁耦合到集成电路芯片。
参照图8B和图8C，射频器件封装体被示出为具有可能的备选天线配置。仅作为示例给出这些备选配置。接收天线和发射天线的布置和数量不限于图8A至图8C中所图示的配置。射频器件封装体可以包括相对于集成电路芯片10以及相对于其他天线处于不同位置中的更多天线或更少天线。
由于天线可以位于集成电路芯片10正上方，所以可以减小器件封装体28的整体尺寸。例如，如果没有使天线位于集成电路芯片正上方，则器件封装体的尺寸可以是大约9mm×13mm。当天线位于集成电路芯片正上方时，在一个实施例中，器件封装体的尺寸约为8mm×8mm。尺寸的减小是将天线从扇出区域移到与集成电路芯片重叠的区域的结果。在一个备选实施例中，器件封装体的尺寸约为7mm×7mm。在另一个备选实施例中，器件封装体的尺寸约为7mm×5mm。取决于射频器件的天线要求，其他封装体尺寸是可设想的。例如，封装体尺寸与天线的尺寸和数量有关，所述天线的尺寸和数量取决于所期望的频率。
还可以使用器件封装体面积与集成电路芯片面积之比来描述器件封装体28的面积的减小。例如，如果没有使天线位于集成电路芯片正上方，则器件封装体面积与集成电路芯片面积之比约为4.7:1。在各种实施例中，使天线位于集成电路芯片正上方，并且器件封装体面积与集成电路芯片面积之比在3:1和1:1之间。在一个实施例中，器件封装体面积与集成电路芯片面积之比约为2.5:1。在另一个实施例中，器件封装体面积与集成电路芯片面积之比约为2:1。在又一个实施例中，器件封装体面积与集成电路芯片面积之比约为1.4:1。
天线的三维(3D)集成还可以有利地提供在对传输线进行布线中的更多灵活性和更容易的相位补偿，这可以改善射频器件的性能。天线的3D集成的另一个可能的益处是设计独立于印刷电路板(PCB)材料。这可以允许在选择最佳的低损耗高频材料方面有更多的自由度，并且导致更好的射频器件的性能。
此外，天线的3D集成可能不需要用于天线阵列的PCB的接地平面。相反，可以如前所述在集成电路芯片和天线阵列之间并入专用的接地平面。这可以有利地允许天线带宽和传输线性质在设计过程中成为独立的参数。例如，天线带宽可能主要受接地平面上方的层影响，而传输线性质可能主要受接地平面下方的层影响。如果接地平面位于分开的PCB上，则可能会局限天线带宽和传输线性质。例如，如果接地平面位于该PCB上，则天线与接地平面之间的距离可以取决于诸如焊接回流量之类的外部因素而变化。
图9图示出了射频器件封装体的辐射图案的三维视图。
参照图9，示出了可以从诸如图8A中所图示的射频器件封装体产生的辐射图案。天线放置在射频器件封装体上可能会影响辐射图案。在一些应用中，主要位于器件的单侧上的对称辐射图案是期望的。然而，可以创建各种辐射图案。本文描述的天线图案和辐射图案仅仅是示例，并不意味着进行限制。
虽然已经参照说明性实施例描述了本发明，但是本描述不旨在被解释为限制性的意义。说明性实施例的各种修改和组合以及本发明的其它实施例在参考该描述的情况下对于本领域技术人员而言将是显而易见的。因此，所附权利要求旨在涵盖任何这样的修改或实施例。

Claims (28)

1.一种半导体器件封装体，包括：
包括射频器件的集成电路芯片，其中所述射频器件包括在所述集成电路芯片的第一表面处的有源电路；
天线衬底，设置在所述集成电路芯片的所述第一表面之上，所述天线衬底包括：
第一导电层，设置在所述集成电路芯片的所述第一表面之上，其中所述第一导电层包括电耦合到所述集成电路芯片的第一传输线；
第一层压层，设置在所述第一导电层之上，其中所述第一层压层与所述第一传输线的第一部分重叠；
第二导电层，设置在所述第一层压层之上，其中所述第二导电层包括与所述第一传输线的第二部分重叠的第一开口；
第二层压层，设置在所述第二导电层之上；和
第一天线，设置在所述第二层压层之上并且与所述第一开口、所述第一传输线的所述第二部分以及所述集成电路芯片重叠。
2.根据权利要求1所述的半导体器件封装体，还包括：底部填充层，设置在所述集成电路芯片和所述第一导电层之间。
3.根据权利要求1所述的半导体器件封装体，其中，所述第二导电层是接地平面。
4.根据权利要求1所述的半导体器件封装体，其中，所述天线衬底还包括：
第二传输线，设置在所述第一导电层中；
第二开口，在所述第二导电层中，其中所述第二开口与所述第二传输线的一部分重叠；和
第二天线，设置在所述第二层压层之上并且与所述第二传输线的所述部分和所述第二开口重叠。
5.根据权利要求4所述的半导体器件封装体，其中，所述第二天线与所述集成电路芯片重叠。
6.根据权利要求4所述的半导体器件封装体，其中，所述第二天线不与所述集成电路芯片重叠。
7.根据权利要求1所述的半导体器件封装体，还包括：导电柱，所述导电柱电耦合到所述集成电路芯片和所述第一导电层。
8.根据权利要求1所述的半导体器件封装体，还包括模制化合物区域，其中所述集成电路芯片被设置在所述模制化合物区域中。
9.根据权利要求8所述的半导体器件封装体，还包括过孔，所述过孔设置在所述模制化合物区域中并且电耦合到所述第二导电层。
10.根据权利要求1所述的半导体器件封装体，还包括：
小焊料球，设置在所述集成电路芯片与所述第一导电层之间并且电耦合到所述集成电路芯片和所述第一导电层；和
大焊料球，设置成与所述集成电路芯片相邻并且电耦合到所述第一导电层，其中所述大焊料球的最大垂直高度大于所述集成电路芯片的最大垂直高度。
11.根据权利要求1所述的半导体器件封装体，还包括：
第三导电层，设置在所述集成电路芯片和所述第一导电层之间；和
第三层压层，设置在所述第三导电层和所述第一导电层之间，其中所述第三导电层被电耦合到所述集成电路芯片，并且其中所述第三导电层是接地平面。
12.根据权利要求1所述的半导体器件封装体，还包括：
第三层压层，设置在所述第一天线之上；和
第二天线，设置在所述第三层压层之上，其中所述第二天线在所述第一天线正上方。
13.根据权利要求1所述的半导体器件封装体，还包括：
第三层压层，设置在所述第二导电层和所述第二层压层之间；和
空腔，设置在所述第三层压层中，其中所述第一传输线的第三部分被所述空腔暴露，并且其中所述第一天线被设置在所述第二层压层的在所述空腔内部的表面上。
14.根据权利要求1所述的半导体器件封装体，
其中所述半导体器件封装体还包括被耦合到所述第一天线的天线馈线，
其中所述天线馈线的宽度约为90μm，
其中所述第一开口的宽度约为150μm，
其中所述第一天线的宽度约为850μm，并且所述第一天线的长度约为1500μm，
其中所述第一层压层的垂直厚度在20μm和200μm之间，以及
其中所述第二层压层的垂直厚度在40μm和400μm之间。
15.一种装配半导体器件封装体的方法，所述方法包括：
形成包括射频器件的集成电路芯片，其中所述射频器件包括在所述集成电路芯片的第一表面处的有源电路；
在所述集成电路芯片的所述第一表面之上形成第一导电层；
对所述第一导电层进行图案化以形成电耦合到所述集成电路芯片的第一传输线；
在所述第一导电层之上形成第一层压层，其中所述第一层压层与所述第一传输线的第一部分重叠；
在所述第一层压层之上形成第二导电层；
在所述第二导电层中形成第一开口，其中所述第一开口与所述第一传输线的第二部分重叠；
在所述第二导电层之上形成第二层压层；和
形成第一天线，所述第一天线在所述第二层压层之上并且与所述第一开口、所述第一传输线的所述第二部分以及所述集成电路芯片重叠。
16.根据权利要求15所述的方法，还包括：
在所述第一导电层的所述图案化期间在所述第一导电层中形成第二传输线；
在所述第二导电层中形成第二开口，其中所述第二开口与所述第二传输线的一部分重叠；和
形成第二天线，所述第二天线在所述第二层压层之上并且与所述第二传输线的所述部分和所述第二开口重叠。
17.根据权利要求15所述的方法，还包括形成电耦合到所述集成电路芯片、所述第一传输线和所述第二传输线的导电柱。
18.根据权利要求15所述的方法，还包括形成封闭所述集成电路芯片的模制化合物区域。
19.根据权利要求18所述的方法，还包括在所述模制化合物区域中形成过孔，其中所述过孔电耦合到所述第二导电层。
20.根据权利要求15所述的方法，还包括：
在所述集成电路芯片与所述第一导电层之间形成小焊料球或铜柱，其中所述小焊料球或所述铜柱电耦合到所述集成电路芯片和所述第一导电层；和
形成大焊料球，所述大焊料球与所述集成电路芯片相邻并且电耦合到所述第一导电层，其中所述大焊料球的最大垂直高度大于所述集成电路芯片的最大垂直高度。
21.根据权利要求15所述的方法，还包括：
在所述集成电路芯片和所述第一导电层之间形成第三导电层；和
在所述第三导电层与所述第一导电层之间形成第三层压层，其中所述第三导电层电耦合到所述集成电路芯片，并且其中所述第三导电层是接地平面。
22.根据权利要求15所述的方法，还包括：
在所述第一天线之上形成第三层压层；和
在所述第三层压层之上形成第二天线，其中所述第二天线在所述第一天线正上方。
23.根据权利要求15所述的方法，还包括：
在所述第二导电层和所述第二层压层之间形成第三层压层；和
在所述第三层压层中形成空腔，其中所述第一传输线的第二部分被所述空腔暴露，并且其中所述第一天线被设置在所述第二层压层的在所述空腔内部的表面上。
24.一种系统，包括：
印刷电路板；
包括射频接收器、发射器或收发器的集成电路芯片；
在所述集成电路芯片上方的第一接地平面；
在所述第一接地平面中的传输槽隙；
位于所述第一接地平面上方的天线，其中所述天线与所述集成电路芯片重叠，并且其中所述天线在所述传输槽隙正上方；和
在所述集成电路芯片和所述第一接地平面之间的传输线，其中所述传输线电耦合到所述集成电路芯片，并且其中所述传输线电磁耦合到所述天线。
25.根据权利要求24所述的系统，还包括在所述集成电路芯片与所述传输线之间的第二接地平面。
26.根据权利要求24所述的系统，还包括封装体区域，其中所述集成电路芯片、所述传输线、所述第一接地平面和所述天线位于所述封装体区域中。
27.根据权利要求24所述的系统，其中，来自所述传输线的传输能量被电磁耦合到所述传输槽隙，其中所述天线通过电磁耦合辐射来自所述传输槽隙的所述能量。
28.根据权利要求24所述的系统，其中，所述印刷电路板不具有用于所述天线的接地平面。
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