CN108170629A - 一种面向智能物联的异步串行大数据可靠传输方法 - Google Patents

一种面向智能物联的异步串行大数据可靠传输方法 Download PDF

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Abstract

本发明公开了一种面向智能物联的异步串行大数据可靠传输方法，该方法利用VHDL语言设计并在FPGA上实现，该方法收发的数据格式为8位数据位，1位开始位和1位停止位，包括：异步串行时钟产生模块：利用FPGA主时钟分频得到异步串行时钟。异步串行数据接收模块，包括数据接收管脚的滤波以及与FPGA主时钟的同步，数据接收管脚的下降沿检测，数据接收的有效性检测以及数据接收的多点采样处理。异步串行数据发送模块：在异步串行时钟的驱动下，驱动数据发送管脚输出低电平，并持续16个时钟周期；将待发送的1字节数据按照从低到高的bit顺序依次赋值给数据发送管脚，并分别持续16个时钟周期；驱动数据发送管脚输出高电平，并持续16个时钟周期。

Description

一种面向智能物联的异步串行大数据可靠传输方法
技术领域
本发明属于电子工程和计算机科学领域，具体涉及一种面向智能物联的异步串行大数据可靠传输方法。
背景技术
随着国家战略“中国制造2025”的提出，智能制造已成为当代中国的热点名词。但是实现智能制造离不开数据，这些数据更具体的表现为制造现场的数据，所以制造现场数据的可靠采集、处理、交换与传输就是实现智能制造的底层技术支撑。作为一种常用的通讯方式，异步串行数据传输在制造现场更是很多传感设备的数据传输方式。然而随着工业生产和信息技术的发展，人们对数据量、传输速度、传输可靠性的要求逐渐加大，异步串行数据传输方法也面临着新的挑战。在智能制造的底层，为了能保证高速运转的设备正常运行，需要采集大量数据进行实时监控，例如机床。机床转速较快，采样频率也需提高，将大量的数据实时高效并且正确地传输给数据处理设备就成为了目前数据传输领域的一大问题。对机床进行状态监控、刀具状态监控时，需要采集铣削力、电机功率、声发射信号、颤振信号、铣削温度等过程状态信号。而上层的设备又需要对传过来的数据进行分析、融合、去冗余等处理，并将指令传输下去。上述过程依赖于数据的高效、可靠传输。目前的数据传输方式很多是基于异步串行的数据传输方式，这些传输方式又主要运行在通用处理器上。然而，由于传输的不同步，数据采样会随着数据量的增加出现偏差，从而造成数据传输过程中出现丢数、误码等情况。出现这些现象，上层设备就可能对制造现场设备的状态进行误判，制造现场设备可能无法正常运行甚至出现故障。因此，高效、可靠的面向智能物联的异步串行数据传输方法就尤为重要。
异步串行数据传输作为一种得到广泛应用的传输方式，已经广泛应用于各个行业领域，同时一些通用处理器也集成了异步串行数据传输功能，用户只需要简单调用即可。但是作为一种架构与通用处理器不同的FPGA而言，如何实现异步串行数据传输就成为了一个新的研究问题，不仅因为FPGA的执行方式与通用处理器不同，而且FPGA本身没有集成可以直接调用的利用硬件描述语言(HDL)设计的异步串行数据传输功能。针对Xilinx公司的FPGA而言，用户可以在FPGA内部搭建MicroBlaze软核处理器来调用异步串行数据传输IP核(基于C语言)，然后基于MicroBlaze处理器，并使用C语言来进行收发数据，接着将得到的数据与用硬件描述语言(HDL)设计的代码进行交互，这就涉及到了双端口BRAM、用户自定义IP核等内容，本来简单的异步串行数据收发变成整个系统架构的搭建，增加了用户设计的难度，而且有些厂家的异步串行数据收发IP核是收费的。基于FPGA的异步串行数据收发不仅在航空航天领域具有广泛应用，比如数据的遥测、装订、回读等。而且在智能制造领域，FPGA具备高度并行特性，其对数据的快速处理以及对复杂算法的硬件加速为制造现场数据的可靠采集、处理、交换与传输提供了优势。所以基于硬件描述语言(HDL)自行设计的异步串行数据收发就显得很有必要，不仅能够增强用户代码设计的灵活性、自主性、集成度，也能降低成本和设计周期。因此，本发明提出一种面向智能物联的异步串行大数据可靠传输方法，该方法利用VHDL语言设计并在FPGA上实现。
发明内容
本发明要解决的技术问题为：提供一种面向智能物联的异步串行大数据可靠传输方法，实现基于FPGA和VHDL硬件描述语言的异步串行数据可靠传输，不仅能够增强用户代码设计的灵活性、自主性、集成度，也能降低成本和设计周期。
本发明解决其技术问题是采取以下技术方案实现的：一种面向智能物联的异步串行大数据可靠传输方法，该方法利用VHDL语言设计并在FPGA上实现，该方法收发的数据格式为8位数据位，1位开始位和1位停止位，包括如下步骤：
步骤一：异步串行时钟产生模块，将FPGA主时钟分频得到异步串行时钟，该异步串行时钟是异步串行数据收发的驱动时钟，具体实现如下：
①设FPGA主时钟为GCLK，设异步串行波特率为Band_rate，则FPGA主时钟分频系数Division_coefficient＝GCLK/(Band_rate×32)；
②设FPGA主时钟分频变量为Division_variable，其初值为0，设异步串行时钟为Serial_clk，在FPGA主时钟的驱动下，Division_variable在每个时钟周期内都加1；
③当Division_variable等于Division_coefficient时，Division_variable清零，同时Serial_clk取反；
④在GCLK的驱动下，Division_variable继续在每个时钟周期内都加1，重复③；
步骤二：异步串行数据接收模块，该模块实现FPGA异步串行数据接收管脚的同步、滤波，异步串行数据接收有效性检测和异步串行数据接收，具体实现如下：
①设FPGA异步串行数据接收管脚为rx，在GCLK的驱动下，将rx赋值给变量rx_temp_0，然后将变量rx_temp_0赋值给变量rx_temp_1，这样就实现了rx与GCLK和Serial_clk的同步以及rx的滤波；
②在GCLK的驱动下，检测rx_temp_0和rx_temp_1的电平，当rx_temp_0为低电平，并且rx_temp_1为高电平时表明rx产生下降沿，此时变量rcv_start为高电平，否则rcv_start为低电平；当rcv_start为高电平时，变量rcv_start_true为高电平；当没有检测到rx产生下降沿时，返回①；
③在Serial_clk的驱动下，当检测到rcv_start_true为高电平，即表示rx产生下降沿信号，可以接收数据；
④在Serial_clk的驱动下，对rx连续采样16次，并判断每一次的电平值，当任意一次的采样值是高电平时，说明该次异步串行数据接收无效，随后将rcv_start_true复位为低电平，并返回①，否则rcv_start_true保持不变；
⑤在Serial_clk的驱动下，当该次异步串行数据接收有效后，对rx连续采样128次，其中每16次为一组，即采样8组；同时设变量rx_bit_low和rx_bit_high；
⑥在Serial_clk的驱动下，将rx_bit_low和rx_bit_high分别赋值0，对于每一组的16次采样，当采样到高电平时rx_bit_high加1，否则rx_bit_low加1，在该组的第16次采样完成后判断rx_bit_high和rx_bit_low的大小，当rx_bit_high大于rx_bit_low时，变量bit_0为1，否则为0；
⑦重复⑥接着判断下一组的16次采样；
⑧当全部8组判断完毕后，得到8个变量值，分别为bit_0、bit_1、bit_2、bit_3、bit_4、bit_5、bit_6、bit_7，设变量rx_data为异步接收到的数据，则rx_data＝bit_7×128+bit_6×64+bit_×32+bit_4×16+bit_3×8+bit_2×4+bit_1×2+bit_0×1；
⑨在Serial_clk的驱动下，当完成rx_data的计算后，对rx进行采样，当采样了16次后，将rcv_start_true复位为低电平，返回①；
步骤三：异步串行数据发送模块，具体实现如下：
①设FPGA异步串行数据发送管脚为tx，在Serial_clk的驱动下，将tx复位为低电平，并持续16个时钟周期；
②在Serial_clk的驱动下，将待发送的1字节数据按照从低到高的bit顺序依次赋值给tx，并分别持续16个时钟周期；
③在Serial_clk的驱动下，将tx设置为高电平，并持续16个时钟周期，返回①。
本发明与现有技术相比的优点在于：
(1)不仅能够增强用户代码设计的灵活性、自主性、集成度，也能降低成本和设计周期。作为具备高度并行特性的FPGA，其对数据的快速处理以及对复杂算法的硬件加速使其越来越多的应用在数据可靠采集、处理、交换与传输中。所以基于FPGA和硬件描述语言(HDL)的异步串行数据可靠传输很有必要。针对Xilinx公司的FPGA而言，用户可以在FPGA内部搭建MicroBlaze软核处理器来调用异步串行数据传输IP核(基于C语言)，然后基于MicroBlaze处理器，并使用C语言来进行收发数据，接着将得到的数据与用硬件描述语言(HDL)设计的代码进行交互，这就涉及到了双端口BRAM、用户自定义IP核等内容，本来简单的异步串行数据收发变成整个系统架构的搭建，增加了用户设计的难度，而且有些厂家的异步串行数据收发IP核是收费的。
(2)设计的异步串行数据接收管脚的同步、滤波，异步串行数据接收有效性检测和异步串行数据多点采样收发能够极大的保证数据传输的可靠性。
附图说明
图1为本发明的结构框图。
具体实施方式
下面结合附图对本发明做进一步详细的描述。
本发明涉及一种面向智能物联的异步串行大数据可靠传输方法，该方法利用VHDL语言设计并在FPGA上实现，该方法收发的数据格式为8位数据位(1字节)，1位开始位和1位停止位，也即该方法每次传输的有效数据长度为1字节。本发明的结构框图如图1所示，具体实施方式如下：
(1)异步串行时钟产生模块，将FPGA主时钟分频得到异步串行时钟，该异步串行时钟是异步串行数据收发模块的驱动时钟，具体实现如下：
①设FPGA主时钟为GCLK，设异步串行波特率为Band_rate，则FPGA主时钟分频系数Division_coefficient＝GCLK/(Band_rate×32)；
②设FPGA主时钟分频变量为Division_variable，其初值为0，设异步串行时钟为Serial_clk，在FPGA主时钟的驱动下，Division_variable在每个时钟周期内都加1；
③当Division_variable等于Division_coefficient时，Division_variable清零，同时Serial_clk取反；
④在GCLK的驱动下，Division_variable继续在每个时钟周期内都加1，重复③；
经过上面的①②③④就得到了异步串行时钟，该时钟的频率是异步串行波特率的16分频，这样做的好处是可以更精准的实现异步串行数据的收发。
(2)异步串行数据接收模块，该模块实现FPGA异步串行数据接收管脚的同步、滤波，异步串行数据接收有效性检测和异步串行数据接收，具体实现如下：
①设FPGA异步串行数据接收管脚为rx，在GCLK的驱动下，将rx赋值给变量rx_temp_0，然后将变量rx_temp_0赋值给变量rx_temp_1，这样就实现了rx与GCLK和Serial_clk的同步以及rx的滤波。经过两次连续的赋值可以实现接收管脚与FPGA主时钟的对齐，从而实现了数据接收管脚与FPGA主时钟的同步；赋值后的变量rx_temp_0和rx_temp_1相对于原先的数据接收管脚而言，去除了毛刺，从而实现了数据接收管脚的滤波；
②在GCLK的驱动下，检测rx_temp_0和rx_temp_1的电平，当rx_temp_0为低电平，并且rx_temp_1为高电平时表明rx产生下降沿，此时变量rcv_start为高电平，否则rcv_start为低电平；当rcv_start为高电平时，变量rcv_start_true为高电平；当没有检测到rx产生下降沿时，返回①；
③在Serial_clk的驱动下，当检测到rcv_start_true为高电平，即表示rx产生下降沿信号，可以接收数据；
④在Serial_clk的驱动下，对rx连续采样16次，并判断每一次的电平值，当任意一次的采样值是高电平时，说明该次异步串行数据接收无效，随后将rcv_start_true复位为低电平，并返回①，否则rcv_start_true保持不变。本发明的传输方法的开始位是1位，该位是低电平，又由于异步串行时钟Serial_clk是异步串行波特率的16分频，所以此处需要连续采样16次，如果有一次是高电平，说明该位不是开始位，表明该次异步串行数据接收无效；
⑤在Serial_clk的驱动下，当该次异步串行数据接收有效后，对rx连续采样128次，其中每16次为一组，即采样8组；同时设变量rx_bit_low和rx_bit_high；
⑥在Serial_clk的驱动下，将rx_bit_low和rx_bit_high分别赋值0，对于每一组的16次采样，当采样到高电平时rx_bit_high加1，否则rx_bit_low加1，在该组的第16次采样完成后判断rx_bit_high和rx_bit_low的大小，当rx_bit_high大于rx_bit_low时，变量bit_0为1，否则为0；
⑦重复⑥接着判断下一组的16次采样；
⑧当全部8组判断完毕后，得到8个变量值，分别为bit_0、bit_1、bit_2、bit_3、bit_4、bit_5、bit_6、bit_7，该8个变量值是接收到的1字节的8个bit位。设变量rx_data为异步接收到的数据，则rx_data＝bit_7×128+bit_6×64+bit_×32+bit_4×16+bit_3×8+bit_2×4+bit_1×2+bit_0×1；
⑨在Serial_clk的驱动下，当完成rx_data的计算后，对rx进行采样，当采样了16次后，将rcv_start_true复位为低电平，返回①；
(3)异步串行数据发送模块，具体实现如下：
①设FPGA异步串行数据发送管脚为tx，在Serial_clk的驱动下，将tx复位为低电平，并持续16个时钟周期，将数据发送管脚置低电平表明异步传输的开始；
②在Serial_clk的驱动下，将待发送的1字节数据按照从低到高的bit顺序依次赋值给tx，并分别持续16个时钟周期；
③在Serial_clk的驱动下，将tx设置为高电平，并持续16个时钟周期，返回①。
综上所述，本发明公开了一种面向智能物联的异步串行大数据可靠传输方法，该方法利用VHDL语言设计并在FPGA上实现，该方法收发的数据格式为8位数据位，1位开始位和1位停止位，包括异步串行时钟产生模块、异步串行数据接收模块和异步串行数据发送模块。不仅能够增强用户代码设计的灵活性、自主性、集成度，也能降低成本和设计周期。设计的异步串行数据接收管脚的同步、滤波，异步串行数据接收有效性检测和异步串行数据多点采样收发能够极大的保证数据传输的可靠性。
本发明说明书中未作详细描述的内容属于本领域专业技术人员公知的现有技术。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (1)

1.一种面向智能物联的异步串行大数据可靠传输方法，该方法利用VHDL语言设计并在FPGA上实现，该方法收发的数据格式为8位数据位，1位开始位和1位停止位，其特征在于：包括以下步骤：
步骤一：异步串行时钟产生模块，将FPGA主时钟分频得到异步串行时钟，该异步串行时钟是异步串行数据收发的驱动时钟，具体实现如下：
①设FPGA主时钟为GCLK，设异步串行波特率为Band_rate，则FPGA主时钟分频系数Division_coefficient＝GCLK/(Band_rate×32)；
②设FPGA主时钟分频变量为Division_variable，其初值为0，设异步串行时钟为Serial_clk，在FPGA主时钟的驱动下，Division_variable在每个时钟周期内都加1；
③当Division_variable等于Division_coefficient时，Division_variable清零，同时Serial_clk取反；
④在GCLK的驱动下，Division_variable继续在每个时钟周期内都加1，重复③；
步骤二：异步串行数据接收模块，该模块实现FPGA异步串行数据接收管脚的同步、滤波，异步串行数据接收有效性检测和异步串行数据接收，具体实现如下：
①设FPGA异步串行数据接收管脚为rx，在GCLK的驱动下，将rx赋值给变量rx_temp_0，然后将变量rx_temp_0赋值给变量rx_temp_1，这样就实现了rx与GCLK和Serial_clk的同步以及rx的滤波；
②在GCLK的驱动下，检测rx_temp_0和rx_temp_1的电平，当rx_temp_0为低电平，并且rx_temp_1为高电平时表明rx产生下降沿，此时变量rcv_start为高电平，否则rcv_start为低电平；当rcv_start为高电平时，变量rcv_start_true为高电平；当没有检测到rx产生下降沿时，返回①；
③在Serial_clk的驱动下，当检测到rcv_start_true为高电平，即表示rx产生下降沿信号，可以接收数据；
④在Serial_clk的驱动下，对rx连续采样16次，并判断每一次的电平值，当任意一次的采样值是高电平时，说明该次异步串行数据接收无效，随后将rcv_start_true复位为低电平，并返回①，否则rcv_start_true保持不变；
⑤在Serial_clk的驱动下，当该次异步串行数据接收有效后，对rx连续采样128次，其中每16次为一组，即采样8组；同时设变量rx_bit_low和rx_bit_high；
⑥在Serial_clk的驱动下，将rx_bit_low和rx_bit_high分别赋值0，对于每一组的16次采样，当采样到高电平时rx_bit_high加1，否则rx_bit_low加1，在该组的第16次采样完成后判断rx_bit_high和rx_bit_low的大小，当rx_bit_high大于rx_bit_low时，变量bit_0为1，否则为0；
⑦重复⑥接着判断下一组的16次采样；
⑧当全部8组采样完毕后，得到8个变量值，分别为bit_0、bit_1、bit_2、bit_3、bit_4、bit_5、bit_6、bit_7，设变量rx_data为异步串行接收到的数据，则rx_data＝bit_7×128+bit_6×64+bit_×32+bit_4×16+bit_3×8+bit_2×4+bit_1×2+bit_0×1；
⑨在Serial_clk的驱动下，当完成rx_data的计算后，对rx进行采样，当采样了16次后，将rcv_start_true复位为低电平，返回①；
步骤三：异步串行数据发送模块，具体实现如下：
①设FPGA异步串行数据发送管脚为tx，在Serial_clk的驱动下，将tx复位为低电平，并持续16个时钟周期；
②在Serial_clk的驱动下，将待发送的1字节数据按照从低到高的bit顺序依次赋值给tx，并分别持续16个时钟周期；
③在Serial_clk的驱动下，将tx设置为高电平，并持续16个时钟周期，返回①。
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