CN108140580A - 一种面积效率的和可扩展cmos性能的方法 - Google Patents

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Abstract

本发明提供了一种引导设计方法，以基于SOI、SOS或SON技术中的任一种技术，在单支路MOS器件中优化器件性能，从而获得最佳的面积效率布局占位。相同的设计方法确实进一步涵盖替代BOX或蓝宝石的任何类型的绝缘和/或有机衬底。设计方法取决于本发明中还要求保护的新的专有器件结构。它允许实现方法的设计方程。

Description

一种面积效率的和可扩展CMOS性能的方法
发明名称
基于先进的绝缘体上硅(SOI)、蓝宝石上硅(SOS)、空洞上硅(SON)和其他绝缘基板的面积效率的和可扩展CMOS性能的方法。
申请人和发明人：
Ahmad Houssam Tarakji博士。
申请人/发明人的住所和公民身份：
4851Kokomo Drive，UNIT 5524
萨克拉门托，加利福尼亚州95835
美国
术语索引
·CMOS：互补型金属氧化物半导体。
·MOS：金属氧化物半导体。
·NMOS：N沟道金属氧化物半导体。
·PMOS：P沟道金属氧化物半导体。
·SOI：绝缘体上硅。
·SOS：蓝宝石上硅。
·SON：空洞上硅。
·PD：部分耗尽。
·FD：完全耗尽。
·BTS：连接基体的源极。
·FBE：浮体效应。
·RF：射频。
背景技术
基于先进的SOI技术的CMOS电路设计不断被证明比砷化镓(GaAs)更适合紧凑的射频构建块[1,2]。相比于通过较不成熟的砷化镓技术中较高的载流子迁移率则可以实现的速度，SOI技术通过抑制氧化物薄膜(BOX)的结电容来实现速度。此外，这种结电容的相同抑制抑制了结泄漏电流，并导致寄生功耗降低。然而，与所产生的由埋入的绝缘介电膜导致的低导热率相分离的一个主要障碍[3,4]，并且其为漂浮体效应(FBE)[5,6]，仍然阻碍了将这种基于SOI的MOS应用到模拟蜂窝RF功率放大器(PA)中。这是主要的，因为要达到蜂窝功率放大器所要求的典型的高射频功率[7]，需要提高的漏极偏压和高输出电流，这两者都会增加控制FBE的不期望的冲击离子化电流(II-电流)[8]。随着该II-电流的增加，FBE变得越来越明显，导致严重的故障和电路故障。事实上，基于SOI技术的蜂窝射频手机的功率放大器很少被证明，而且迄今为止几乎没有被集成或商业化，仅因为迄今为止没有可靠和可操作的大外围基于SOI的CMOS结构可用于满足所需的带宽和电流。一个基于SOI的功率放大器设计抑制了FBE，但未能消除结寄生效应；因此它首先否定了该SOI技术的所有已知优点[9]。它还未能获得2GHz以上的理想的性能。使用将大外围结构分解为数十个，数百个甚至数千个栅极宽度较小的并联晶体管的多支路(或多指状)设计，可以提供期望的高输出电流[3,10]，并且可以抑制由于每个支路的驱动电流较低产生的FBE，然而众所周知的是这种大外围多支路设计会增加寄生栅-体电容和其他电容和电阻寄生[11]，以及栅-漏极和栅-源极重叠电容[12]。它因此限制了截止频率(ft和fmax)，并相应地限制了RF功率增益；包括基于SOI技术的多支路设计[13]。具体地证明了截止频率ft随着支路(或指部)数量的增加而显著地减少[6]。此外，同样的参考文献还证明，随着每条支路的栅极宽度增加，支路数量成比例减少以保持相同的输出电流导致了ft增加20％以上；因此，这彻底地证明了多支路设计在相同的输出电流下会大大增加寄生效应，并因此降低RF带宽和功率增益。于此之外的事实还有多支路设计自然导致对于相同的电流驱动更大的布局面积。另外，已经证明基于FINFET的多支路设计的使用可以进一步放大寄生效应的这种增加，并且明确证明了FINFET结构的三维特性对于降低截止频率具有巨大的影响[13,14]。与相同外围尺寸的平面体结构相比，LG＝40nm的单支路SOI FINFET仅受到外在电容的影响下显示出其截止频率55％的大幅下降。因此，最显而易见的是，尽管FINFET表现出具有很大的潜力以符合ITRS对于逻辑运算(Ion/Ioff)的降尺寸要求，但是其对于模拟RF PA的潜力表现出远没有那么有前景[13]。
对于低插入损耗射频开关以及在所有模拟和数字电路中提高性能，对更高电流的需求也是至关重要的；如锁相环。
基于以上所述，为基于SOI CMOS的模拟RF PA模块实现所期望的高电流的最佳方法将是通过并入完全不含FBE的平面设计，并且利用每条支路最大可能的栅极宽度，目的是为满足所期望的输出电流目标将所需的支路数量最小化。每条支路的栅极宽度越大，满足所期望的输出电流目标所需的并联支路就越少，因此工作带宽和射频功率增益就越高。相同驱动电流所得的外围布局面积也会减小。
FBE大部分是NMOS器件固有的，它表现在PD-SOI NMOS中，在P-体中形成带正电的空穴，这些空穴是在器件的漏极边缘由冲击电离产生的，并且继续累积一个增加的漏极电源电压，直到他们降低P-体和源极之间的沟道下面的势垒，并开始扩散，引起器件电流突然上升[5]。在较高的漏极电源电压下，即使在栅极电压回到低于阈值电压(VT)的值之后，寄生双极性的闩锁也会发生，从而器件将不再关断。这种电流上升(或者“翘曲效应”，正如技术文献中经常提到的那样)是完全不希望有的，因为它会导致RF功率放大器线性失真，整体性能下降，信号噪声比降低，并且可能导致逻辑门的错误输出。虽然在更先进的FD-SOINMOS中可能没有这种翘曲效应，但是由于该器件在其体/源阻挡层已经由于其体全部耗尽而降低的情况下正常工作，所以该器件在以非常强的反转模式偏压时对于最高驱动电流仍然可以呈现FBE[5,15]。另外，从实际的角度来看，栅极两侧边缘下的高度掺杂的光晕槽已经成为当今高度缩小的CMOS工艺节点用于控制关态泄漏电流的一种必须[16]，正在防止P体区域完全耗尽，因此，当相对较高的偏压施加到漏极时，仍会引起FBE[17]。此外，这种FD-SOI MOS更容易锁定其内置的寄生双极结构[6,18]，由于其体/源阻挡层已经降低，所以II-电流可以更容易地锁定寄生双极。寄生双极性结构的实体闩锁被证实在FD SOI中为3.4V并且为4V漏极偏压[6,18]。这些偏压对于目前在蜂窝手机(3.5-3.8V)中的RF功率PA和其他集成电路(IC)中使用的电源电压是非常典型的。这里得出的关键结论是FD-SOI MOS在蜂窝手机中目前使用的典型电压偏压下仍然容易出现故障；而且，除非在设计和/或工艺中进一步优化，否则该器件在这些电压偏压及其周围的运行可靠性方面似乎仍然存在一定程度的不确定性。另一个关键结论是，当需要向器件漏极施加高偏压的时候，完全耗尽的SOI器件现在已经不存在了，正如我们知道的，由于在当今最先进的技术节点中过度缩小的栅极长度，再加上漏极感应栅降低(DIBL-induced-Barrier-Lowering，DIBL)的影响，必须在器件栅极两侧边缘设置高度掺杂的光晕槽，以更好地控制关态功耗[16]。
特别是对这个众所周知的FBE最敏感的是集成电路(IC)，其在正常工作模式下依赖于相对较高的电源电压(>3.3V)。这仅仅是由于这样的事实：不仅SOI基NMOS的有效栅极宽度决定了控制FBE的II电流的量，而且也决定了其电源电压的大小。这种IC包括用于蜂窝手机的RF功率放大器，其通常以接近1瓦的RF输出功率工作。诸如稳压器、射频开关和电源管理IC等的模拟IC模块也很容易受到影响。
目前使用的绕过单支路SOI MOS中的双极闩锁和翘曲效应的最有效的技术是通过在器件外围布局中引入一个连接基体的源极(BTS)区域，为冲击电离产生的空穴提供了沟道，而不会降低沟道下的体/源阻挡层或向前偏压它[19,20,21]。BTS由P体内的一个(多个)被连线(连接)到源极的高P掺杂(P+)区域组成。这种技术的缺陷是它减少了相同外围布局的“有效”栅极宽度(WGeff)[21]，从而降低了器件的驱动电流。这是由于从BTS产生的附加寄生区域，其消耗了N+源极区域中的一些并且不贡献于器件驱动电流。图1将基于SOI的NMOS结构的两个比较布局示意图以并排方式示出了这一事实，即：一个优化的布局(右侧)，其能够以BTS消耗的最小面积来抑制FBE的固定偏压。另一个未优化的布局(左侧)，具有相同的总外围区域，使用实际上并不需要为相同的漏极偏压抑制FBE的额外的BTS区域。优化的布局提供了更高的WGeff，并且相应地为相同的偏压和相同的外围区域(或占用空间)提供了优越的器件性能(更高的驱动电流)；这是更加面积有效的。
随着更多器件单片集成以形成功能集成电路(IC)，在IC的全外围布局内，来自BTS的总计或总的组合寄生区域可能相当大。因此，除非在IC内的每个单个器件中从BTS消耗的面积相对于其自己的目标性能被最小化，否则会导致极大的焊点尺寸。因此，如果不能优化IC中的BTS设计，则可以首先讽刺性地否定这种基于SOI的技术相对于良好的老式块硅的主要优势，即：对于相同或缩小的焊点尺寸，性能得到改进。另一种方法将是依靠使用数百甚至数千个较窄的栅极宽度(≤0.5μm)的多支路结构构建的器件；然而正如已经陈述的那样，仅仅依靠这种多支路方法而不优化单支路器件的性能，这是不期望的，因为这样降低了工作带宽和RF功率增益。
例如，如果通过有效的优化，SOI-NMOS中的1μm2的BTS面积减少10-40％，则对于相同的外围布局，该器件将受益于其驱动电流增加10-40％。相反，对于相同的驱动电流，外围布局的总占空间面积可以减少10-40％。在包含50个SOI NMOS的IC中，其总外围布局的相应25-20μm2减小将产生相同或更好的性能。这是在面积效率和性能方面不容忽视的重大改进。
类似于SOI，蓝宝石上硅(SOS)利用蓝宝石(A1203)薄膜而不是BOX来抑制结电容[22]。它可以提供更高的频率性能和更低的功耗，但成本更高。另一方面，空洞上硅(SON)工艺允许嵌入的电介质(其可以是氧化物，但也可以是气隙)仅位于器件的栅极和间隔层区域之下[23,24]。它仍然保持前栅极和后栅极之间的期望的耦合。SON在SOI和SOS上的“声称的”优势在于减少了串联电阻，以及由于由BOX或空隙消耗的容量减少而使自热减少[23]。SOS和SON这两种技术对FBE都同样敏感，并且具有与SOI技术完全相同的瓶颈，这阻碍了它们的用于满足蜂窝前端中所需RF功率的高电流需求扩展能力。可以替代BOX来获得更好或相同的性能的所有其他类型的绝缘薄膜也是如此。
发明内容
要求保护的本发明提供了引导设计方法，其定制和定义一些关键尺寸以优化单支路MOS中的器件布局，同时实现尽可能小的外围布局面积，以满足目标器件驱动电流和完全抑制FBE的其他电气规格。在此领域的其他发明人之前没有定义或展示这样的方法，并且以最小可能的器件外围布局面积实现最高性能的基于SOI，SOS或SON中的任何一种技术，迄今为止没有产品被商业化。
为了实现这一目标，我们在这个相同的专利中也提出了新的创新专有器件结构，而我们引导设计的方法依赖于这个结构。其尺寸可以以精确的精度定制达到以下目标：能够满足单支路MOS中所期望的电气规格的尽可能小的外围布局面积。该方法是普遍的；它适用于FD-SOI和PD-SOI。对于SOS和SON以及其他使用不同绝缘薄膜的器件，这是完全有效的。这是因为其定制或限定的设计规则仅限于器件结构的前部硅表面内：更具体地说，是在栅极加上器件的间隔层区域之下。它具有完全可变的外围栅极宽度和不同的栅极长度。它通过TCAD仿真验证，并在l80nm-CMOS工艺上进行了实验测试。
相关的发现是在加州圣地亚哥于2015年进行的无线通信功率放大器IEEE专题讨论会上提出的。会议在加州大学圣地亚哥分校(UCSD)举行。
本发明涉及“实用新型”专利，因为它涉及一种新的有用的设计方法，其优化了性能并充分地减少了基于SOI/SOS/SON技术的IC中的总外围布局面积。创新的专有器件结构只是为设计方法提供工具，而不是方法本身。它允许在方法中实现设计方程。没有它，则无法遵循该设计方法。
附图说明
图1：对比的，“绘制的”示意图示出了SOI-NMOS的一个非最佳布局(左侧)与同一器件的优化布局设计(右侧)之间的比较。该非最佳设计使用额外的不必要的BTS区域以满足FBE被完全抑制的目标电气规格；另一方面，该优化设计使用最小可能的BTS区域，以便在相同的电气规格和相同的总外围布局面积上均匀抑制FBE。该优化设计中的“有效”栅极宽度越高，其驱动电流和速度也越高。
图2：在本专利中要求保护的“基础”专有单支路MOS器件结构的顶视示意图。它允许实施可扩展的性能和面积效率的引导的设计方法。它适用于任何基于SOI，SOS或SON的工艺以及利用其他绝缘膜代替BOX或蓝宝石的任何其他工艺。其尺寸和掺杂层可以专门定制，以满足全面抑制FBE并BTS消耗的总面积最小的目标(所期望)的电气规格。假定高掺杂P槽的目的是通过在漏极边缘处提供由冲击电离产生的孔的导电路径来防止器件中的翘曲效应和寄生双极闩锁，以沉入在栅极-宽度旁边连接基体的源极而不扩散到源极，则确保其两端的压降不超过典型的二极管压降(超过-0.5V)的设计是必须得到改进的。
用虚线箭头表示的是冲击电离产生的空穴电流跟随的至反向沟道下面的BTS(BTS通常与功能器件中的源极连接)的路径。通过模拟研究表明，P_槽和BTS条带之间最佳平滑圆化的边角可以减少空穴聚集效应，并有助于提高整体性能、可靠性和面积效率。
栅极，其电介质和间隔层区域未示出。栅极及其电介质在图3A、图3B和图3C的侧视图中示出，进一步描述了这种相同的基于1个支路的MOS器件结构。“LG”象征着栅极的长度。
图3A：“卡通”示意图，示出了基于SOI或SOS或任何其他替代BOX或蓝宝石的绝缘膜的图2所示的同样要保护的“基础”专有结构的相应的前视图。没有示出栅极两侧的间隔层；它们可以与任何标准CMOS工艺相同。视图垂直于导电反转沟道。(后视图类似)。
图3B：“卡通”示意图，示出了基于SOI或SOS或任何其他替代BOX或蓝宝石的绝缘膜的图2所示的同样要保护的“基础”专有结构的源极侧的侧视图。
图3C：“卡通”示意图，示出了基于SOI或SOS或任何其他替代BOX或蓝宝石的绝缘膜的图2所示的同样要保护的“基础”专有结构的漏极侧的侧视图。
图4：“卡通”示意图，显示了基于SON要保护的专有结构的相应前视图(后视图类似)。其侧视图与图3B和图3C类似，但没有“BOX/SOS”层。类似地，栅极的两个侧端上的间隔层都未示出；它们可以与任何标准CMOS工艺相同。
图5：使用4个BTS条带进行优化的经优化的更高电流的1支路大外围NMOS的说明性顶视图布局。其“有效”栅极宽度是：(4-1)×SPAC。
图6：3D TCAD仿真图，示出在大外围1-支路FD-SOI NMOS中的WGeff上的附加累积的BTS区域的影响。随着更多的BTS区域在器件的总布局外围内消耗，电子电流的导电路径(以灰色显示)被减小，因此器件的有效栅极宽度(WGeff)也被减小。在该仿真中共使用了十一个BTS条带。
本专利的引导设计方法的关键概念是，它将为目标(期望的)电气规格保持，使得BTS所消耗的总面积到达小，同时有效地抑制FBE。
图7：3D TCAD仿真图，示出未优化的大外围1-支路FD-SOI NMOS中的寄生双极闩锁。显示的是对重组率取LOG10。如图所示，扩散电流在朝向两个BTS之间的中心处最强，由于冲击电离的导电孔导致P_槽的压降最高，势垒下降也是如此。
图8：在完全优化的大外围1支路FD-SOI NMOS中的体电势的仿真。它在其整个P体中显示低于0.1V。该器件在反向累积模式下进行了优化(对后栅极被施加了负偏压。除了反转前沟道外，前栅极还被施加了正偏压)。
图9：FD-SOI NMOS器件的测量的和仿真的电流-电压传输曲线(WGeff＝2μm；LG＝0.35μm；VDS＝3.6V(VDS是施加到漏极的电位)；Box＝0.5μm；CFox＝10nm；tsi＝35nm(CFox是前栅极电容，tsi是前硅的厚度))。清楚地显示的是双极性效应在器件中不能将在其P_槽上的压降保持在低于典型的二极管压降。
图10：从我们的图9的优化FD SOI NMOS中的3D TCAD模型测量的和仿真的亚阈值斜率(SS)。(WGeff＝2μm；LG＝0.35μm；VDS＝3.6V；Box＝0.5μm；CFox＝10nm；tsi＝35nm)。
其98-l00mVV/Dec值更偏向于PD-SOI NMOS的预期值：(对于FD SOI，65-80mV/Dec；对于PD SOI，80-120mV/Dec；以及对于块硅衬底，≥120mV/Dec)。最明显的是，高度掺杂的光晕和P槽确实对SS施加了惩罚。
具体实施方式：
今天，基于SOI(以及基于SOS或SON)的IC中的BTS所消耗的总硅面积正在通过试错来确定，以确保符合某些目标规格的全功能IC。因此，IC中的这种未优化的BTS的总面积确实导致不必要的布局的更大的外围占用空间。更不用提与这种重复的试错法相关联的额外时间和更高的制造成本了。
在该专利中要保护的明确限定和展示的设计方法依赖于提供这种设计方法的图2、图3A、图3B和图3C的1支路SOI MOS基器件的独特且专有器件结构。这种专有基础结构根据其P槽与栅极长度的可调(或计算的)横向尺寸Wp是独特的。类似地，还根据其在两个相邻BTS之间的计算尺寸SPAC与栅极宽度而是独特的。此外，还根据计算其P槽的掺杂浓度以及根据其BTS边缘的圆角来减少孔电流聚集效应而是独特的。所有的都可以通过分析来计算，以达到目标(期望的)电气规格，同时完全抑制FBE。更确切地说，这种要保护的专有的1支路MOS基础器件结构包括：
1.源极和漏极处的重掺杂N+层(NMOS器件的情况)。
2.漏极与P光晕之间低剂量N-掺杂硅。它在栅极区域之下延伸几纳米，其余的在间隔层之下。其功能是阻止热电子效应。
3.栅极下，漏极侧(N-体和P体之间)的薄P-光晕区域。它的功能是阻止DIBL，关态电流，并允许对漏极施加更高的偏压。
4.轻掺杂P体区域。也可能更重掺杂取决于
前硅膜的厚度以及所需的MOS设计(完全耗尽还是部分耗尽)。
5.可以计算和调整与栅极长度Wp一致的P槽以获得最佳性能。这是所保护的专门设计中的一个主要区别特征。这个P槽在源端的P_体和N-区域之间延伸。它的主要功能是捕获由冲击电离产生的横向沟道孔下的隔层的高度，并将其与外围宽度传导到BTS。这也有助于抑制DIBL和关态电流。
为此目的，其掺杂浓度非常高以确保所期望的低电阻率和带形成是必要的。
6.在P_槽接口处的源极侧的较低掺杂N。它的功能是抑制横向沟道下P槽的结耗尽。P_槽中的任何结耗尽都将增加P_槽的电阻与器件外围宽度。与其他N-区域相似，它在栅极区域之下延伸几纳米，其余的在间隔层之下。
虽然这个N-对于沟道长度非常短的器件(低LGeff)是关键的，但是在具有相对长的沟道长度的器件中，这个P槽的宽度(即Wp)可以进一步延伸到P体区域，更少地影响阈值电压和亚阈值斜率。然后可以否定源极侧的这个N-区域。
7.源极区域内的两个BTS区域捕获沿着外围宽度被捕获并贯穿P槽的II-电流。P_槽和BTS条带之间边角的平滑圆化证明可以减少空穴聚集效应，并有助于在性能、可靠性和面积效率上的整体提高。这些BTS区域的宽度WB通常是固定的(对于大多数设计可以是约0.2-0.5μm)。BTS边缘的圆角化也是所要保护的专有结构设计的另一个明显特征。
类似地，这种圆角化对于短沟道长度器件来说是关键的，因为它们的Wp相对较小，并且因此导致在沿着BTS旁边的栅极宽度的P槽中的孔行进在它流入到它之前相对较小的平均距离。在长沟道器件中，根据其偏压条件，可以减小或消除该圆角化，因为在流入BTS之前其更宽的Wp增加了P槽中的空穴行进的平均距离。
这种结构的独特之处主要在于调整或确定P槽和SPAC的确切尺寸，以及P槽中的掺杂浓度，以有效控制FBE并优化目标电气规格的整体布局外围。其他维度，如LG、以及N+源极区和漏极区的外围区域，与工艺技术节点及其设计规则分开限定。相同的结构可以配置到任何已知的技术节点(如：180nm、90nm、65nm、45nm、22nm等)。可以使用掺杂的多晶硅栅极或金属栅极。用于前栅极的电介质材料可以是二氧化硅(在多晶硅栅极的情况下)、或者诸如二氧化铪或二氧化锆的高K电介质(在金属栅极的情况下)。典型的氮化硅或其他不同的绝缘材料可用于间隔层的形成。制造过程确实与标准的CMOS工艺略有不同，因为它需要额外的光刻和植入步骤来适应栅极形成之前的P槽和源极侧的BTS区域的成型。事实上，基于这些SOI，SOS和SON技术的所有工艺本质是都是更复杂的，并且需要更加繁琐的处理；所要保护的专有CMOS器件结构也不例外。
器件源极侧的重掺杂P槽在漏极边缘处的冲击电离产生的侧向沟道孔下面，并将其转移到BTS，从而防止它们扩散到源极。只要该槽被设计为足够的导电性，以保持跨过它的电压降(沿着图2的Z轴)低于典型的二极管压降(<0.5V)，FBE就可以被抑制。当然，栅极长度LG确实对宽度Wp的大小有限制，同时器件仍然保证所需的低阈值电压，以及SOI、SOS和SON的有源属性，以及完全耗尽对于部分耗尽，诸如亚阈值斜率的部分耗尽。
根据对驱动电流，对漏极(VD)施加的偏压和器件沟道长度的要求，图2、图3A、图3B和图3C的1支路MOS基底布局可能无法抑制FBE和/或双极闩锁。这是因为在试图优化器件布局时，Wp尺寸可以与沟道长度相比较，因此FD-SOI的关键已知优点(例如其较低的VT和其改进的亚阈值斜率被否定。但是，可以沿着2轴周期地排列相同的专有布局基础，以产生更大的“有效”栅极宽度(WGeff)。这在图5的示意性配置中很好地示出。
两个相邻BTS(SPAC)之间的最小所需间隔是从以下两个方程中提取的，
WGeff＝N×SPAC；N≥1
其中N是排列的基础结构的数目，μh是孔的迁移率，tsi是前硅膜的厚度。wp是P_槽的横向尺寸，conc_δ是P_槽的掺杂浓度(一般可以将等同于P_光晕的高掺杂浓度)。Ib是冲击离子化电流，xpo是源极侧沟道下面的P槽内的横向耗尽宽度，xd是P槽(垂直于图2的2D布局)的垂直耗尽深度。xpo的耗尽遵循在[25]中描述的理想硅MOS电容器的结耗尽的标准表达式。xd的表达式遵循P槽中横向(纵向)耗尽的模型的。它是：
它在P_槽中假设一个强反转。尽管这种强反转几乎不会发生，但即使在VFG高达1.5-2V(VFG是施加到前硅栅极的电位)的情况下，该表达式简单地捕捉到对BTS的冲击离子化电流的电阻路径的最坏情况的影响。是将本征能量弯曲到其费米能级所需的电位。它由下式给出：
ni是硅中的固有载流子浓度。
对于具有大漏极偏压的大电流器件，Ib很高。要防止FBE，要么更小，要么Wp更宽；或两个条件一起满足。较小意味着更多的BTS区域。在短沟道器件中，Wp必须保持较窄以满足所需的低阈值电压[16,25,27]和良好的亚阈值斜率[17]，因此优化设计趋于减小和增加总BTS面积。另一方面，在较长的沟道器件中，Wp可以更多地扩展到P_体以适应相同的偏压，对阈值电压的移位的影响较小并且有较高的亚阈值斜率。因此，优化的设计可以允许更大和BTS面积减小；然而在长沟道器件中，WGeff自然是较大的，以便与较短的沟道器件相同的输出电流，因此倾向于是它们的总外围布局。
随着更先进的工艺继续缩小栅极长度，优化主要集中在降低Wp；因此BTS边缘的精确的圆角化正变得更加关键。
具有低驱动电流和低漏极偏压的器件的情况下，并且取决于沟道长度，如图2、图3A、图3B和图3C所示的单支路基底结构可以满足目标电气规格，全面抑制FBE。
饱和电流驱动(ISat)是如下几个参数的函数：前栅偏压(VFG)，WGeff和阈值电压。它遵循[26]中的描述，包括短沟道和电子饱和速度(vsat)模型的影响。PD SOI MOS中的阈值电压可以遵循用于典型MOS电容器[25]的更简单的标准描述，同时考虑到主体，P光晕和P槽对阈值电压的影响并描述了短沟道的表现类似于[16]中所描述的。然而，在薄的硅薄膜的FD SOI MOS中，在前栅极和后栅极之间确实存在耦合，并且阈值电压在很大程度上取决于后栅极偏压(VBG)。它可以采用类似于[27]中的类似表达式，与[16]中类似的短沟道描述类似。
优化设计程序：
1.Wp被粘贴以满足阈值电压(VT)目标。这可以遵循[16]中所示的模型或捕获光晕和短沟道对VT的影响任何其他模型。
2.为其期望的状态模式的目标驱动电流，从[26]中提取出WGeff，当发生短沟道效应时，饱和状态模式下的ISat(VFG)表达式为：
ISat(VFG)＝WGeff×υsat×CFox×(VFG-VT)
3.根据[25]对LOG10(IBJTDrain(Vdrop))和Vdrop进行估计：
利用三角近似来模拟横向P_槽/N结的“有效”区域。这个“有效”的区域是由以下事实得到的：这个结势垒的降低是根据平行于尺寸SPAC的中心的区域到沿着Z轴的BTS条带而线性减少的。这个三角近似被捕获：为
LOG10(IBJTDrain(Vdrop))是Vdrop的函数，其中N＝1(SPAC＝WGeff)。该曲线不受Ib和N的影响。
4.然后从该曲线中选取Vdrop的值，使其对应于比FD-SOI MOSFET的偏压电流(ISat(VFG))低一个数量级的双极电流。(一般来说，ISat(VFG)的1/10至1/50的份确实足以确保其保持不显著。Vdrop的这个目标值是：VdropT。
5.这个Ib根据[8]计算。它是：
α，Ω，lm和σ是冲击电离参数常数。它们可以使用总的默认值，或从精确测试结构电气提取精确的精度相同的过程制造。Vknee是短沟道器件的拐点电压[26]。
6.SPAC和N的大小然后从下面提取,在Vdrop＝VdropT时：
WGeff＝N×SPAC；N≥1
设计规则规范(如N+源极和N+漏极的横向尺寸等)与此设计方法无关，并基于其他约束条件独立定义。
图9示出了两个独立器件的测量的和TCAD仿真的模型：一个未经SPAC＝2μm优化的模型。它不能有效地抑制FBE，其内置寄生双极结对驱动电流的影响是显而易见的。另一个器件ha使这种寄生双极效应通过上述的引导设计程序(其SPAC为0.5μm)被有效抑制。
这些器件的物理常数和过程变量是：
εtsi＝1.03×10-12(F/cm)；εox＝3.45×10-13(F/cm)；ni＝1.5×1010(cm-3)；vsat＝5×10 6(cm/s)；μe＝670(cm2/(V.s))；μh＝4(cm2/(V.s))；VD＝3.6V时的VT＝0.65(V)；α/Ω＝104(1/V)；lm×Ω＝50(V)；σ＝0.5；Ln＝3×10-4(cm)；Lp＝2.5×10-4(cr(前栅极与P_体之间功函数的差值)(后栅极与P_体之间功函数的差值)(前栅极与高掺杂P_槽之间的功能函数差(tsi＝35(nm)；tox＝9(nm)；(P_体的掺杂浓度)Nb＝28×10 17(cm-3)；BOX＝0.5μm；conc_＝7×10 18(cm-3)；N-＝5×10 18(cm-3)；W p＝12(nm)；q＝1.6×10-19(C)。
参考文献列表；
由同一发明人/申请人提交的其他专利：
·2015年8月7日提交的第14/821,685号美国专利。“基于先进的绝缘体上硅(SOI)、蓝宝石上硅(SOS)和空洞上硅(SON)技术的面积效率和可扩展CMOS性能的方法”。
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权利要求书(按照条约第19条的修改)
1.新发明的专有结构和布局，在图2、图3A、图3B、图3C和图4中示出(图4是SON的情况)；这些要求保护的权利要求和器件结构是针对单支路SOI-MOS，单支路SOS-MOS和单支路SON-MOS；它们在“具体实施方式”部分中被充分描述；
它们都是特别新和独特的，它们包括：
a.高度P掺杂的槽(P_槽)，在其一侧与所述结构的全外围宽度(沿着其P_体)交叉并且在其相对侧(源极中的N区域)接合；其相对于P_体的较高掺杂(通常高一至二个数量级)为P_体中的冲击离子化电流提供了硬隔离层，以横向扩散通过该结，并迫使其沿着结构的更宽的外围宽度通过P_槽变成连接到P_槽的连接基体的源极(BTS)的明显新的配置；这种新颖独特的BTS配置专门将等效电导从P_体转变且大幅度增大，同时将P_槽中的冲击离子化电流分成完全相同的相等量级的平行路径；BTS宽度：WB相对于结构的全外围宽度是非常小的(例如取决于设计，对于具有2μm全外围宽度的器件结构，其范围可以在0.05μm和0.25μm之间)；
b.独特的BTS配置，可以转换P_体和BTS之间的电导；BTS的这种独特配置使得P_体和BTS之间的等效电导至少是同一有效栅极宽度WGeff的器件结构的电导的四倍(4X)，所述结构使用在其全外围宽度的仅一个边缘处的一个单一的BTS条带；
c.P_槽的宽横向尺寸显著增加了P_体和BTS之间的等效电导；其横向尺寸：Wp通常横向延伸不超过LGeff的1/3，这在具有大的LGeffs的器件中是显著的；(但是，如果在面积效率方面作出妥协是可以接受的，它可以像P_光晕的横向宽度那么小)；
d.它们的BTS边缘的圆角与P_槽相接；这抑制了通过P_槽的冲击离子化电流中的电流聚集，并保持了P_体和BTS之间的良好电导；
所要求保护的图2的布局与美国专利US 5,185,280(Houston等人)显著和特别地不同，正如在Houston等人具体专利的图4和图4a中记载的那样，美国专利5,185,280不适用于从用于相同的结构的全外围宽度的栅极下的器件本体得到的相同的等效电导转变，并因此导致寄生双极泄漏比所获得的双极泄漏大4倍以上，根据在相同的偏压条件下的此要求保护的专有布局；此外，US5,185,280中的这种相同的器件结构在光晕槽注入物顶上的体区和n-区之间具有较弱的横向结，并且倾向于在较低的冲击离子化电流下获得正向偏压；这可以首先否定BTS的积极作用；图2中的所述相同的要保护的布局也与美国专利US2004/0142515A1(Assaderaghi等人)的方法明显不同，并且甚至没有将冲击离子化电流从侧向结过滤掉，并且因此导致双极泄漏对于相同的偏压和结构的相同的全外围宽度来说，要高出4倍以上；这也是显著和特别地不同于全部如下专利申请：US 2002/0050614 A1(Unikrishnan等人)、US 2004/0241969 A1(Wu等人)、US 2006/0273391 A1(Diaz等人)、US2005/0205931 A1(Mouli等人)，由于相同的偏压和相同的结构的全外围宽度，由于它们没有BTS或与栅极下的器件本体与BTS之间接触弱导致器件与BTS之间的等效电导弱，所以导致双极泄漏实质上更高。
2.并入或引用如权利要求1a、权利要求1b、权利要求1c和权利要求1d中任意一项所述的全部配置的任何器件结构的任何布局。
3.根据器件主体得到的附加这种等效电导的最佳方法，或者根据图2、图3A、图3B、图3C和图4中示出(图4是SON的情况)的固有内置功能按比例调整它以适应具有较大外围和电流的结构；由于寄生双极性总是从Ib的效应泄漏的事实，所以通过定义这种双极泄漏(IBipolar)的指定容限并提取其相应的Vdrop，从而导致这种容许的低双极性泄漏，附加等效电导；这种提取最好通过在测试芯片上定制的测试结构来完成，这些测试芯片用于精确地参数化Ib和寄生IBipolar的方程模型；所述方法符合系统功能：
WGeff＝(N-1)×SPAC；N≥2
N是BTS条带的数量；如在图2的布局中那样，N＝2时，Ib得到的等效电导是σSPAC的等效电导的两倍；
对于N＝3，Ib和IBipolar极分散在两个分开的路径中，其中Ib的每个部分得到4×σSPAC相同的等效电导；对于N＝4、5、6等情况也是如此，Ib在3、4、5等的情况下分开；每个得到相同的4×σSPAC的分离路径；当Vdrop通过器件主体和BTS之间的这个高等效电导而被最小化时，寄生双极电流(IBipolar)被抑制，并且上述冲击离子化电流模型(Ib)变为接近：
根据给定的ISat(VFG)的值，有效栅极宽度WGeff被确定并且抑制双极泄漏(IBipolar)的相应值被分配；然后根据双极电流模型确定相应的Vdrop；然后从上述系统模型迭代地提取BTS(N)所需条带的数量和条带(SPAC)之间所需的空白。
4.如图5所示的专有布局，并且通过权利要求3中的扩展方法将单支路SOI-MOS、单支路SOS-MOS和单支路SON-MOS扩展到与所需的有效栅极宽度WGeff一样大。
5.如图5所示的类似的专有布局，但是没有在器件全外围宽度两端两个BTS条带，并且在器件外围宽度的边缘处的两个源极扩散被修整为SPAC/2(所有其他远离这些边缘的源极扩散的尺寸仍然是SPAC)；这种类似的专有布局通过单独但类似的符合以下表达式的系统模型的扩展模型，类似地将单支路SOI-MOS、SOS-MOS和SON-MOS扩展到与所需的有效栅极宽度WGeff一样大：
WGeff＝N×SPAC；N≥1是BTS条带的数量；
上面的系统模型可以类似地对器件结构进行排列，使得它的Ib和它的IBipolar分成“2×N”的区段，其中Ib片段中的每一个都形成相同的Vdrop；
显然，对于相同的有效栅极宽度WGeff，根据图5的布局的这种修改可以提供更好的面积效率，由于其采用了较少的BTS条带；随着BTS条带数目N的增加，它的有效栅极宽度WGeff和面积效率接近图5的情况。
6.与图2、图5以及权利要求5的布局的相同布局，但是没有对P_槽接合的BTS边缘进行圆角化(当冲击离子化电流中的P_槽中的电流聚集可以忽略不计时，更像矩形的BTS确实简化了这些器件结构的制造过程)。
7.如权利要求1、权利要求2、权利要求4、权利要求5和权利要求6中所述的所有布局，还具有除SOI、SOS和SON之外任意嵌入的绝缘电解质(例如柔性有机衬底、绝缘基板等)。

Claims (2)

1.专有的基底结构/布局，在图2、图3A、图3B、图3C和图4中示出(图4是SON的情况)。所要求保护的权利要求也在“具体实施方式”部分中被充分描述。可以按照所描述的指导设计方法的描述将所述专有基础布局排列以建立高电流器件。
2.本专利展示和演示的设计方法。其优化器件性能，实现最佳的面积效率布局。
以上两项权利要求可以并且确实覆盖替代BOX或蓝宝石的任何类型的绝缘和/或有机衬底，如图3A、图3B和图3C所示。
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