CN108109968B - 一种半导体器件及半导体器件的制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及半导体器件的制造方法。所述方法包括：提供包含核心电路的衬底，在所述衬底上形成有梳状顶部金属层，所述梳状顶部金属层与核心电路导电连接；在所述梳状顶部金属层上形成钝化层，在所述钝化层中形成露出部分所述顶部金属层的开口；在所述钝化层的开口区域涂覆含有导电颗粒的涂层。根据本发明的方法获得的器件具备稳定的物理不可克隆功能，可提高半导体器件的防攻击能力。

Description

一种半导体器件及半导体器件的制造方法
技术领域
本发明涉及半导体制造领域，具体而言涉及一种半导体器件及半导体器件的制造方法。
背景技术
近年来，随着智能卡、射频识别等物理实体的广泛应用，如何对其实施有效认证已成为确保系统安全的基础问题。面对企图日益复杂的破坏安全半导体器件功能以窃取信息的攻击方式，政府文件的数字化安全保障和银行的安全性亟待提高，也一再显示安全半导体器件比以往任何时候都更加需要用来保护用户的数据、凭证和财务。
物理不可克隆技术是一种创新的方式用来保障个人半导体器件防止数据窃取，利用每一个半导体器件固有的独特的“指纹”，来保护其加密密钥，使得它很难被复制，从而有效保护用户的数据文件。如何让更多的半导体器件带有物理不可克隆功能是将来半导体器件制造的一大趋势。
获取一种稳定的物理不可克隆功能的半导体器件，提高半导体器件的防攻击能力，是集成电路半导体器件设计与制造人员所长期关注的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了获取一种稳定的物理不可克隆功能的半导体器件，提高半导体器件的防攻击能力，本发明提供了一种半导体器件的制造方法，包括：提供包含核心电路的衬底，在所述衬底上形成有梳状顶部金属层，所述梳状顶部金属层与核心电路之间形成有导电连接；在所述梳状顶部金属层上形成钝化层，在所述钝化层中形成露出部分所述梳状顶部金属层的开口；在所述钝化层的开口区域涂覆含有导电颗粒的涂层。
优选的，所述梳状顶部金属层包括多个并排设置的线状金属层，所述线状金属层的第一端通过位于所述线状金属层下部的第一导电通孔连接至所述核心电路，所述开口露出所述线状金属层的第二端。
优选的，所述开口暴露所述线状金属层的端面，在所述开口的下部形成有第二导电通孔，所述开口至少露出部分所述第二导电通孔的顶表面，所述第二导电通孔与所述线状金属层之间彼此绝缘。
优选的，所述第二导电通孔连接至所述核心电路。
优选的，所述开口位于所述线状金属层的上部，其暴露所述线状金属层的第二端的上表面。
优选的，还包括在所述钝化层上形成重布线层的步骤，所述重布线层连接一端与所述核心电路形成导电连接，另一端延伸至所述开口。
优选的，所述导电颗粒粒径大小随机分布，其中部分粒径大于所述开口直径，部分粒径小于所述开口直径。
优选的，所述核心电路包括用于检测所述梳状顶部金属层电阻的检测模块；用于存储最初检测结果的非易失性存储器；用于比较工作时所述梳状顶部金属层电阻与所述最初检测结果的比较模块。
本发明还提供了一种半导体器件，包括：包含核心电路的衬底，形成于所述衬底上的梳状顶部金属层，所述梳状顶部金属层与核心电路之间形成有导电连接；所述梳状顶部金属层上形成有钝化层；所述钝化层中形成有露出部分所述顶部金属层的开口；所述开口区域涂覆有含有导电颗粒的涂层。
优选的，所述梳状顶部金属层包括多个并排设置的线状金属层，所述线状金属层的第一端通过位于所述线状金属层下部的第一导电通孔连接至所述核心电路，所述开口露出所述线状金属层的第二端。
优选的，所述开口暴露所述线状金属层的端面，在所述开口的下部形成有第二导电通孔，所述开口至少露出部分所述第二导电通孔的顶表面，所述第二导电通孔与所述线状金属层之间彼此绝缘。
优选的，所述第二导电通孔连接至所述核心电路。
优选的，所述开口位于所述线状金属层的上部，其暴露所述线状金属层的第二端的上表面。
优选的，还包括在所述钝化层上形成的重布线层，所述重布线层连接一端与所述核心电路形成有导电连接，另一端延伸至所述开口。
优选的，所述导电颗粒的粒径大小随机分布，其中部分粒径大于所述开口直径，部分粒径小于所述开口直径。
优选的，所述核心电路包括用于检测所述梳状顶部金属层电阻的检测模块；用于存储最初检测结果的非易失性存储器；用于比较工作时所述梳状顶部金属层电阻与所述最初检测结果的比较模块。
根据本发明的方法获得的半导体器件，梳状顶部金属层作为电路电阻被检测。在梳状顶部金属层上的开口处涂覆的涂层包含粒径大小随机分布的导电颗粒，其随机填充开口，形成梳状顶部金属层的随机连接和断开。其中，导电颗粒粒径小于开口直径的导电颗粒将落入开口中，将梳状顶部金属层连接，形成电阻连接。导电颗粒粒径大于开口直径的导电颗粒无法落入开口中，将梳状顶部金属层断开，形成电阻断接。检测过程中，包含粒径随机分布的导电颗粒的涂层将梳状顶部金属层随机连接和断接，通过核心电路中检测模块检测半导体器件封装中由导电颗粒导致的电阻连接信息，并将此连接信息输出并保存到非易失性存储其中。在半导体器件工作中，检测模块检测由含有导电颗的粒涂层导致的电阻连接信息，将两个电阻连接信息通过比较模块进行比较，并输出比较结果，从而可检测半导体器件的物理不可克隆功能是否遭到破坏。同时，当半导体器件封装电路被破坏后，将无法复制电阻连接信息，提高提高半导体器件的防攻击能力。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1本为发明的一个实施例中涉及的半导体器件制造过程的示意性流程图；
图2A～2J为本发明一个实施例中涉及的半导体器件制造过程的相关步骤中形成的结构剖视图及平面示意图；
图3本发明的一个实施例中涉及的半导体器件制造方法形成的半导体器件在测试过程中的等效电路图；
图4本发明的另一个实施例中涉及的半导体器件制造过程的示意性流程图；
图5A～5J为本发明的另一个实施例中涉及的半导体器件制造过程的相关步骤中形成的结构剖视图及平面示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述一种半导体器件和半导体器件的制造方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
为了获取一种稳定的物理不可克隆功能的半导体器件，提高半导体器件的防攻击能力，本发明提供了本发明提供了一种半导体器件的制造方法，包括：提供包含核心电路的衬底，在所述衬底上形成有梳状顶部金属层，所述梳状顶部金属层与核心电路之间形成有导电连接；在所述梳状顶部金属层上形成钝化层，在所述钝化层中形成露出部分所述梳状顶部金属层的开口；在所述钝化层的开口区域涂覆含有导电颗粒的涂层。
本发明还提供了一种半导体器件，包括：包含核心电路的衬底，形成于所述衬底上的梳状顶部金属层，所述梳状顶部金属层与核心电路之间形成有导电连接；所述梳状顶部金属层上形成有钝化层；所述钝化层中形成有露出部分所述顶部金属层的开口；所述开口区域涂覆有含有导电颗粒的涂层。
根据本发明的方法获得的半导体器件，梳状顶部金属层作为电路电阻被检测。在梳状顶部金属层上的开口处涂覆的涂层包含粒径大小随机分布的导电颗粒，其随机填充开口，形成梳状顶部金属层的随机连接和断开。其中，导电颗粒粒径小于开口直径的导电颗粒将落入开口中，将梳状顶部金属层连接，形成电阻连接。导电颗粒粒径大于开口直径的导电颗粒无法落入开口中，将梳状顶部金属层断开，形成电阻断接。检测过程中，包含粒径随机分布的导电颗粒的涂层将梳状顶部金属层随机连接和断接，通过核心电路中检测模块检测半导体器件封装中由导电颗粒导致的电阻连接信息，并将此连接信息输出并保存到非易失性存储其中。在半导体器件工作中，检测模块检测由含有导电颗的粒涂层导致的电阻连接信息，将两个电阻连接信息通过比较模块进行比较，并输出比较结果，从而可检测半导体器件的物理不可克隆功能是否遭到破坏。同时，当半导体器件封装电路被破坏后，将无法复制电阻连接信息，提高提高半导体器件的防攻击能力。
实施例一
图1为发明的一个实施例中涉及的半导体器件制造过程的示意性流程图；图2A～2I为本发明一个实施例中涉及的半导体器件制造过程的相关步骤中形成的结构剖视图及平面示意图；下面将结合图1和图2A～2I来详细说明本发明的制作方法。
执行步骤S101：提供包含核心电路的衬底，在所述衬底上形成有梳状顶部金属层，所述梳状顶部金属层连接与核心电路形成导电连接。
首先，提供包含核心电路的衬底，在所述衬底上形成有顶层金属互连层。
参看图2A示出了具备核心电路的衬底剖视图。所述衬底200包含有核心电路。其中包含核心电路的衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，所述衬底200上形成核心电路设置有非易失性存储器，检测模块，比较模块。所述检测模块用于检测所述梳状顶部金属层的电阻；非易失性存储器用于存储最初检测结果；比较模块用于比较工作时所述梳状顶部金属层电阻与所述最初检测结果。
在衬底200上形成顶层金属互连层202和203，形成所述顶层金属互连层的步骤包括：在所述衬底200表面形成介电质绝缘层201；图案化介电质绝缘层以形成待形成的顶部金属互连层图案的沟槽；执行金属材料填充及平坦化工艺形成顶层金属互连层202和203。
所述顶层金属互连层的材料为铝，铜及其他半导体工艺中常用作为电路导通的金属材料，所述层间介电质绝缘层的材料为氧化硅、氮氧化硅、氮化硅以及其他半导体工艺中常见的介质材料。形成层间介电质绝缘层的方法包括用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种；图案化介电质绝缘层包括在介电质绝缘层上方形成光刻胶图案，然后在光刻胶两侧部位涂覆抗蚀剂，进行曝光在介电质绝缘层上方形成光刻胶图案，以所述光刻胶图案为掩膜进行蚀刻，将图案转移至介电质绝缘层上；金属材料填充工艺包括化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本实施例中，所述层间电解质材料采用化学气相沉积(CVD)法形成氧化硅，所述顶层金属互连层的材料采用物理气相沉积(PVD)法填充Al。介电质绝缘层的形成工艺、图案化介电质绝缘层形成的工艺、金属材料填充工艺以及平坦化工艺为本领域技术人员所熟知的工艺，在此不做赘述。
应当予以理解的是，本实施例中包含核心电路的衬底表面形成顶部金属互连层仅仅是示例性的，所述包含核心电路的衬底还可以形成通过导电通孔导通的多层金属互连层结构，其中最上层金属层构成顶层金属互连层。
接着，在衬底的顶层金属互连层上形成两列导电通孔，所述导电通孔与欲形成的梳状顶部金属层数量与位置对应，位于顶层金属互连层的两端。根据待形成的梳状顶部金属层的位置和数量，形成两列导电通孔位于待形成梳状顶部金属层两端，其中一列与待形成梳状顶部金属层第一端相连，另一列位于待形成梳状顶部金属层第二端与所述待形成梳状金属层之间彼此绝缘。
如图2B，示出了封装衬底的顶层金属互连层202和203上形成顶部导电通孔204和206的结构剖视图。图2C，示出了封装衬底的顶层金属互连层202和203上形成顶部导电通孔204和206的平面示意图。
在衬底的顶层金属互连层202和203上形成顶部导电通孔204和206的工艺与形成顶部金属层的工艺一致，具体步骤包括：在顶部金属层202和203以及介电质绝缘层201表面形成介电质绝缘层205；以特定图案为掩膜蚀刻所述介电质绝缘层以形成两列顶部金属层表面通孔204和206，所述通孔分别待形成梳状顶部金属层的两端，其中一列与待形成梳状顶部金属层第一端相连，另一列位于待形成梳状顶部金属层第二端与所述待形成梳状顶部金属层之间彼此绝缘；执行金属材料填充及平坦化工艺，形成顶部金属层表面通孔204和206。所述导电通孔的填充材料为铝，铜及其他半导体工艺中常用作为电路导通的金属材料，所述层间介电质绝缘层的材料为氧化硅、氮氧化硅、氮化硅以及其他半导体工艺中常见的介质材料。在本实施例中，所述层间电解质材料采用化学气相沉积(CVD)法形成氧化硅，所述顶层金属互连层的材料采用物理气相沉积(PVD)法填充Al。介电质绝缘层的形成工艺、图案化介电质绝缘层形成的工艺、金属材料填充工艺以及平坦化工艺为本领域技术人员所熟知的工艺，在此不做赘述。
接着，在导电通孔上形成梳状顶部金属层，所述梳状金属层包括多个并排设置的线状金属层，所述线状金属层的第一端通过位于所述线状金属层下部的第一导电通孔与衬底表面的顶层金属互连层连接，第二端端部位于第二导电通孔旁边与第二导电通孔之间彼此绝缘。所述线状金属层的个数根据测试电路需求设计。
参看图2D，示出了在顶层金属互连层202和203顶部介电质绝缘层205和顶部导电通孔204和206上形成梳状顶部金属层207的剖视图和平面示意图，梳状顶部金属层207第一端通过顶层金属互连层202顶部第一导电通孔204与顶层金属互连层202相连，第二端端部位于第二导电通孔206旁边与第二导电通孔206之间彼此绝缘；图2E示出了在顶层金属互连层202和203顶部介电质绝缘层205和顶部导电通孔204和206上形成梳状顶部金属层207的平面示意图，所述梳状顶部金属层为多个并排设置的线状金属层。其中图2E中虚线标示顶层金属互连层203上第二导电通孔206位于梳状顶部金属层第二端下方与所述梳状金属层之间彼此绝缘。所述线状金属层的个数根据半导体器件测试电路需求设计，以设计一个包含64位密码的电路为例，需设置64个线状金属层。这里给出64位密码电路仅仅是示例性的，本领域技术人员可以根据需要设计不同的线状金属层数量以满足不同电路需求。
形成梳状顶部金属层的工艺与形成顶部金属互连层202和203工艺一致，具体步骤包括：在顶部金属层顶部的顶部导电通孔204和206以及介电质绝缘层205表面形成介电质绝缘层208；以特定图案为掩膜蚀刻所述介电质绝缘层以形成沟槽，所述沟槽一端连接顶部金属互连层202顶部第一导电通孔204相连，另一端位于顶部金属互连层203顶部第二导电通孔206旁边，与第二导电通孔之间彼此绝缘；执行金属材料填充及平坦化工艺。所述梳状顶部金属层的填充材料为铝，铜及其他半导体工艺中常用作为电路导通的金属材料，所述层间介电质绝缘层的材料为氧化硅、氮氧化硅、氮化硅以及其他半导体工艺中常见的介质材料。在本实施例中，所述层间电解质材料采用化学气相沉积(CVD)法形成氧化硅，所述顶层金属互连层的材料采用物理气相沉积(PVD)法填充Al。介电质绝缘层的形成工艺、图案化介电质绝缘层形成的工艺、金属材料填充工艺以及平坦化工艺为本领域技术人员所熟知的工艺，在此不做赘述。
需要说明的是，所述顶层金属互连层及其顶部导电通孔和梳状顶部金属层的形成方法仅仅是示例性的，并不局限于所述方法，本领域技术人员可以根据需要进行选择。需要进一步说明的是，本实施例在衬底表面形成与核心电路导电连接的梳状顶部金属层的方法仅仅是示例性的，本领域技术人员还可以根据需要设计其他形式的连接结构形成梳状顶部金属层与衬底核心电路之间的导电连接。同时还需要说明的是，本实施例中在衬底表面顶部金属层和梳状金属层之间通过垂直导电通孔相连仅仅是示例性的，本领域技术人员还可以根据需要设计若干层金属和通孔互连结构或者其他互连结构，用于实现集成电路其他连接结构及功能。
执行步骤S102：在所述梳状顶部金属层上形成钝化层，所述钝化层中形成有露出部分所述顶部金属层的开口。
在线状金属层上形成钝化层，在钝化层中形成位于所述线状金属层旁边的开口，所述开口暴露述线状金属层的第二端部的端面211，在所述开口的下部形成有第二导电通孔，所述开口至少露出所述第二导电通孔的顶表面，所述第二导电通孔与所述线状金属层之间彼此电绝缘。所述开口的数量根据半导体器件测试电路需求设计与线状金属层个数一致，以设计一个包含64位密码的电路为例，设置64个线状金属层，则需形成64个开口。这里给出64位密码电路仅仅是示例性的，本领域技术人员可以根据需要设计不同的线状金属层数量和开口数量以满足不同电路需求。
参看图2F和2G，在梳状顶部金属层207第二端的旁边形成暴露所述线状金属层207的第二端的端面211的开口的结构剖视图和水平示意图，其中图2G中虚线示出梳状顶部金属层。在所述梳状顶部金属层207的第二端的旁边形成开口210的步骤，包括：首先，在梳状顶部金属层207和顶部介电质绝缘层208上形成钝化层209；然后，以特定的图案为掩膜蚀刻所述介电质绝缘层以形成位于梳状顶部金属层207第二端的旁边的开口210，所述顶部开口暴露出梳状顶部金属层207的第二端的端面211，所述开口210下部为顶层金属互连层203顶部导电通孔206，所述开口露出顶层金属互连层203顶部导电通孔206的顶表面212。
所述梳状顶部金属层207和顶部介电质绝缘层208上形成的钝化层209包括等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS，层中的一种或多种的组合，形成所述钝化层209的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本实施例中，采用化学气象沉积工艺形成依次层叠的PESIN层、PETEOS层、SiN层和TEOS层多为钝化层，所述钝化层厚度依次为：PESIN层650-850埃，PETEOS层3800-4200埃，SiN层650-850埃，TEOS层2400-2600埃。所述图案化钝化层209的步骤包括在钝化层上方形成光刻胶图案，然后在光刻胶两侧部位涂覆抗蚀剂，进行曝光在钝化层上方形成光刻胶图案，以所述光刻胶图案为掩膜进行蚀刻，将图案转移至钝化层上。钝化层的形成工艺以及图案化钝化层形成的工艺为本领域技术人员所熟知的工艺，在此不做赘述。
执行步骤S103：在所述钝化层的开口区域涂覆含有导电颗粒的涂层。
参看图2H、2I和2J，示出了在所述开口区域涂覆含有导电颗粒的涂层后的结构剖视图和平面示意图。在所述开口区域涂覆的导电颗粒粒径大小随机分布，其中部分粒径小于钝化层中开口直径和部分粒径大于钝化层中开口直径，如图2J所示。涂覆以后，粒径小于开口直径的导电颗粒进入到开口中，将顶层金属互连层与梳状顶部金属层的一个线状金属层导通形成电路连接，粒径大于直径的导电颗粒无法进入到开口中，将顶层金属互连层与梳状顶部金属层的一个线状金属层断开形成电路断接。如图2H所示，颗粒粒径小于梳状顶部金属层207旁开口210的颗粒落入开口210中，分别形成与顶层金属和线状金属层的之间的连接，将顶层金属互连层203顶部导电通孔206与梳状顶部金属层207导通；如图2I所示，颗粒粒径大于梳状顶部金属层207旁开口210而无法落入开口210中，与顶层金属和线状金属层之间断接，将顶层金属互连层203顶部导电通孔206与梳状顶部金属层207断开。继续以一个64位的密码为例，梳状顶部金属层设置有64个线状金属层，每个线状金属层第二端部形成有一个开口，在开口区域涂覆导电颗粒后，每个开口中导电颗粒的填充与否形成与线状金属层和顶层金属互连层的连接与断接，从而形成电路的导通和断开两种情况，各自发生的概率均为50％，从而有264个线状金属层导通和断开的情况。应当理解的是，本实施例中所有的“连接”、“相连”，如未明确说明仅表示物理接触，例如，开口中导电颗粒的填充形成的与线状金属层的连接仅指开口中填充的导电颗粒与线状金属层存在物理接触，因导电颗粒可导电，从而形成电路的导电连接；本实施例中所有的“导电连接”“电路连接”或“导通”指形成电路中的“导电连接”，不限于本实施例中所给出的连接方式，任何可形成电路中的“导电连接”的电路布置方式均适用于本发明。
执行步骤S104：执行封装。
为得到完整的半导体器件测试结构，基于前述步骤，完成半导体器件封装，所述封装方式为半导体通用封装方式，在此不再赘述。
实施例二
本实施例中提供一种采用实施例一中的制造方法获得的半导体器件，该半导体器件具备稳定的物理不可克隆功能。
根据实施例一提供的半导体器件的制造方法本发明还提供了一种半导体器件，包括：包含核心电路的衬底，形成于所述衬底上的梳状顶部金属层，所述梳状顶部金属层与核心电路之间形成有导电连接；所述梳状顶部金属层上形成有钝化层；所述钝化层中形成有露出部分所述顶部金属层的开口；所述开口区域涂覆有含有导电颗粒的涂层。
示例性的，所述衬底形成有顶层金属互连层，顶层金属互连层的两端形成有两列，其中第一导电通孔连接至梳状顶部金属层下部，用以形成梳状顶部金属层与核心电路之间的导电连接，第二导电通孔延伸至顶部金属层上钝化层中开口，用以形成开口与核心电路之间的导电连接。所述顶层金属互连层可以是包含核心电路的衬底表层互连层，也可以是在包含核心电路的衬底上形成的通过导电通孔导通的多层金属互连层结构，其中最上层金属层构成顶层金属互连层。
示例性的，所述梳状顶部金属层包括多个并排设置的线状金属层，所述线状金属层的第一端通过位于所述线状金属层下部的第一导电通孔连接至所述核心电路，所述开口露出所述线状金属层的第二端。所述线状金属层的个数根据半导体器件测试结构需求设计，以设计一个包含64位密码的电路为例，需设置64个线状金属层。这里给出64位密码电路仅仅是示例性的，本领域技术人员可以根据需要设计不同的线状金属层数量以满足不同电路需求。
示例性的，所述开口暴露所述线状金属层的端面，在所述开口的下部形成第二导电通孔，所述开口至少露出部分所述第二导电通孔的顶表面，所述第二导电通孔与所述线状金属层彼此之间电绝缘。所述开口的数量根据半导体器件测试电路需求设计与线状金属层个数一致，继续以设计一个包含64位密码的电路为例，设置64个线状金属层，则需形成64个开口。
如图2F所示，包含核心电路的衬底200上形成有顶层金属互连层202和203以及顶层金属互连层表面的顶部导电通孔204和206；在所述衬底上形成有梳状顶部金属层207，在梳状顶部金属层上形成有钝化层209以及钝化层中开口210。其中，梳状顶部金属层207第一端通过顶层金属互连层202表面的顶部导电通孔204与顶层金属互连层202连接，第二端位于顶层金属互连层203表面的顶部导电通孔206的旁边与所述导电通孔206彼此之间电绝缘。开口210露出梳状顶部金属层207的第二端的端面211，并位于顶层金属互连层203表面的顶部导电通孔206的上方，至少露出部分所述第二导电通孔的顶表面212。
所述衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。所述梳状金属层和顶层金属互连层及其表面垂直通孔的材料为铝，铜及其他半导体工艺中常用作为电路导通的金属材料。所述钝化层包括等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS，层中的一种或多种的组合。形成所述顶层金属互连层、顶层金属互连层表面导电通孔、梳状顶部金属层以及梳状顶部金属层表面钝化层及钝化层中开口的方法参考实施例一所述步骤，在此不再赘述。
示例性的，所述区域涂覆导电颗粒的粒径大小随机分布，其中部分粒径大于所述开口直径，部分粒径小于所述开口直径，用于使开口210随机填充，从而使梳状顶部金属层207形成随机的连接和断接，形成测试电路电阻的随机连接和断接，如图2H和2I所示。
示例性的，所述器件包括执行完后续封装工艺后的器件。以得到完整的半导体测试器件。
示例性的，所述衬底200上形成核心电路设置有非易失性存储器，检测模块，比较模块。所述检测模块用于检测所述梳状顶部金属层电阻的；非易失性存储器用于存储最初检测结果的；比较模块用于比较工作时所述梳状顶部金属层电阻与所述最初检测结果。
根据实施例一获得的及实施例二提供的半导体器件在电路测试过程中所形成的电路等效电路图如图3所示，电阻Rx根据的个数分布有电阻1，电阻2，……电阻n。每个电阻R标示梳状顶部金属层207所包含的单个线状金属层构成的电阻。在涂覆导电颗粒的过程中，根据导电颗粒粒径的大小，梳状顶部金属层207每个线状金属层末端210填充情况不同，导致等效电路的断开和连接情况不同。导电颗粒粒径小于210直径时，填充通孔，形成与线状金属层连接，等效电路中R连接；导电颗粒粒径大于210直径时，无法填充通孔，形成与线状金属层断接，等效电路中R断接，等效电路中出现断点，如图3所示。
在实际工作过程中，检测模块检测由导电颗粒导致的电阻连接信息，每一连接电阻信息包含两种情况，电阻连接和电阻断开，各自发生的概率为50％，根据导电颗粒填充开口的情况，电路具备不同的电阻连接情况。以一个64位的密码为例，设置64个，每个连接的梳状顶部金属层代表一个电阻，从而有64个电阻，根据连通和断开的情况，分布不同的电阻连接和断开的情况，相当于有264个电阻连接和断开的情况，从而相当于有264个随机密码。检测过程中，随机分布的断点使电阻随机连接，通过核心电路中的检测模块检测半导体器件封装里由导电颗粒导致的电阻连接信息，并将此连接信息输出并保存到非易失性存储器中。在工作过程中检测模块检测由导电颗粒导致的电阻连接信息，将两个电阻连接信息通过比较模块进行比较，并输出比较结果，从而在半导体器件工作中，通过此方法来检测半导体器件的物理不可克隆功能是否遭到破坏。进一步，当封装电路被破坏后，将无法复制电阻连接信息，从而提高半导体器件的防攻击能力。应当理解的是，本实施例中所有的“连接”、“相连”，如未明确说明仅表示物理接触，例如，开口中导电颗粒的填充形成的与线状金属层的连接仅指开口中填充的导电颗粒与线状金属层存在物理接触，因导电颗粒可导电，从而形成电路的导电连接；本实施例中所有的“导电连接”“电路连接”或“导通”指形成电路中的“导电连接”，不限于本实施例中所给出的连接方式，任何可形成电路中的“导电连接”的电路布置方式均适用于本发明。
实施例三
图4为发明的一个实施例中涉及的半导体器件制造过程的示意性流程图；图5A～5I为本发明一个实施例中涉及的半导体器件制造过程的相关步骤中形成的结构剖视图及平面示意图；下面将结合图4和图5A～5I来详细说明本发明的制作方法。
执行步骤S401：提供包含核心电路的衬底，在所述衬底上形成有梳状顶部金属层，所述梳状顶部金属层连接与核心电路导电连接。
首先，提供包含核心电路的衬底，在所述衬底上形成有顶层金属互连层。
参看图5A示出了具备核心电路的衬底剖视图。所述衬底500包含核心电路。其中包含核心电路的衬底500可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，所述衬底500上形成核心电路设置有非易失性存储器，检测模块，比较模块。所述检测模块用于检测所述梳状顶部金属层电阻的；非易失性存储器用于存储最初检测结果的；比较模块用于比较工作时所述梳状顶部金属层电阻与所述最初检测结果。
在衬底500上形成顶层金属互连层502，形成所述顶层金属互连层的步骤包括：在所述衬底500表面形成介电质绝缘层501；图案化介电质绝缘层以形成待形成的顶部金属层图案的槽开口；执行金属材料填充及平坦化工艺形成顶层金属互连层502。
所述顶层金属互连层材料为铝，铜及其他半导体工艺中常用作为电路导通的金属材料，所述层间介电质绝缘层的材料为氧化硅、氮氧化硅、氮化硅以及其他半导体工艺中常见的介质材料。形成层间介电质绝缘层的方法包括用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种；图案化介电质绝缘层包括在介电质绝缘层上方形成光刻胶图案，然后在光刻胶两侧部位涂覆抗蚀剂，进行曝光在介电质绝缘层上方形成光刻胶图案，以所述光刻胶图案为掩膜进行蚀刻，将图案转移至介电质绝缘层上；金属材料填充工艺包括化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本实施例中，所述层间电解质材料采用氧化硅，所述梳状结构金属材料为Al。介电质绝缘层的形成工艺、图案化介电质绝缘层形成的工艺、金属材料填充工艺以及平坦化工艺为本领域技术人员所熟知的工艺，在此不做赘述。
应当予以理解的是，本实施例中包含核心电路的衬底表面形成顶层金属互连层仅仅是示例性的，所述包含核心电路的衬底还可以形成通过导电通孔导通的多层金属层结构，其中最上层金属层构成顶层金属互连层。
接着，在衬底的顶层金属互连层上形成一列导电通孔，所述导电通孔与欲形成的梳状顶部金属层数量与位置对应，位于待形成梳状顶部金属层第一端下方与待形成梳状顶部金属层相连。
如图5B，示出了封装衬底的顶层金属互连层502上形成顶部导电通孔504的结构剖视图。图5C，示出了封装衬底的顶层金属互连层502上形成顶部导电通孔504平面示意图。
在衬底的顶层金属互连层502上形成顶部导电通孔504工艺与顶部金属层502的形成工艺步骤一致，具体步骤包括：在顶部金属层502以及介电质绝缘层501表面形成介电质绝缘层503；以特定图案为掩膜蚀刻所述介电质绝缘层以形成一列顶部金属层表面通孔504；执行金属材料填充及平坦化工艺，形成顶部金属层表面通孔204和206。所述导电通孔的填充材料为铝，铜及其他半导体工艺中常用作为电路导通的金属材料，所述层间介电质绝缘层的材料为氧化硅、氮氧化硅、氮化硅以及其他半导体工艺中常见的介质材料。在本实施例中，所述层间电解质材料采用化学气相沉积(CVD)法形成氧化硅，所述顶层金属互连层的材料采用物理气相沉积(PVD)法填充Al。介电质绝缘层的形成工艺、图案化介电质绝缘层形成的工艺、金属材料填充工艺以及平坦化工艺为本领域技术人员所熟知的工艺，在此不做赘述。
接着，在导电通孔上形成梳状顶部金属层，所述梳状金属层包括多个并排设置的线状金属层，所述线状金属层的第一端通过位于所述线状金属层下部的导电通孔与衬底表面的顶层金属互连层连接。
参看图5D，示出了在顶层金属互连层502顶部介电质绝缘层503和顶部导电通孔504上形成梳状顶部金属层505的剖视图和平面示意图，梳状顶部金属层507一端通过顶层金属互连层502的顶部导电通孔504与顶层金属互连层502相连。图5E示出了在顶层金属互连层502顶部介电质绝缘层503和顶部导电通孔504上形成梳状顶部金属层505的平面示意图，所述梳状顶部金属层为多个并排设置的线状金属层。所述线状金属层的个数根据半导体器件测试结构需求设计，以设计一个包含64位密码的电路为例，需设置64个线状金属层。这里给出64位密码电路仅仅是示例性的，本领域技术人员可以根据需要设计不同的线状金属层数量以满足不同电路需求。
形成线状金属层507的工艺与顶部金属层502形成工艺步骤一致，具体步骤包括：在顶部金属层顶部的顶部导电通孔504以及介电质绝缘层503表面形成介电质绝缘层506；以特定图案为掩膜蚀刻所述介电质绝缘层以形成槽开口，所述槽开口一端连接顶部金属层502顶部导电通孔；执行金属材料填充及平坦化工艺。所述梳状顶部金属层的填充材料为铝，铜及其他半导体工艺中常用作为电路导通的金属材料，所述层间介电质绝缘层的材料为氧化硅、氮氧化硅、氮化硅以及其他半导体工艺中常见的介质材料。在本实施例中，所述层间电解质材料采用化学气相沉积(CVD)法形成氧化硅，所述顶层金属互连层的材料采用物理气相沉积(PVD)法填充Al。介电质绝缘层的形成工艺、图案化介电质绝缘层形成的工艺、金属材料填充工艺以及平坦化工艺为本领域技术人员所熟知的工艺，在此不做赘述。
需要说明的是，所述顶层金属互连层及其顶部导电通孔和梳状顶部金属层的形成方法仅仅是示例性的，并不局限于所述方法，本领域技术人员可以根据需要进行选择。需要进一步说明的是，本实施例在衬底表面形成与核心电路导电连接的梳状顶部金属层的方法仅仅是示例性的，本领域技术人员还可以根据需要设计其他形式的连接结构形成梳状顶部金属层与衬底核心电路之间的导电连接。同时还需要说明的是，本实施例中在衬底表面顶部金属层和梳状金属层之间通过垂直导电通孔相连仅仅是示例性的，本领域技术人员还可以根据需要设计若干层金属和通孔互连结构或者其他互连结构，用于实现集成电路其他连接结构及功能。
执行步骤S402：在所述梳状顶部金属层上形成钝化层，所述钝化层中形成有露出部分所述顶部金属层的开口。
在梳状顶部金属层上形成钝化层，在钝化层中形成开口，所述开口位于所述梳状顶部金属层的上部，其暴露所述梳状顶部金属层的第二端的上表面。
参看图5F和5G，在所述梳状顶部金属层的第二端顶部形成开口的结构剖视图和水平示意图，其中图2G中虚线示出梳状顶部金属层。形成所述梳状顶部金属层的顶部开口的步骤包括：首先，在梳状顶部金属层505和顶部介电质绝缘层504上形成钝化层506；以特定的图案为掩膜蚀刻所述钝化层506以形成梳状顶部金属层505顶部开口507。所述开口507位于所述梳状顶部金属层的上部，其暴露所述梳状顶部金属层505的第二端的上表面。
所述梳状顶部金属层505和顶部介电质绝缘层504上形成的钝化层506包括等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS，层中的一种或多种的组合，形成所述钝化层506的沉积方法可以选用化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。本实施例中，采用化学气象沉积工艺形成依次层叠的PESIN层、PETEOS层、SiN层和TEOS层多为钝化层，所述钝化层厚度依次为：PESIN层650-850埃，PETEOS层3800-4200埃，SiN层650-850埃，TEOS层2400-2600埃。所述图案化钝化层506的步骤包括在钝化层上方形成光刻胶图案，然后在光刻胶两侧部位涂覆抗蚀剂，进行曝光在钝化层上方形成光刻胶图案，以所述光刻胶图案为掩膜进行蚀刻，将图案转移至钝化层上。钝化层的形成工艺以及图案化钝化层形成的工艺为本领域技术人员所熟知的工艺，在此不做赘述。
执行步骤S403：在所述钝化层的开口区域涂覆含有导电颗粒的涂层。
参看图5H、5I和5J，示出了在所述区域涂覆导电颗粒涂层后的结构的剖视图和平面示意图。在所述区域涂覆的导电颗粒粒径大小随机分布，其中包含粒径小于钝化层中开口直径的导电颗粒和粒径大于开口直径的导电颗粒，如图5J所示。涂覆以后，粒径小于钝化层中开口直径的导电颗粒进入到中，形成与线状金属层的连接，将梳状顶部金属层与外接测试线路导通；粒径大于开口直径的导电颗粒无法进入到开口中，形成与线状金属层的断接，将梳状顶部金属层与外接测试线路断开。如图5H所示，颗粒粒径小于梳状顶部金属层505顶部开口507的颗粒落入顶部开口507中，形成与线状金属层的连接，将梳状顶部金属层505与外接测试电路导通；如图5I所示，颗粒粒径大于梳状顶部金属层505顶部开口507而无法落入顶部开口507中，形成与线状金属层的断接，将梳状顶部金属层505与外接测试电路断开。继续以一个64位的密码为例，梳状顶部金属层设置有64个线状金属层，每个线状金属层第二端部形成有一个开口，在开口区域涂覆导电颗粒后，每个开口中导电颗粒的填充与否形成与线状金属层与断接，从而形成电路的导通和断开两种情况，各自发生的概率均为50％，从而有264个线状金属层导通和断开的情况。应当理解的是，本实施例中所有的“连接”、“相连”，如未明确说明仅表示物理接触，例如，开口中导电颗粒的填充形成的与线状金属层的连接仅指开口中填充的导电颗粒与线状金属层存在物理接触，因导电颗粒可导电，从而形成电路的导电连接；本实施例中所有的“导电连接”“电路连接”或“导通”指形成电路中的“导电连接”，不限于本实施例中所给出的连接方式，任何可形成电路中的“导电连接”的电路布置方式均适用于本发明。
执行步骤S404：进行重布线层(RDL)设计，并执行封装。
在钝化层上进行重布线层设计，所述重布线层一端延伸至钝化层中开口，另一端与所述衬底中核心电路形成导电连接。在钝化层中进行重布线层设计的步骤包括在涂布导电颗粒的钝化层表面沉积金属层和介质层并图形化介质层露出金属层的步骤。采用半导体通用封装工艺执行后续封装。重布线层工艺和封装工艺为半导体领域技术人员所熟知的工艺，在此不再赘述。
实施例四
本实施例中提供一种采用实施例一中的制造方法获得的半导体器件，该半导体器件具备稳定的物理不可克隆功能。
根据实施例三提供的半导体器件的制造方法本发明还提供了一种半导体器件，包括：包含核心电路的衬底，形成于所述衬底上的梳状顶部金属层，所述梳状顶部金属层与核心电路之间形成有导电连接；所述梳状顶部金属层上形成有钝化层；所述钝化层中形成有露出部分所述顶部金属层的开口；所述开口区域涂覆有含有导电颗粒的涂层。
示例性的，所述衬底包含顶层金属互连层，顶层金属互连层上形成有导电通孔连接至梳状顶部金属层下部，用以形成梳状顶部金属层与核心电路之间的导电连接。所述顶层金属互连层可以是包含核心电路的衬底表层互连层，也可以是在包含核心电路的衬底上形成的通过导电通孔导通的多层金属互连层结构，其中最上层金属层构成顶层金属互连层。
示例性的，所述梳状顶部金属层包括多个并排设置的线状金属层，所述线状金属层的第一端与所述包含核心电路的衬底通过导电通孔连接，所述钝化层中开口露出所述线状金属层的第二端。所述线状金属层的个数根据半导体器件测试结构需求设计，以设计一个包含64位密码的电路为例，需设置64个线状金属层。这里给出64位密码电路仅仅是示例性的，本领域技术人员可以根据需要设计不同的线状金属层数量以满足不同电路需求。
示例性的，所述开口位于所述线状金属层的上部，其暴露所述线状金属层的第二端的上表面。所述开口的数量根据半导体器件测试电路需求设计与线状金属层个数一致，继续以设计一个包含64位密码的电路为例，设置64个线状金属层，则需形成64个开口。
如图5F所示，包含核心电路的衬底500上形成有顶层金属互连层502以及顶层金属互连层表面的顶部导电通孔504；在所述衬底上形成有梳状顶部金属层505，在梳状顶部金属层上形成有钝化层506以及钝化层中开口507。其中，梳状顶部金属层505第一端通过顶层金属互连层502表面的顶部导电通孔504与顶层金属互连层502连接。开口507位于梳状顶部金属层505第二端表面并露出所述第二端表面。
所述衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。所述梳状金属层和顶层金属互连层及其表面垂直通孔的材料为铝，铜及其他半导体工艺中常用作为电路导通的金属材料。所述钝化层包括等离子增强氮化硅层PESIN层、等离子增强正硅酸乙酯PETEOS层、SiN层以及正硅酸乙酯TEOS，层中的一种或多种的组合。形成所述顶层金属互连层、顶层金属互连层表面导电通孔、梳状顶部金属层以及梳状顶部金属层表面钝化层及钝化层中开口的方法参考实施例三所述步骤，在此不再赘述。
示例性的，所述区域涂覆导电颗粒的粒径大小随机分布，其中部分粒径大于所述开口直径，部分粒径小于所述开口直径，用于使开口507随机填充，从而使梳状顶部金属层505形成随机的连接和断接，形成测试电路电阻的随机连接和断接，如图5H和5I所示。
示例性的，所述器件包括执行完重布线层工艺以及后续封装工艺后的器件。所述重布线层一端延伸至所述开口，所述重布线层与所述核心电路形成有导电连接，所述封装步骤得到完整的半导体器件测试结构
示例性的，所述衬底500上形成核心电路设置有非易失性存储器，检测模块，比较模块。所述检测模块用于检测所述梳状顶部金属层电阻的；非易失性存储器用于存储最初检测结果的；比较模块用于比较工作时所述梳状顶部金属层电阻与所述最初检测结果。
根据实施例三获得的及实施例四提供的半导体器件在电路测试过程中所形成的电路等效电路图如图3所示，电阻Rx根据的个数分布有电阻1，电阻2，……电阻n。每个电阻R标示梳状顶部金属层505包含的线状金属层构成的电阻。在涂覆导电颗粒的过程中，根据导电颗粒粒径的大小，每一个线状金属层末端开口507填充情况不同，导致等效电路的断开和连接情况不同。导电颗粒粒径小于开口507直径时，填充开口，形成与线状金属层连接，等效电路中R连接；导电颗粒粒径大于开口507直径时，无法填充开口，形成线状金属层断接，等效电路中R断接，等效电路连接出现断点，如图3所示。
在实际工作过程中，检测模块检测由导电颗粒导致的电阻连接信息，每一连接电阻信息包含两种情况，电阻连接和电阻断开，各自发生的概率为50％，根据导电颗粒填充开口的情况，电路具备不同的电阻连接情况。以一个64位的密码为例，设置64个，每个连接的梳状顶部金属层代表一个电阻，从而有64个电阻，根据连通和断开的情况，分布不同的电阻连接和断开的情况，相当于有264个电阻连接和断开的情况，从而相当于有264个随机密码。检测过程中，随机分布的断点使电阻随机连接，通过核心电路中的检测模块检测半导体器件封装里由导电颗粒导致的电阻连接信息，并将此连接信息输出并保存到非易失性存储器中。在工作过程中检测模块检测由导电颗粒导致的电阻连接信息，将两个电阻连接信息通过比较模块进行比较，并输出比较结果，从而在半导体器件工作中，通过此方法来检测半导体器件的物理不可克隆功能是否遭到破坏。进一步，当封装电路被破坏后，将无法复制电阻连接信息，从而提高半导体器件的防攻击能力。应当理解的是，本实施例中所有的“连接”、“相连”，如未明确说明仅表示物理接触，例如，开口中导电颗粒的填充形成的与线状金属层的连接仅指开口中填充的导电颗粒与线状金属层存在物理接触，因导电颗粒可导电，从而形成电路的导电连接；本实施例中所有的“导电连接”“电路连接”或“导通”指形成电路中的“导电连接”，不限于本实施例中所给出的连接方式，任何可形成电路中的“导电连接”的电路布置方式均适用于本发明。
综上所述，根据本发明的方法获得的半导体器件，梳状顶部金属层作为电路电阻被检测。在梳状顶部金属层上的开口处涂覆的涂层包含粒径大小随机分布的导电颗粒，其随机填充开口，形成梳状顶部金属层的随机连接和断开。其中，导电颗粒粒径小于开口直径的导电颗粒将落入开口中，将梳状顶部金属层连接，形成电阻连接。导电颗粒粒径大于开口直径的导电颗粒无法落入开口中，将梳状顶部金属层断开，形成电阻断接。检测过程中，包含粒径随机分布的导电颗粒的涂层将梳状顶部金属层随机连接和断接，通过核心电路中检测模块检测半导体器件封装中由导电颗粒导致的电阻连接信息，并将此连接信息输出并保存到非易失性存储其中。在半导体器件工作中，检测模块检测由含有导电颗的粒涂层导致的电阻连接信息，将两个电阻连接信息通过比较模块进行比较，并输出比较结果，从而可检测半导体器件的物理不可克隆功能是否遭到破坏。同时，当半导体器件封装电路被破坏后，将无法复制电阻连接信息，提高提高半导体器件的防攻击能力。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (14)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供包含核心电路的衬底，在所述衬底上形成有梳状顶部金属层，所述梳状顶部金属层与核心电路之间形成有导电连接；
在所述梳状顶部金属层上形成钝化层，在所述钝化层中形成露出部分所述梳状顶部金属层的开口；
在所述钝化层的开口区域涂覆含有导电颗粒的涂层，所述导电颗粒粒径大小随机分布，其中部分粒径大于所述开口直径，部分粒径小于所述开口直径以使所述导电颗粒随机填充所述开口。
2.如权利要求1所述的方法，其特征在于，所述梳状顶部金属层包括多个并排设置的线状金属层，所述线状金属层的第一端通过位于所述线状金属层下部的第一导电通孔连接至所述核心电路，所述开口露出所述线状金属层的第二端。
3.如权利要求2所述的方法，其特征在于，所述开口暴露所述线状金属层第二端的端面，在所述开口的下部形成有第二导电通孔，所述开口至少露出部分所述第二导电通孔的顶表面，所述第二导电通孔与所述线状金属层之间彼此电绝缘。
4.如权利要求3所述的方法，其特征在于，所述第二导电通孔连接至所述核心电路。
5.如权利要求2所述的方法，其特征在于，所述开口位于所述线状金属层的上部，其暴露所述线状金属层的第二端的上表面。
6.如权利要求5所述的方法，其特征在于，还包括在所述钝化层上形成重布线层的步骤，所述重布线层连接一端与所述核心电路形成导电连接，另一端延伸至所述开口。
7.如权利要求1所述的方法，其特征在于，所述核心电路包括用于检测所述梳状顶部金属层电阻的检测模块；用于存储最初检测结果的非易失性存储器；用于比较工作时所述梳状顶部金属层电阻与所述最初检测结果的比较模块。
8.一种半导体器件，其特征在于，所述器件包括：
包含核心电路的衬底，形成于所述衬底上的梳状顶部金属层，所述梳状顶部金属层与核心电路之间形成有导电连接；
所述梳状顶部金属层上形成有钝化层，所述钝化层中形成有露出部分所述梳状顶部金属层的开口；
所述开口区域涂覆有含有导电颗粒的涂层，所述导电颗粒粒径大小随机分布，其中部分粒径大于所述开口直径，部分粒径小于所述开口直径以使所述导电颗粒随机填充所述开口。
9.如权利要求8所述的器件，其特征在于，所述梳状顶部金属层包括多个并排设置的线状金属层，所述线状金属层的第一端通过位于所述线状金属层下部的第一导电通孔连接至所述核心电路，所述开口露出所述线状金属层的第二端。
10.如权利要求9所述的器件，其特征在于，所述开口暴露所述线状金属层的端面，在所述开口的下部形成第二导电通孔，所述开口至少露出部分所述第二导电通孔的顶表面，所述第二导电通孔与所述线状金属层连接之间彼此电绝缘。
11.如权利要求10所述的器件，其特征在于，所述第二导电通孔连接至所述核心电路。
12.如权利要求9所述的器件，其特征在于，所述开口位于所述线状金属层的上部，其暴露所述线状金属层的第二端的上表面。
13.如权利要求12所述的器件，其特征在于，还包括在所述钝化层上形成的重布线层，所述重布线层连接一端与所述核心电路形成有导电连接，另一端延伸至所述开口。
14.如权利要求8所述的器件，其特征在于，所述核心电路包括用于检测所述梳状顶部金属层电阻的检测模块；用于存储最初检测结果的非易失性存储器；用于比较工作时所述梳状顶部金属层电阻与所述最初检测结果的比较模块。
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