CN108052478A - 一种基于fpga的桥接装置 - Google Patents

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Abstract

本发明公开了一种基于FPGA的桥接装置，其中FPGA接收两路高速串行LVDS传输电路的数据，完成数据的分类存储，并通过多种通信接口转发至PowerPC处理器，由PowerPC处理器负责多类数据的整理与分析。本发明充分利用FPGA技术编程灵活的特点，结合PowerPC处理器强大的数据通信和数据处理能力以及LVDS高速串行接口低功耗、低误码率、低串扰和低辐射等优点，根据不同数据类型合理分配存储空间并选择适宜的数据交互接口，确保带宽高达800Mbps的数据的高效处理和稳定传输，有效提高了系统的稳定性和健壮性。

Description

一种基于FPGA的桥接装置
技术领域
本发明涉及FPGA技术、PowerPC处理器、LVDS高速串行接口等通信技术领域，具体涉及一种基于FPGA的桥接装置。
背景技术
随着物联网技术的飞速发展，高带宽数据的传输和处理装置越来越受到业界的追捧。通常，系统间交互数据的类型有多种，系统的数据接收端需要在其中某个环节对不同类型的数据进行区分。选择一种合理的传输方式，并在适宜的时机对不同类型数据进行区分，能够有效提高数据传输的效率和准确性，进而提高系统的健壮性和稳定性。
现场可编程门阵列(Field Programmable Gate Array，FPGA)技术，具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点，是小批量系统提高系统集成度、可靠性与灵活性的最佳选择之一。
PowerPC处理器具有可伸缩性好、方便灵活的特点，具有强大的数据交互和处理能力，并提供了多种数据通信接口，能够有效满足高带宽的数据交互和处理的需求。
低压差差分信号(Low-Voltage Differential Signaling，LVDS)高速串行接口技术，既有效利用LVDS接口低功耗、低误码率、低串扰和低辐射等特点，又充分发挥高速串行技术的优势，能够满足高带宽数据的有效传输。
发明内容
为了提高系统的健壮性和稳定性，本发明提供了一种基于FPGA的桥接装置。
为实现上述发明目的，本发明提供以下技术方案：
一种基于FPGA的桥接装置，所述装置包括：
高速串行LVDS传输电路，用于接收和发送高速串行LVDS数据；
FPGA芯片，与所述多路高速串行LVDS传输电路通信连接，用于分类存储接收的LVDS数据，并转发所述LVDS数据至PowerPC处理器；还用于分类存储接收的处理数据，并转发所述处理数据至高速串行LVDS传输电路；
PowerPC处理器，与所述FPGA芯片通信连接，用于对接收的LVDS数据进行整理和/或分析，获得整理数据，并发送所述整理数据至所述FPGA芯片；
第一DDR(Double Data Rate，双倍速率同步动态随机存储器)，与所述PowerPC处理器通信连接，用于存储处理数据；
网络接口，与所述PowerPC处理器连接，用于实现所述PowerPC处理器与外界系统进行交互。
本发明提供的桥接装置通过高速串行LVDS传输电路和网络接口，完成与其他系统的数据交互功能，且能根据数据类型和数据量，合理分配DDR存储单元，实现数据的高效处理和稳定传输，且PowerPC处理器一方面可通过网络接口与其他系统进行数据和命令交互，另一方面可通过FPGA与其他系统进行高带宽的数据交互。
其中，所述的高速串行LVDS传输电路包括：
相连接的解串器和均衡器，解串器和均衡器共同用于接收高速串行LVDS数据；
相连接的串行器和驱动器，串行器和驱动器共同用于发送高速串行LVDS数据。
其中，所述FPGA芯片包括：
LVDS数据收发器，用于与所述高速串行LVDS传输电路完成并行数据的接收与发送；
转发内存控制器，根据数据类型，为不同并行数据分别提供缓存空间，并与所述PowerPC处理器进行数据交互。
其中，所述转发内存控制器包括：
数据接口，用于实现与所述PowerPC处理器的并行数据交互；
接口子控制器，用于根据数据类型，控制所述第一DDR中并行数据的读取与写入操作；
第二DDR，用于转发内存控制器中并行数据的缓存。
所述的并行数据既包括高速串行LVDS传输电路的LVDS数据和PowerPC处理器的处理数据。
其中，所述数据接口包括：
PCIE数据接口，用于传输高带宽数据；
Local Bus数据接口，用于传输带宽稍低的数据；
I2C数据接口，用于传输重要的控制数据。
本发明提供的桥接装置中，设置了多种数据接口，能够根据交互数据的类型和数据量，选择相应的数据接口传输，能够有效提高数据传输的效率和准确性，进而提高系统的健壮性和稳定性。
具体地，所述桥接装置包括2路高速串行LVDS传输电路，2片第二DDR，4片第一DDR，4路千兆网络接口。这样的设计，使得桥接装置既能够满足大部分系统间的数据交互，还能够使得结构体积小，便于应用。
与现有技术相比，本发明具有的有益效果为：
本发明提供的桥接装置能够充分利用FPGA技术编程灵活的特点，结合PowerPC处理器强大的数据通信和数据处理能力以及LVDS高速串行接口低功耗、低误码率、低串扰和低辐射等优点，根据不同数据类型合理分配存储空间并选择适宜的数据交互接口，确保带宽高达800Mbps的数据的高效处理和稳定传输，有效提高了系统的稳定性和健壮性。
附图说明
图1是实施例提供的基于FPGA的桥接装置的结构示意图。
具体实施方式
为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例对本发明进行进一步的详细说明。应当理解，此处所描述的具体实施方式仅仅用以解释本发明，并不限定本发明的保护范围。
图1是实施例提供的基于FPGA的桥接装置的外部结构示意图。如图1所示，本实施例提供的桥接装置包括：两路高速串行LVDS传输电路110、FPGA120、PowerPC处理器130、第一DDR140、网络接口(千兆网络)150。
FPGA120分别通过相应接口连接两路高速串行LVDS传输电路110和PowerPC处理器130，完成高速串行LVDS传输电路110与PowerPC处理器130之间多种类型数据的接收、发送功能。对于PowerPC处理器130向两路高速串行LVDS电路110发送数据的功能，FPGA120负责对多种类型数据的封装、分类存储和转发；对于两路LVDS电路110向PowerPC处理器130发送数据的功能，FPGA120负责对多种类型数据的识别、分类存储和转发。
FPGA120实现两路高速串行LVDS传输电路110和PowerPC处理器130之间的数据交互功能，充分利用LVDS低功耗、低误码率、低串扰和低辐射等特点，并对数据进行分类存储和传输，有效提高了系统的稳定性和健壮性。
高速串行LVDS传输电路110包括相连接的串行器111和驱动器112，相连接的解串器113和均衡器114。其中，串行器111和驱动器112共同用于发送高速串行LVDS数据，解串器113和均衡器114共同用于接收高速串行LVDS数据。
FPGA120包括LVDS数据收发器121、转发内存控制器122，其中转发内存控制器122包括数据接口(PCIE，Local Bus，I2C)123、接口子控制器124、第二DDR 125。
具体地，FPGA芯片120通过LVDS数据收发器121连接两路高速串行LVDS传输电路110，通过数据接口(PCIE，Local Bus，I2C)123连接PowerPC处理器130，完成两路高速串行LVDS传输电路110和PowerPC处理器130之间的数据交互功能。
其中，LVDS数据收发器121作为两路高速串行LVDS传输电路110与FPGA内部的转发内存控制器122的信号接口，提供两路高速串行LVDS传输电路110与FPGA的数据接收、发送操作。
转发内存控制器122用于完成LVDS数据收发器121与PowerPC处理器130的信号接口，通过数据接口(PCIE，Local Bus，I2C)123与PowerPC处理器130进行数据交互，通过接口子控制器124协调管理第二DDR(2片)125，进行不同类型数据的缓存。
当两路高速串行LVDS传输电路110有数据需发送至PowerPC处理器130时，高速串行LVDS传输电路110通过LVDS数据收发器121接口信号通知FPGA。LVDS数据收发器121接收来自高速串行LVDS传输电路110的数据，识别后按照数据类型，存储于转发内存控制器122的第二DDR(2片)125中。其中，数据写入操作通过转发内存控制器122内部的接口子控制器124完成。当满足一定条件时，接口子控制器124通过数据接口(如PCIE，Local Bus，I2C)123向PowerPC处理器130发送接收数据请求。PowerPC处理器130响应请求后，通过数据接口(PCIE，Local Bus，I2C)123和接口子控制器124读取第二DDR(2片)125指定单元中的数据，其中与PowerPC处理器130进行数据交互的具体数据接口，由接口子控制器124根据数据类型确定。
当PowerPC处理器130有数据需发送至两路高速串行LVDS传输电路110时，PowerPC处理器130通过数据接口(PCIE，Local Bus，I2C)123接口信号通知FPGA。接口子控制器124接收来自PowerPC处理器130的数据，并存储于转发内存控制器122的第二DDR(2片)125中。其中与PowerPC处理器130进行数据交互的具体数据接口，由接口子控制器124根据数据类型确定。当满足一定条件时，接口子控制器124读取第二DDR(2片)125指定单元中的数据，进行封装后，通过LVDS数据收发器121发送至高速串行LVDS传输电路110。
PowerPC处理器130对接收的数据进行处理后，将相应的处理数据存储到第一DDR(4片)140中，此外，PowerPC处理器130通过千兆网络接口150与外界进行数据交互。
本实施例提供的桥接装置通过高速串行LVDS传输电路和网络接口，完成与其他系统的数据交互功能，且能根据数据类型和数据量，合理分配DDR存储单元，实现数据的高效处理和稳定传输，且PowerPC处理器一方面可通过网络接口与其他系统进行数据和命令交互，另一方面可通过FPGA与其他系统进行高带宽的数据交互。
以上所述的具体实施方式对本发明的技术方案和有益效果进行了详细说明，应理解的是以上所述仅为本发明的最优选实施例，并不用于限制本发明，凡在本发明的原则范围内所做的任何修改、补充和等同替换等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种基于FPGA的桥接装置，其特征在于，所述装置包括：
高速串行LVDS传输电路，用于接收和发送高速串行LVDS数据；
FPGA芯片，与所述多路高速串行LVDS传输电路通信连接，用于分类存储接收的LVDS数据，并转发所述LVDS数据至PowerPC处理器；还用于分类存储接收的处理数据，并转发所述处理数据至高速串行LVDS传输电路；
PowerPC处理器，与所述FPGA芯片通信连接，用于对接收的LVDS数据进行整理和/或分析，获得处理数据，并发送所述整理数据至所述FPGA芯片；
第一DDR，与所述PowerPC处理器通信连接，用于存储处理数据；
网络接口，与所述PowerPC处理器连接，用于实现所述PowerPC处理器与外界系统进行交互。
2.如权利要求1所述的基于FPGA的桥接装置，其特征在于，所述的高速串行LVDS传输电路包括：
相连接的解串器和均衡器，用于接收高速串行LVDS数据；
相连接的串行器和驱动器，用于发送高速串行LVDS数据。
3.如权利要求1所述的基于FPGA的桥接装置，其特征在于，所述FPGA芯片包括：
LVDS数据收发器，用于与所述高速串行LVDS传输电路完成并行数据的接收与发送；
转发内存控制器，根据数据类型，为不同并行数据分别提供缓存空间，并与所述PowerPC处理器进行数据交互。
4.如权利要求3所述的基于FPGA的桥接装置，其特征在于，所述转发内存控制器包括：
数据接口，用于实现与所述PowerPC处理器的并行数据交互；
接口子控制器，用于根据数据类型，控制所述第一DDR中并行数据的读取与写入操作；
第二DDR，用于转发内存控制器中并行数据的缓存。
5.如权利要求4所述的基于FPGA的桥接装置，其特征在于，所述数据接口包括：
PCIE数据接口，用于传输高带宽数据；
Local Bus数据接口，用于传输带宽稍低的数据；
I2C数据接口，用于传输重要的控制数据。
6.如权利要求1～5任一所述的基于FPGA的桥接装置，其特征在于，所述桥接装置包括2路高速串行LVDS传输电路，2片第二DDR，4片第一DDR，4路千兆网络接口。
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