CN107909961A - 显示装置 - Google Patents

Abstract

本发明公开了一种显示装置，包含一像素电路、一源极驱动器、一第一驱动器以及一第二驱动器。像素电路包含一发光单元。源极驱动器提供一数据信号给像素电路。第一驱动器接收一第一电压以及至少一控制信号，且输出一第一驱动信号给像素电路。第二驱动器接收第一电压、一第二电压、一第三电压以及该至少一控制信号，且输出一第二驱动信号给像素电路。发光单元依据数据信号、第一驱动信号、第二驱动信号以及一第四电压发光。

Description

显示装置

技术领域

本发明中所述实施例内容是有关于一种显示相关技术，且特别是有关于一种显示装置。

背景技术

随着显示技术的发展，栅极驱动基板技术(Gate on Array；GOA)已应用至显示装置中，以达到窄边化的功效。

然而，在现有技术中，采用GOA技术的显示装置需搭配额外的设计以完成显示操作。额外的设计例如是共用电路(sharing CKTs)。如此，将使得显示装置的设计变的更为复杂且不利于显示装置的窄边化。

发明内容

本发明内容的一实施方式是关于一种显示装置。显示装置包含一像素电路、一源极驱动器、一第一驱动器以及一第二驱动器。像素电路包含一发光单元。源极驱动器提供一数据信号给像素电路。第一驱动器接收一第一电压以及至少一控制信号，且输出一第一驱动信号给像素电路。第二驱动器接收第一电压、一第二电压、一第三电压以及该至少一控制信号，且输出一第二驱动信号给像素电路。发光单元依据数据信号、第一驱动信号、第二驱动信号以及一第四电压发光。

本发明内容的一实施方式是关于一种显示装置。显示装置包含一像素电路、一源极驱动器以及一第一驱动器。像素电路包含一发光单元。源极驱动器提供一数据信号给像素电路。第一驱动器接收一第一电压、一第二电压、一第三电压以及至少一控制信号，且输出一第一驱动信号以及一第二驱动信号给该像素电路。发光单元依据数据信号、第一驱动信号、第二驱动信号以及第四电压发光。

本发明内容的一实施方式是关于一种显示装置。显示装置包含一数据写入晶体管、一第一驱动晶体管以及一第二驱动晶体管。数据写入晶体管包含一控制端、一第一端以及一第二端。数据写入晶体管的控制端接收一第一驱动信号。数据写入晶体管的第一端接收一数据信号。第一驱动晶体管包含一控制端、一第一端以及一第二端。第一驱动晶体管的控制端耦接数据写入晶体管的第二端。第一驱动晶体管的第一端接收一第二驱动信号。第一驱动晶体管的第一端与第一驱动晶体管的控制端通过一电容耦接。第一驱动晶体管依据数据信号以及第二驱动信号产生一驱动电流。第二驱动晶体管包含一控制端、一第一端以及一第二端。第二驱动晶体管的控制端接收一第三驱动信号。第二驱动晶体管的第一端耦接第一驱动晶体管的第二端。第二驱动晶体管依据第三驱动信号导通，以协同第一驱动晶体管提供驱动电流给一发光单元。

综上所述，通过应用上述一实施例，可简化显示装置的设计且有利于显示装置的窄边化。

附图说明

为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附图式的说明如下：

图1是依照本发明一些实施例所绘示的一种显示装置的示意图；

图2是依照本发明一些实施例所绘示的一种移位暂存电路的电路图；

图3是依照本发明一些实施例所绘示的一种移位暂存电路的电路图；

图4是依照本发明一些实施例所绘示的图2以及图3的移位暂存电路中不同信号的时序图；

图5是依照本发明一些实施例所绘示的一种显示装置的示意图；

图6是依照本发明一些实施例所绘示的一种移位暂存电路的电路图；

图7A～7D是依照本发明一些实施例所绘示图1的显示装置的两驱动器与像素电路的操作示意图；以及

图8是依照本发明一些实施例所绘示的图7A～7D中不同信号的时序图。

其中，附图标记：

100、500：显示装置

110：显示区

1102：像素电路

120：源极驱动器

130、140、530：驱动器

200、300、600：移位暂存电路

150：电源供应电路

160：电路板

VGH、OVDD、VREF、OVSS、VGL、V2、V3：电压

CKOUT、CKRST：控制信号

DATA、DATA0：数据信号

SNL[0]、SNL[1]、SNL[2]、GN[1]、GN[2]、GN[3]、GN[i]、SNR[0]、SNR[1]、SNR[2]、AO[1]、AO[2]、AO[3]、AO[j]、SN[0]、SN[1]、SN[2]、SN[3]、SN[i]、AO[1]、AO[2]、AO[3]、AO[i]：驱动信号

130[1]、130[2]、130[3]、130[i]、140[1]、140[2]、1430[3]、140[j]、530[1]、530[2]、530[3]、530[i]：移位暂存电路

L0：发光单元

B：部分电路

C3、C6、C7：电容

K1、K2、K3、K4、K5、K6、Q1、Q2、Q3、Q4、Q5、Q6、Q7、Q8：晶体管

CK：时脉信号

BT、N3、BT3、BT6、N7、N8、R1、R2、R3：节点

Y1、Y2、Y3、Y4、Y5、Y6、：期间

U0：数据写入晶体管

U1、U2：驱动晶体管

Id：驱动电流

T1：重置期间

T2：数据写入期间

T3：发光期间

具体实施方式

下文是举实施例配合所附图式作详细说明，但所提供的实施例并非用以限制本发明所涵盖的范围，而结构运作的描述非用以限制其执行的顺序，任何由元件重新组合的结构，所产生具有均等功效的装置，皆为本发明所涵盖的范围。另外，图式仅以说明为目的，并未依照原尺寸作图。为使便于理解，下述说明中相同元件或相似元件将以相同的符号标示而言明。

在全篇说明书与申请专利范围所使用的用词(terms)，除有特别注明外，通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。

关于本文中所使用的“第一”、“第二”、“第三”…等，并非特别指称次序或顺位的意思，亦非用以限定本发明，其仅仅是为了区别以相同技术用语描述的元件或操作而已。

在本文中所使用的用词“包含”、“包括”、“具有”、“含有”等等，均为开放性的用语，即意指包含但不限于。

在本文中所使用的用词“耦接”亦可指“电性耦接”，且用词“连接”亦可指“电性连接”。“耦接”及“连接”亦可指二个或多个元件相互配合或相互互动。

请参考图1。图1是依照本发明一些实施例所绘示的一种显示装置100的示意图。在一些实施例中，显示装置100包含显示区110、源极驱动器120、第一驱动器130、第二驱动器140、电源供应电路150以及电路板160。在一些实施例中，第一驱动器130及/或第二驱动器140是栅极驱动器。

在一些实施例中，显示区110包含多个像素(pixel)。该些像素以阵列形式排列。各个像素包含像素电路1102。像素电路1102包含发光单元(例如：图7A中的发光单元L0)。发光单元L0例如是发光二极管(LED)、有机发光二极管(OLED)或其他发光元件。关于像素电路1102的实现方式将于后段进行叙述。

为易于理解的目的，图1仅绘示一个像素电路1102。显示区110中像素电路1102的各种数量皆在本发明内容的考量范围内。

在一些实施例中，源极驱动器120提供数据信号DATA给像素电路1102。在一些实施例中，数据信号DATA为数据电压，数据电压的电压值将影响发光单元L0的发光亮度。在一些实施例中，源极驱动器120输出电压VGH(例如：第一电压)、控制信号CKOUT以及电压VREF(例如：第三电压)。

在一些实施例中，源极驱动器120包含数字模拟转换器(图未示)、时序控制器(timing controller；TCON)(图未示)以及控制调变器(图未示)。在一些实施例中，数据信号DATA由数字模拟转换器输出，电压VGH以及控制信号CKOUT由时序控制器输出，电压VREF由控制调变器输出，但本发明内容不以上述为限制。

在一些实施例中，第一驱动器130接收电压VGH以及控制信号CKOUT。第一驱动器130依据电压VGH以及控制信号CKOUT输出第一驱动信号(例如：驱动信号GN[1]～GN[i])给显示区110中的像素电路1102。

在一些实施例中，第一驱动器130包含i级移位暂存电路130[1]～130[i]，其中i为正整数。该些移位暂存电路分别输出驱动信号GN[1]～GN[i]至显示区110，以驱动显示区110中的该些像素电路1102。

在一些实施例中，第1级移位暂存电路130[1]输出驱动信号SNL[1]至第2级移位暂存电路，以驱动第2级移位暂存电路130[2]。第2级移位暂存电路130[2]输出驱动信号SNL[2]至第3级移位暂存电路130[3]，以驱动第3级移位暂存电路130[2]。以此类推。在一些实施例中，驱动信号实质上等于相应的驱动信号。举例而言，驱动信号GN[1]实质上等于驱动信号SNL[1]，驱动信号GN[2]实质上等于驱动信号SNL[2]。以此类推。

在一些实施例中，电源供应电路150输出电压OVDD(例如：第二电压)给第二驱动器140，且输出电压OVSS(例如：第四电压)给显示区110的像素电路1102。在一些实施例中，电源供应电路150设置于电路板160上。电源供应电路150例如是电源集成电路(power IC)。电路板160例如是软性电路板(flexible printed circuit board；FPCB)或是电路板(printed circuit board；PCB)。在一些其他的实施例中，电源供应电路150并非设置于电路板160上，而是设置于系统端。在一些实施例中，电压OVDD高于电压VREF。如此，产生电压OVDD的驱动电流大于产生电压VREF的驱动电流。当欲产生较大的驱动电流时，需要较大尺寸的驱动晶体管。在一些实施例中，由于电压OVDD并非来自源极驱动器120，可使得有较大尺寸的高压晶体管并非设置于源极驱动器120中。如此，源极驱动电路120的晶片尺寸得以缩小。这将有利于显示装置100的窄边化。在一些其他的实施例中，电压OVDD以及电压OVSS亦可来自源极驱动器120。

在一些实施例中，第二驱动器140接收电压VREF以及电压OVDD。第二驱动器140依据电压VREF以及电压OVDD输出第二驱动信号(例如：驱动信号AO[1]～AO[j])给像素电路1102。在一些实施例中，发光单元L0将依据相应的数据信号DATA、相应的第一驱动信号、相应的第二驱动信号以及电压OVSS发光，以达到显示的目的。

在一些实施例中，第二驱动器140包含j级移位暂存电路140[1]～140[j]，其中j为大于零的正整数。每一级移位暂存电路分别输出驱动信号AO[1]～AO[j]至显示区110，以驱动显示区110中的该些像素电路1102。

在一些实施例中，第二驱动器140更接收电压VGH以及控制信号CKOUT，以产生用以驱动下一级移位暂存电路的驱动信号。举例而言，第1级移位暂存电路140[1]输出驱动信号SNR[1]至第2级移位暂存电路140[2]，以驱动第2级移位暂存电路。第2级移位暂存电路140[2]输出驱动信号SNR[2]至第3级移位暂存电路140[3]，以驱动第3级移位暂存电路140[3]。以此类推。

在一些实施例中，第一驱动器130是数字模式(digital-mode)的驱动器。举例而言，由第一驱动器130输出的驱动信号GN[1]～GN[i]具有两个电压电平(例如：电压VGH以及电压VGL)。在一些实施例中，由数字模式驱动器所输出的驱动信号GN[1]～GN[i]提供至像素电路1102中驱动晶体管的栅极端。在一些实施例中，电压VGH具有高电平，而电压VGL具有低电平。举例而言，电压VGH的电平高于电压VGL的电平。

在一些实施例中，第二驱动器140是模拟模式(analog-mode)的驱动器。举例而言，由第二驱动器140输出的驱动信号AO[1]～AO[j]可具有多个电压电平(例如：电压OVDD以及电压OVSS，但电压OVDD可被设定成不同的电压)。在一些实施例中，由模拟模式驱动器所输出的驱动信号AO[1]～AO[j]提供至像素电路1102中驱动晶体管的源极端或漏极端，且通过一电容被提供至驱动晶体管的栅极端。

上述显示装置100的实现方式仅用以示例的目的。显示装置100的各种实现方式皆在本发明内容的考量范围内。

以下将针对第一驱动器130以及第二驱动器140如何产生该些驱动信号进行叙述。

请参考图2以及图3。图2是依照本发明一些实施例所绘示的一种移位暂存电路200的电路图。图3是依照本发明一些实施例所绘示的一种移位暂存电路300的电路图。在一些实施例中，移位暂存电路200用以实现图1中的第一驱动器130中的各个移位暂存电路(例如：移位暂存电路130[1])。移位暂存电路300用以实现图1中的第二驱动器140中的各个移位暂存电路(例如：移位暂存电路140[1])。

以图2示例而言，移位暂存电路200包含电容C3、晶体管K1、晶体管K2、晶体管K3、晶体管K4、晶体管K5以及晶体管K6。上述该些晶体管的各者包含第一端、第二端以及控制端。控制端例如是栅极端。第一端或第二端例如是源极/漏极端。在一些实施例中，上述该些晶体管是以P型薄膜晶体管实现，但本发明内容不以此为限制。电容C3包含第一端以及第二端。晶体管K1的第一端耦接晶体管K2的控制端于节点BT3，且晶体管K1的第二端接收驱动信号SNL[0]。晶体管K1的控制端耦接晶体管K1的第二端。藉由将晶体管K1的控制端耦接至其第二端，晶体管K1形成二极管连接晶体管(diode-connected transistor)。以二极管连接晶体管实现的晶体管K1可降低噪声。晶体管K2的第一端接收电压VGH，且晶体管K2的第二端耦接晶体管K3的第一端。晶体管K3的第二端耦接晶体管K3的控制端，且晶体管K3的控制端接收控制信号CKRST。电容C3的第一端接收电压VGH，且电容C3的第二端耦接晶体管K3的第一端。晶体管K4的第一端接收电压VGH，且晶体管K4的控制端耦接晶体管K2的第二端。晶体管K5的第一端接收电压VGH，且晶体管K5的控制端耦接晶体管K4的控制端。晶体管K6的第一端接收控制信号CKOUT，晶体管K6的控制端耦接晶体管K2的控制端以及晶体管K4的第二端，且晶体管K6的第二端耦接晶体管K5的第二端于节点N3。节点N3用以输出电压VGH或控制信号CKOUT作为驱动信号SNL[1]。

以图3示例而言，移位暂存电路300包含电容C6、晶体管Q1、晶体管Q2、晶体管Q3、晶体管Q4、晶体管Q5、晶体管Q6、晶体管Q7以及晶体管Q8。上述该些晶体管的各者包含第一端、第二端以及控制端。控制端例如是栅极端。第一端或第二端例如是源极/漏极端。电容C6包含第一端以及第二端。晶体管Q1的第一端耦接晶体管Q2的控制端于节点BT6，晶体管Q1的控制端耦接晶体管Q1的第二端，且晶体管Q1的第二端接收驱动信号SNR[0]。晶体管Q2的第一端接收电压VGH，且晶体管Q2的第二端耦接晶体管Q3的第一端。晶体管Q3的第二端耦接晶体管Q3的控制端，且晶体管Q3的控制端接收控制信号CKRST。电容C6的第一端接收电压VGH，且电容C6的第二端耦接晶体管Q3的第一端。晶体管Q4的第一端接收电压VGH，且晶体管Q4的控制端耦接晶体管Q2的第二端。晶体管Q5的第一端接收电压VGH，且晶体管Q5的控制端耦接晶体管Q4的控制端。晶体管Q6的第一端接收控制信号CKOUT，晶体管Q6的控制端耦接晶体管Q2的控制端以及晶体管Q4的第二端，且晶体管Q6的第二端耦接晶体管Q5的第二端于节点N7。节点N7用以输出电压VGH或控制信号CKOUT作为驱动信号SNR[1]。晶体管Q7的第一端接收电压OVDD，晶体管Q7的控制端耦接晶体管Q5的控制端。晶体管Q8的第一端接收电压VREF，晶体管Q8的控制端耦接晶体管Q6的控制端。晶体管Q8的第二端耦接晶体管Q7的第二端于节点N8。节点N8用以输出电压OVDD或电压VREF作为驱动信号AO[1]。

在一些实施例中，以二极管方式实现的晶体管K1(或Q1)可降低噪声。举例而言，晶体管K1(或Q1)为P型薄膜晶体管。晶体管K1(或Q1)的栅极端与晶体管K1(或Q1)的源极端之间存在寄生电容。此电容可抑制高频信号，以避免噪声灌入电路当中。

请参考图4。图4是依照本发明一些实施例所绘示的图2以及图3的移位暂存电路200以及300中不同信号的时序图。

以下请一并参考图2以及图4。

在期间Y1，由于驱动信号SNL[0]实质等于电压VGL，因此晶体管K1导通。驱动信号SNL[0]通过晶体管K1传输至节点BT3。位于节点BT3的电压实质等于电压V2。在一些实施例中，电压V2实质等于(电压VGL+电压VT1)。电压VT1为晶体管K1的临界电压。晶体管K6依据电压V2导通。控制信号CKOUT经由晶体管K6传输至节点N3。由于控制信号CKOUT实质等于电压VGH，因此驱动信号SNL[1]实质等于电压VGH。

在期间Y2，由于驱动信号SNL[0]实质等于电压VGH，因此晶体管K1截止。位于节点BT3的电压实质等于电压V3。在一些实施例中，电压V3实质等于(电压VGL+电压VT1)–(电压VGH-电压VGL)。晶体管K6依据电压V3导通。控制信号CKOUT经由晶体管K6传输至节点N3。由于控制信号CKOUT实质等于电压VGL，因此驱动信号SNL[1]实质等于电压VGL。

在期间Y3，由于控制信号CKRST实质等于电压VGL，因此晶体管K3导通。控制信号CKRST经由晶体管K3传输至晶体管K4的控制端以及晶体管K5的控制端。由于控制信号CKRST实质等于电压VGL，因此晶体管K4以及晶体管K5导通。电压VGH经由晶体管K4传输至晶体管K6的控制端。电压VGH经由晶体管K5传输至节点N3。如此，驱动信号SNL[1]实质等于电压VGH。

在期间Y4，由于控制信号CKRST实质等于电压VGH，因此晶体管K3截止。由于晶体管K5的控制端仍实质等于电压VGL，因此晶体管K5导通。电压VGH经由晶体管K5传输至节点N3。如此，驱动信号SNL[1]实质等于电压VGH。

在期间Y5，由于位于节点BT3的电压实质等于电压VGH，因此晶体管K6截止。如此，控制信号CKOUT不影响到驱动信号SNL[1]。驱动信号SNL[1]实质等于电压VGH。

在期间Y6，由于控制信号CKRST实质等于电压VGL，因此晶体管K3导通。控制信号CKRST经由晶体管K3传输至晶体管K4的控制端以及晶体管K5的控制端。由于控制信号CKRST实质等于电压VGL，因此晶体管K4以及晶体管K5导通。电压VGH经由晶体管K4传输至晶体管K6的控制端。电压VGH经由晶体管K5传输至节点N3。如此，驱动信号SNL[1]实质等于电压VGH。

以下请一并参考图3以及图4。由于移位暂存电路300的部分电路与移位暂存电路200具有相同或相似的电路架构。相似的部分于此不再赘述。

在期间Y1，由于驱动信号SNR[0]实质等于电压VGL，因此晶体管Q1导通。驱动信号SNR[0]通过晶体管Q1传输至节点BT6。位于节点BT6的电压实质等于电压V2。在一些实施例中，电压V2实质等于(电压VGL+电压VT2)。电压VT2为晶体管Q1的临界电压。晶体管Q8依据电压V2导通。电压VREF经由晶体管Q8传输至节点N8。如此，驱动信号AO[1]实质等于电压VREF。

在期间Y2，由于驱动信号SNR[0]实质等于电压VGH，因此晶体管Q1截止。位于节点BT6的电压实质等于电压V3。在一些实施例中，电压V3实质等于(电压VGL+电压VT2)–(电压VGH-电压VGL)。晶体管Q8依据电压V3导通。电压VREF经由晶体管Q8传输至节点N8。如此，驱动信号AO[1]实质等于电压VREF。

在期间Y3，由于控制信号CKRST实质等于电压VGL，因此晶体管Q3导通。控制信号CKRST经由晶体管Q3传输至晶体管Q7的控制端。由于控制信号CKRST实质等于电压VGL，因此晶体管Q7导通。电压OVDD经由晶体管Q7传输至节点N8。如此，驱动信号AO[1]实质等于电压OVDD。

在期间Y4，由于控制信号CKRST实质等于电压VGH，因此晶体管Q3截止。由于晶体管Q7的控制端仍实质等于电压VGL，因此晶体管Q7导通。电压OVDD经由晶体管Q7传输至节点N8。如此，驱动信号AO[1]实质等于电压OVDD。

在期间Y5，由于位于节点BT6的电压实质等于电压VGH，因此晶体管Q8截止。如此，电压VREF不影响到驱动信号AO[1]。驱动信号AO[1]实质等于电压OVDD。

在期间Y6，由于控制信号CKRST实质等于电压VGL，因此晶体管Q3导通。控制信号CKRST经由晶体管Q3传输至晶体管Q7的控制端。由于控制信号CKRST实质等于电压VGL，因此晶体管Q7导通。电压OVDD经由晶体管Q7传输至节点N8。如此，驱动信号AO[1]实质等于电压OVDD。

请参考图5。图5是依照本发明一些实施例所绘示的一种显示装置500的示意图。为了易于理解的目的，图5中与图1中相似的元件将指定相同的标号。

以下仅针对图5与图1中相异处进行叙述。其他部分请参考前述实施例。

以图5示例而言，显示装置500包含第一驱动器530。在一些实施例中，第一驱动器530是栅极驱动器。在一些进一步的实施例中，第一驱动器530是混合模式(mixed-mode)的栅极驱动器。在一些实施例中，第一驱动器530接收电压VGH、电压OVDD、电压VREF以及控制信号CKOUT，以输出驱动信号SN[1]～SN[i]以及驱动信号AO[1]～AO[i]给像素电路1102。

在一些实施例中，第一驱动器530包含i级移位暂存电路530[1]～530[i]，其中i为大于零的正整数。该些移位暂存电路分别输出驱动信号SN[1]～SN[i]及驱动信号AO[1]～AO[i]至显示区110，以驱动显示区110中的该些像素电路1102。

在一些实施例中，第1级移位暂存电路530[1]输出SN[1]至第2级移位暂存电路530[2]，以驱动第2级移位暂存电路530[2]。第2级移位暂存电路530[2]输出驱动信号SN[2]至第3级移位暂存电路530[3]，以驱动第3级移位暂存电路530[3]。以此类推。

在一些实施例中，源极驱动器120提供电压VGH、控制信号CKOUT以及电压VREF给第一驱动器530。在一些实施例中，电源供应电路150提供电压OVDD给第一驱动器530。

在一些实施例中，像素电路1102中的发光单元(例如：图7A中的发光单元L0)依据数据信号DATA、驱动信号SN、驱动信号AO以及电压OVSS发光。

上述显示装置500的实现方式仅用以示例的目的。显示装置500的各种实现方式皆在本发明内容的考量范围内。

在一些实施例中，显示装置500包含两个第一驱动器530，以对同一个像素电路1102或像素电路1102中同一个驱动晶体管进行双驱动操作。两个第一驱动器530可设置在像素电路1102的同一侧或不同侧。在一些实施例中，显示装置500除了包含一个第一驱动器530之外，显示装置500更包含一个第一驱动器130(例如：数字模式驱动器)。在一些实施例中，显示装置500除了包含一个第一驱动器530之外，显示装置500更包含一个第二驱动器140(例如：类比模式驱动器)。

请参考图6。图6是依照本发明一些实施例所绘示的一种移位暂存电路600的电路图。在一些实施例中，移位暂存电路600用以实现图5中的第一驱动器530中的各个移位暂存电路(例如：移位暂存电路530[1])。

在一些实施例中，图6的移位暂存电路600与图3的移位暂存电路300具有相同或相似的电路架构。故，图6的移位暂存电路600的电路操作于此不再赘述。

在显示装置100以及显示装置500中，可避免额外设置共享电路于驱动器的外部。如此，可简化整体设计且降低成本。

请参考图7A～7D以及图8。图7A～7D是依照本发明一些实施例所绘示图1的显示装置100的第一驱动器130以及第二驱动器140与像素电路1102的操作示意图。图8是依照本发明一些实施例所绘示的图7A～7D中不同信号的时序图。为了以较佳的方式理解本发明内容，图7A～7D的操作将搭配图8进行讨论，但本发明内容不以此为限制。

如前所述，在一些实施例中，第一驱动器130接收电压VGH以及控制信号CKOUT，且输出驱动信号S1或驱动信号S2给像素电路1102。在一些实施例中，显示装置100其中一级包含两个第一驱动器130。一个第一驱动器130输出驱动信号S1，且另一个第一驱动器130输出驱动信号S2。在一些实施例中，第二驱动器140接收电压OVDD以及电压VREF，且输出驱动信号AO给像素电路1102。

如前所述，在一些实施例中，显示区110包含多个像素。各个像素包含一个像素电路1102。为了易于理解的目的，图1、5、7A～7D皆仅绘示出一个像素电路1102。

在一些实施例中，像素电路1102包含数据写入晶体管U0、驱动晶体管U1、驱动晶体管U2、电容C7以及发光单元L0。上述该些晶体管的各者包含第一端、第二端以及控制端。控制端例如是栅极端。第一端或第二端例如是源极/漏极端。在一些实施例中，上述该些晶体管是以P型薄膜晶体管实现，但本发明内容不以此为限制。电容C7包含第一端以及第二端。

以图7A示例而言，数据写入晶体管U0的第一端接收数据信号DATA，数据写入晶体管U0的控制端接收驱动信号S1，且数据写入晶体管U0的第二端耦接驱动晶体管U1的控制端于节点R1。驱动晶体管U1的第一端耦接电容C7的第一端于节点R2且接收驱动信号AO。电容C7的第二端耦接驱动晶体管U1的控制端于节点R1。等效而言，驱动晶体管U1的第一端以及驱动晶体管U1的控制端通过电容C7耦接。驱动晶体管U2的第一端耦接驱动晶体管U1的第二端于节点R3，驱动晶体管U2的控制端接收驱动信号S2，且驱动晶体管U2的第二端耦接发光单元L0的阳极端。发光单元L0的阴极端接收电压OVSS。

在一些实施例中，驱动晶体管U1依据数据信号DATA以及驱动信号S1产生驱动电流Id(例如：图7D)。在一些实施例中，驱动晶体管U2依据驱动信号S2导通，以协同驱动晶体管U1提供驱动电流Id给发光单元L0。以下将针对此部分进行详述。

如图7B以及图8所示，在重置期间T1，驱动信号S2对应电压VGL，驱动信号S1对应电压VGH，且第二驱动器140输出电压VREF作为驱动信号AO。由于驱动信号S1对应电压VGH，因此数据写入晶体管U0截止。由于驱动信号S2对应电压VGL，因此驱动晶体管U2导通。

前一个数据信号(例如：DATA0)在前一次数据写入期间传输至节点R1，使得节点R1在重置期间T1的电压实质等于[DATA0-(OVDD-VREF)]。如此，使得驱动晶体管U1导通。在驱动晶体管U1以及驱动晶体管U2皆导通的情况下，电压VREF(驱动信号AO)通过驱动晶体管U1以及驱动晶体管U2传输至发光单元L0的阳极端。在一些实施例中，电压VREF的电平低于电压OVSS的电平。也就是说，发光单元L0的阳极端的电压低于发光单元L0的阴极端的电压(例如：电压OVSS)，以避免发光单元L0误发亮。如此，像素电路1102即完成重置操作。

如图7C以及图8所示，在数据写入期间T2，驱动信号S2对应电压VGH，驱动信号S1对应电压VGL，且第二驱动器140输出电压VREF作为驱动信号AO。由于驱动信号S1对应电压VGL，因此数据写入晶体管U0导通。在数据写入晶体管U0导通的情况下，数据信号DATA通过数据写入晶体管U0传输至节点R1。也就是说，位于节点R1的电压实质等于数据信号DATA。由于驱动信号S2对应电压VGH，因此驱动晶体管U2截止。

如图7D以及图8所示，在发光期间T3，驱动信号S2对应电压VGL，且驱动信号S1对应电压VGH。由于驱动信号S1对应电压VGH，因此数据写入晶体管U0截止。由于驱动信号S2对应电压VGL，因此驱动晶体管U2导通。另外，第二驱动器140输出电压OVDD作为驱动信号AO，因此位于节点R2的电压实质等于OVDD。如此，位于节点R2的电压变化为(OVDD-VREF)。此电压变化将会通过电容C7耦合至节点R1，使得位于节点R1的电压实质等于DATA+(OVDD-VREF)。如此一来，驱动晶体管U1的源极端与栅极端之间的跨压(Vsg)实质等于[OVDD-(DATA+OVDD-VREF)]＝(-DATA+VREF)。

一般而言，P型晶体管所能提供的驱动电流Id将遵守以下公式：

驱动电流Id＝k(Vsg-Vth)²，k为相关于驱动晶体管U1的元件特性的一常数，Vth为驱动晶体管U1的临界电压。

将上述驱动晶体管U1的跨压(Vsg)代入上述驱动电流Id的公式，可得到驱动电流Id。驱动电流Id实质等于k[(-DATA+VREF)-Vth]²。由此可知，驱动电流Id将相关于数据信号DATA，但不受到电压OVDD的影响。

在一些实施例中，若电压OVDD未被消除，电压OVDD将影响到驱动电流Id的电流量，且驱动电流Id的电流量将会影响发光单元L0的亮度。这可能会使得整个显示面板的均匀度不佳。在上述实施例中，藉由消除电压OVDD，可使得驱动电流Id不受到电压OVDD的影响，进而维持整个显示面板的均匀度。

在一些实施例中，藉由第一驱动器130以及第二驱动器140输出驱动信号S1、驱动信号S2以及驱动信号AO以控制像素电路1102中的晶体管，可简化像素电路1102内部的电路设计。

综上所述，通过应用上述一实施例，可简化显示装置的设计且有利于显示装置的窄边化。

虽然本发明已以实施方式揭露如上，然其并非用以限定本发明，任何本领域具通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (10)

1.一种显示装置，其特征在于，包含：

一像素电路，包含一发光单元；

一源极驱动器，提供一数据信号给该像素电路；

一第一驱动器，接收一第一电压以及至少一控制信号，且输出一第一驱动信号给该像素电路；以及

一第二驱动器，接收该第一电压、一第二电压、一第三电压以及该至少一控制信号，且输出一第二驱动信号给该像素电路，

其中该发光单元依据该数据信号、该第一驱动信号、该第二驱动信号以及一第四电压发光。

2.如权利要求1所述的显示装置，其特征在于，该源极驱动器输出该第一电压以及该至少一控制信号给该第一驱动器，且输出该第一电压、该第二电压、该第三电压以及该至少一控制信号给该第二驱动器。

3.如权利要求1所述的显示装置，其特征在于，更包含：

一电源供应电路，用以输出该第二电压给该第二驱动器，且输出该第四电压给该像素电路。

4.如权利要求1所述的显示装置，其特征在于，该第一驱动器包含：

一第一电容，接收该第一电压；

一第一晶体管，包含一第一端；

一第二晶体管，包含一第一端、一第二端以及一控制端，该第二晶体管的该控制端耦接该第一晶体管的该第一端，该第二晶体管的该第一端接收该第一电压；

一第三晶体管，耦接该第二晶体管的该第二端以及该第一电容；

一第四晶体管，包含一控制端，该第四晶体管的该控制端耦接该第二晶体管的该第二端；

一第五晶体管，包含一控制端，该第五晶体管的该控制端耦接该第四晶体管的该控制端且接收该第一电压；以及

一第六晶体管，包含一控制端，该第六晶体管的该控制端耦接该第二晶体管的该控制端且接收该至少一控制信号，

其中该第五晶体管耦接该第六晶体管于一第一节点，以于该第一节点输出该第一电压或该至少一控制信号作为该第一驱动信号。

5.如权利要求1所述的显示装置，其特征在于，该第二驱动器包含：

一第一电容，接收该第一电压；

一第一晶体管，包含一第一端；

一第二晶体管，包含一第一端、一第二端以及一控制端，该第二晶体管的该控制端耦接该第一晶体管的该第一端，该第二晶体管的该第一端接收该第一电压；

一第三晶体管，耦接该第二晶体管的该第二端以及该第一电容；

一第四晶体管，包含一控制端，该第四晶体管的该控制端耦接该第二晶体管的该第二端；

一第五晶体管，包含一控制端，该第五晶体管的该控制端耦接该第四晶体管的该控制端且接收该第一电压；

一第六晶体管，包含一控制端，该第六晶体管的该控制端耦接该第二晶体管的该控制端且接收该至少一控制信号，其中该第五晶体管耦接该第六晶体管于一第一节点，以于该第一节点输出该第一电压或该至少一控制信号作为该第一驱动信号；

一第七晶体管，包含一控制端，该第七晶体管的该控制端耦接该第五晶体管的该控制端且接收该第二电压；以及

一第八晶体管，包含一控制端，该第八晶体管的该控制端耦接该第六晶体管的该控制端且接收该第三电压，其中该第七晶体管耦接该第八晶体管于一第二节点，以于该第二节点输出该第二电压或该第三电压作为该第二驱动信号。

6.一种显示装置，其特征在于，包含：

一像素电路，包含一发光单元；

一源极驱动器，提供一数据信号给该像素电路；以及

一第一驱动器，接收一第一电压、一第二电压、一第三电压以及至少一控制信号，且输出一第一驱动信号以及一第二驱动信号给该像素电路，

其中该发光单元依据该数据信号、该第一驱动信号、该第二驱动信号以及一第四电压发光。

7.如权利要求6所述的显示装置，其特征在于，该第一驱动器包含：

一第一电容，接收该第一电压；

一第一晶体管，包含一第一端；

一第二晶体管，包含一第一端、一第二端以及一控制端，该第二晶体管的该控制端耦接该第一晶体管的该第一端，该第二晶体管的该第一端接收该第一电压；

一第三晶体管，耦接该第二晶体管的该第二端以及该第一电容；

一第四晶体管，包含一控制端，该第四晶体管的该控制端耦接该第二晶体管的该第二端；

一第五晶体管，包含一控制端，该第五晶体管的该控制端耦接该第四晶体管的该控制端且接收该第一电压；

一第六晶体管，包含一控制端，该第六晶体管的该控制端耦接该第二晶体管的该控制端且接收该至少一控制信号，其中该第五晶体管耦接该第六晶体管于一第一节点，以于该第一节点输出该第一电压或该至少一控制信号作为该第一驱动信号；

一第七晶体管，包含一控制端，该第七晶体管的该控制端耦接该第五晶体管的该控制端且接收该第二电压；以及

一第八晶体管，包含一控制端，该第八晶体管的该控制端耦接该第六晶体管的该控制端且接收该第三电压，其中该第七晶体管耦接该第八晶体管于一第二节点，以于该第二节点输出该第二电压或该第三电压作为该第二驱动信号。

8.一种显示装置，其特征在于，包含：

一像素电路，包含：

一数据写入晶体管，包含一控制端、一第一端以及一第二端，该数据写入晶体管的该控制端接收一第一驱动信号，且该数据写入晶体管的该第一端接收一数据信号；

一第一驱动晶体管，包含一控制端、一第一端以及一第二端，该第一驱动晶体管的该控制端耦接该数据写入晶体管的该第二端，该第一驱动晶体管的该第一端接收一第二驱动信号，该第一驱动晶体管的该第一端与该第一驱动晶体管的该控制端通过一电容耦接，该第一驱动晶体管依据该数据信号以及该第二驱动信号产生一驱动电流；以及

一第二驱动晶体管，包含一控制端、一第一端以及一第二端，该第二驱动晶体管的该控制端接收一第三驱动信号，该第二驱动晶体管的该第一端耦接该第一驱动晶体管的该第二端，该第二驱动晶体管依据该第三驱动信号导通，以协同该第一驱动晶体管提供该驱动电流给一发光单元。

9.如权利要求8所述的显示装置，其特征在于，更包含：

一第一驱动器，接收一第一电压及至少一控制信号，且该第一驱动器输出该第一驱动信号给该数据写入晶体管或输出该第三驱动信号给该第二驱动晶体管；以及

一第二驱动器，接收一第二电压以及一第三电压，且输出该第二驱动信号给该第一驱动晶体管。

10.如权利要求9所述的显示装置，其特征在于，更包含：

一源极驱动器，输出该第一电压以及该至少一控制信号给该第一驱动器，且输出该第三电压给该第二驱动器。