CN107886897B - 一种像素电路及显示装置 - Google Patents

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Abstract

本发明提供了一种像素电路及显示装置，数据写入模块将数据电压写入辅助驱动晶体管的源极，且将辅助驱动晶体管的栅极的电位拉低为辅助驱动晶体管的阈值电压和所述数据电压之和，且由于驱动晶体管的栅极和辅助驱动晶体管的栅极相连，进而能够通过辅助驱动晶体管的阈值电压对驱动晶体管的阈值电压进行补偿，且由于辅助驱动晶体管和驱动晶体管的阈值电压相同，进而达到补偿驱动晶体管的阈值电压的目的，以消除阈值电压对驱动晶体管的影响，进而消除显示装置发光不均匀的现象。

Description

一种像素电路及显示装置
技术领域
本发明涉及显示技术领域，更为具体的说，涉及一种像素电路及显示装置。
背景技术
随着多媒体的不断发展，有机致发光(Organic Light Emitting Diode，OLED)显示装置以简单的结构和极佳的工作温度、对比度、视角等优势，在显示器市场中受到瞩目。有机致发光显示器包括无源矩阵OLED显示装置和有源矩阵OLED显示装置，而有源矩阵OLED显示装置由于功耗低被广泛使用。
有机致发光显示装置包括有多个像素电路，其像素电路结构中，受工艺制程及设备公差限制，导致不同像素电路的驱动晶体管的阈值电压不同，而不同发光器件在接收到相同的数据电压信号时，驱动其发光的电流是不同的，进而导致现有有机致发光显示装置存在发光不均匀的现象。
发明内容
有鉴于此，本发明提供了一种像素电路及显示装置，通过辅助驱动晶体管的阈值电压对驱动晶体管的阈值电压进行补偿，且由于辅助驱动晶体管和驱动晶体管的阈值电压相同，进而达到补偿驱动晶体管的阈值电压的目的，以消除阈值电压对驱动晶体管的影响，进而消除显示装置发光不均匀的现象。
为实现上述目的，本发明提供的技术方案如下：
一种像素电路，所述像素电路包括：初始化模块、数据写入模块、驱动晶体管、辅助驱动晶体管、发光控制模块、存储电容及发光器件；
所述初始化模块用于在第一控制端的控制下，将阳极电压端的信号传输至所述驱动晶体管的栅极、所述辅助驱动晶体管的栅极和所述辅助驱动晶体管的漏极，所述驱动晶体管的漏极电连接至所述阳极电压端，所述驱动晶体管的栅极和所述辅助驱动晶体管的栅极相连；
数据写入模块用于在第二控制端的控制下，将数据电压写入所述辅助驱动晶体管的源极，且将所述辅助驱动晶体管的栅极的电位拉低为所述辅助驱动晶体管的阈值电压和所述数据电压之和，其中，所述辅助驱动晶体管和所述驱动晶体管的阈值电压相同；
以及，所述发光控制模块用于在第三控制端的控制下，将所述驱动晶体管的源极与所述发光器件的阳极电连接，所述发光器件的阴极电连接至阴极电压端，所述存储电容的第一极板电连接至电压信号端，所述存储电容的第二极板电连接至所述驱动晶体管的栅极。
可选的，所述初始化模块包括第一晶体管，其中，所述第一晶体管的栅极电连接至所述第一控制端，所述第一晶体管的第一端连接至所述阳极电压端，所述第一晶体管的第二端连接至所述驱动晶体管的栅极。
可选的，所述数据写入模块包括第二晶体管，其中，所述第二晶体管的栅极电连接至所述第二控制端，所述第二晶体管的第一端电连接至数据电压端，所述数据电压端用于输出所述数据电压，所述第二晶体管的第二端电连接至所述辅助驱动晶体管的源极。
可选的，所述发光控制模块包括第三晶体管，其中，所述第三晶体管的栅极电连接至所述第三控制端，所述第三晶体管的第一端电连接至所述发光器件的阳极，所述第三晶体管的第二端电连接至所述驱动晶体管的源极。
可选的，所述像素电路还包括：复位保持模块，所述复位保持模块用于在第四控制端的控制下，将参考电压端的信号传输至所述发光器件的阳极。
可选的，所述复位保持模块包括第四晶体管，其中，所述第四晶体管的栅极电连接至所述第四控制端，所述第四晶体管的第一端电连接至所述发光器件的阳极，所述第四晶体管的第二端电连接至所述参考电压端。
可选的，所述像素电路还包括：第一连通模块，所述第一连通模块用于在第五控制端的控制下，将所述驱动晶体管的栅极与所述第一晶体管的第二端和所述辅助驱动晶体管的漏极之间连通。
可选的，所述第一连通模块包括第五晶体管，其中，所述第五晶体管的栅极电连接至所述第五控制端，所述第五晶体管的第一端电连接至所述第一晶体管的第二端和所述辅助驱动晶体管的漏极，所述第五晶体管的第二端电连接至所述驱动晶体管的栅极。
可选的，所述像素电路还包括：第二连通模块，所述第二连通模块用于在所述第三控制端的控制下，将所述第二晶体管的第二端与所述发光器件的阳极之间连通。
可选的，所述第二连通模块包括第六晶体管，其中，所述第六晶体管的栅极电连接至所述第三控制端，所述第六晶体管的第一端电连接至所述发光器件的阳极，所述第六晶体管的第二端电连接至所述第二晶体管的第二端。
相应的，本发明还提供了一种显示装置，所述显示装置包括上述的像素电路。
相较于现有技术，本发明提供的技术方案至少具有以下优点：
本发明提供了一种像素电路及显示装置，所述像素电路包括：初始化模块、数据写入模块、驱动晶体管、辅助驱动晶体管、发光控制模块、存储电容及发光器件；所述初始化模块用于在第一控制端的控制下，将阳极电压端的信号传输至所述驱动晶体管的栅极、所述辅助驱动晶体管的栅极和所述辅助驱动晶体管的漏极，所述驱动晶体管的漏极电连接至所述阳极电压端，所述驱动晶体管的栅极和所述辅助驱动晶体管的栅极相连；数据写入模块用于在第二控制端的控制下，将数据电压写入所述辅助驱动晶体管的源极，且将所述辅助驱动晶体管的栅极的电位拉低为所述辅助驱动晶体管的阈值电压和所述数据电压之和，其中，所述辅助驱动晶体管和所述驱动晶体管的阈值电压相同；以及，所述发光控制模块用于在第三控制端的控制下，将所述驱动晶体管的源极与所述发光器件的阳极电连接，所述发光器件的阴极电连接至阴极电压端，所述存储电容的第一极板电连接至电压信号端，所述存储电容的第二极板电连接至所述驱动晶体管的栅极。
由上述内容可知，本发明提供的技术方案，数据写入模块将数据电压写入辅助驱动晶体管的源极，且将辅助驱动晶体管的栅极的电位拉低为辅助驱动晶体管的阈值电压和所述数据电压之和，且由于驱动晶体管的栅极和辅助驱动晶体管的栅极相连，进而能够通过辅助驱动晶体管的阈值电压对驱动晶体管的阈值电压进行补偿，且由于辅助驱动晶体管和驱动晶体管的阈值电压相同，进而达到补偿驱动晶体管的阈值电压的目的，以消除阈值电压对驱动晶体管的影响，进而消除显示装置发光不均匀的现象。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请实施例提供的一种像素电路的结构示意图；
图2为本申请实施例提供的另一种像素电路的结构示意图；
图3为图2所示像素电路的时序图；
图4为本申请实施例提供的又一种像素电路的结构示意图；
图5为本申请实施例提供的又一种像素电路的结构示意图；
图6为图5所示像素电路的时序图；
图7为本申请实施例提供的又一种像素电路的结构示意图；
图8为本申请实施例提供的又一种像素电路的结构示意图；
图9为图8所示像素电路的时序图；
图10为本申请实施例提供的又一种像素电路的结构示意图；
图11为本申请实施例提供的一种显示装置的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
正如背景技术所述，有机致发光显示装置包括有多个像素电路，其像素电路结构中，受工艺制程及设备公差限制，导致不同像素电路的驱动晶体管的阈值电压不同，而不同发光器件在接收到相同的数据电压信号时，驱动其发光的电流是不同的，进而导致现有有机致发光显示装置存在发光不均匀的现象。
基于此，本申请文件提供了一种像素电路及显示装置，通过辅助驱动晶体管的阈值电压对驱动晶体管的阈值电压进行补偿，且由于辅助驱动晶体管和驱动晶体管的阈值电压相同，进而达到补偿驱动晶体管的阈值电压的目的，以消除阈值电压对驱动晶体管的影响，进而消除显示装置发光不均匀的现象。为实现上述目的，本申请文件提供的技术方案如下，具体结合图1至图11对本申请实施例提供的技术方案进行详细的描述。
参考图1所示，为本申请实施例提供的一种像素电路的结构示意图，其中，所述像素电路包括：
初始化模块100、数据写入模块200、驱动晶体管M0、辅助驱动晶体管Mx、发光控制模块300、存储电容C及发光器件L；
所述初始化模块100用于在第一控制端S1的控制下，将阳极电压端PVDD的信号传输至所述驱动晶体管M0的栅极、所述辅助驱动晶体管Mx的栅极和所述辅助驱动晶体管Mx的漏极，所述驱动晶体管M0的漏极电连接至所述阳极电压端PVDD，所述驱动晶体管M0的栅极和所述辅助驱动晶体管Mx的栅极相连；
数据写入模块200用于在第二控制端S2的控制下，将数据电压Vdata写入所述辅助驱动晶体管Mx的源极，且将所述辅助驱动晶体管Mx的栅极的电位拉低为所述辅助驱动晶体管Mx的阈值电压Vth和所述数据电压Vdata之和，其中，所述辅助驱动晶体管Mx和所述驱动晶体管M0的阈值电压Vth相同；
以及，所述发光控制模块300用于在第三控制端的控制S3下，将所述驱动晶体管M0的源极与所述发光器件L的阳极电连接，所述发光器件L的阴极电连接至阴极电压端PVEE，所述存储电容C的第一极板电连接至电压信号端REF，所述存储电容C的第二极板电连接至所述驱动晶体管M0的栅极。其中，本申请实施例提供的发光器件即为发光二极管结构。
由上述内容可知，本申请文件提供的技术方案，数据写入模块将数据电压写入辅助驱动晶体管的源极，且将辅助驱动晶体管的栅极的电位拉低为辅助驱动晶体管的阈值电压和所述数据电压之和，且由于驱动晶体管的栅极和辅助驱动晶体管的栅极相连，进而能够通过辅助驱动晶体管的阈值电压对驱动晶体管的阈值电压进行补偿，且由于辅助驱动晶体管和驱动晶体管的阈值电压相同，进而达到补偿驱动晶体管的阈值电压的目的，以消除阈值电压对驱动晶体管的影响，进而消除显示装置发光不均匀的现象。即，将辅助驱动晶体管的栅极的电位拉低为辅助驱动晶体管的阈值电压和所述数据电压之和，会使得驱动晶体管的栅极电位同样为阈值电压和数据电压之和，在驱动晶体管被打开过程中能够通过驱动晶体管的栅极电位将其阈值电压抵消，进而消除阈值电压对驱动晶体管的影响，进而消除显示装置发光不均匀的现象。
下面结合附图对本申请实施例提供的具体的像素电路的结构及其工作原理进行详细的描述。在本申请实施例中，对各个模块所包括的晶体管，以及驱动晶体管和辅助驱动晶体管的导电类型不作具体限制，其可以为N型晶体管，还可以为P型晶体管。此外，本申请实施例提供的像素电路形成于阵列基板中，阵列基板的承载基板可以为玻璃基板，还可以为硅基面板，对此本申请同样不做具体限制。需要说明的是，下面对本申请实施例提供的像素电路的具体描述，均以晶体管为N型晶体管为例进行的描述。
参考图2所示，为本申请实施例提供的另一种像素电路的结构示意图，其中，本申请实施例提供的所述初始化模块100包括：
第一晶体管M1，其中，所述第一晶体管M1的栅极电连接至所述第一控制端S1，所述第一晶体管M1的第一端连接至所述阳极电压端PVDD，所述第一晶体管M1的第二端连接至所述驱动晶体管M0的栅极。
参考图2所示，本申请实施例提供的所述数据写入模块200包括：
第二晶体管M2，其中，所述第二晶体管M2的栅极电连接至所述第二控制端S2，所述第二晶体管M2的第一端电连接至数据电压端，所述数据电压端用于输出所述数据电压Vdata，所述第二晶体管M2的第二端电连接至所述辅助驱动晶体管Mx的源极。
以及，参考图2所示，本申请实施例提供的所述发光控制模块300包括：
第三晶体管M3，其中，所述第三晶体管M3的栅极电连接至所述第三控制端S3，所述第三晶体管M3的第一端电连接至所述发光器件L的阳极，所述第三晶体管M3的第二端电连接至所述驱动晶体管M0的源极。
结合图3所示，图3为图2所示像素电路的时序图，其中，像素电路的驱动包括初始化阶段T1、阈值抓取阶段T2和发光阶段T3。
在初始化阶段T1，初始化模块100工作，为驱动晶体管M0的栅极写入一阳极电压端PVDD的信号。即，第一控制端S1输出高电平信号，以控制第一晶体管M1导通，进而，第一晶体管M1将阳极电压端PVDD的信号传输至驱动晶体管M0和辅助驱动晶体管Mx的栅极，以及传输至辅助驱动晶体管Mx的漏极。
在阈值抓取阶段T2，数据写入模块200工作，将数据电压Vdata写入辅助驱动晶体管Mx的源极，且将辅助驱动晶体管Mx的栅极的电位拉低为辅助驱动晶体管Mx的阈值电压Vth和数据电压Vdata之和，其中，辅助驱动晶体管Mx和驱动晶体管M0的阈值电压Vth相同。即，第二控制端S2输出高电平信号，以控制第二晶体管M2导通，进而，第二晶体管M2将数据电压Vdata传输至辅助驱动晶体管Mx的源极，由于存储电容C的作用，在T2阶段的初始时刻驱动晶体管M0和辅助驱动晶体管Mx的栅极电位为阳极电压端PVDD的电位，且阳极电压端PVDD的电位远大于数据电压Vdata，故而，驱动晶体管M0和辅助驱动晶体管Mx均处于导通状态，直至驱动晶体管M0和辅助驱动晶体管Mx的栅极电位为阈值电压Vth和数据电压Vdata之和为止，即在T2阶段时驱动晶体管M0和辅助驱动晶体管Mx的栅极电位为Vdata+Vth。
在发光阶段T3，发光控制模块300工作，将驱动晶体管M0的源极与发光器件L的阳极电连接。即，第三控制端S3输出高电平信号，以控制第三晶体管M3导通，进而第三晶体管M3将驱动晶体管M0的源极与发光器件L的阳极电连接。此时，驱动晶体管M0的Vgs＝Vdata+Vth-VL，以及，发光电流Ids为：
Ids＝(Vgs-Vth)2＝(Vdata+Vth-VL-Vth)2＝(Vdata-VL)2
其中，VL为发光器件L的导通电压。
由此可见，本申请实施例提供的像素电路，将辅助驱动晶体管的栅极的电位拉低为辅助驱动晶体管的阈值电压和所述数据电压之和，会使得驱动晶体管的栅极电位同样为阈值电压和数据电压之和，在驱动晶体管被打开过程中能够通过驱动晶体管的栅极电位将其阈值电压抵消，进而消除阈值电压对驱动晶体管的影响，进而消除显示装置发光不均匀的现象。
需要说明的是，在本申请实施例提供的像素电路如图2所示像素电路时，其存储电容的第一极板可以电连接至阳极电压端，如图4所示，为本申请实施例提供的又一种像素电路的结构示意图，其中，存储电容C的第一极板电连接至阳极电压端PVDD。
参考图5所示，为本申请实施例提供的又一种像素电路的结构示意图，其中，本申请实施例提供的所述像素电路还包括：
复位保持模块400，所述复位保持模块400用于在第四控制端S4的控制下，将参考电压端V1的信号传输至所述发光器件L的阳极。
具体的，本申请实施例提供的所述复位保持模块400可以包括：
第四晶体管M4，其中，所述第四晶体管M4的栅极电连接至所述第四控制端S4，所述第四晶体管S4的第一端电连接至所述发光器件L的阳极，所述第四晶体管S4的第二端电连接至所述参考电压端V1。
结合图6所示，图6为图5所示像素电路的时序图，其中，像素电路的驱动包括初始化阶段T1、阈值抓取阶段T2和发光阶段T3。
在初始化阶段T1，初始化模块100工作，为驱动晶体管M0的栅极写入一阳极电压端PVDD的信号。即，第一控制端S1输出高电平信号，以控制第一晶体管M1导通，进而，第一晶体管M1将阳极电压端PVDD的信号传输至驱动晶体管M0和辅助驱动晶体管Mx的栅极，以及传输至辅助驱动晶体管Mx的漏极。
在阈值抓取阶段T2，数据写入模块200工作，将数据电压Vdata写入辅助驱动晶体管Mx的源极，且将辅助驱动晶体管Mx的栅极的电位拉低为辅助驱动晶体管Mx的阈值电压Vth和数据电压Vdata之和，其中，辅助驱动晶体管Mx和驱动晶体管M0的阈值电压Vth相同。同时，复位保持模块400同时工作，将参考电压端V1的低电位信号传输至发光器件L的阳极，避免其被点亮。即，第二控制端S2输出高电平信号，以控制第二晶体管M2导通，进而，第二晶体管M2将数据电压Vdata传输至辅助驱动晶体管Mx的源极，由于存储电容C的作用，在T2阶段的初始时刻驱动晶体管M0和辅助驱动晶体管Mx的栅极电位为阳极电压端PVDD的电位，且阳极电压端PVDD的电位远大于数据电压Vdata，故而，驱动晶体管M0和辅助驱动晶体管Mx均处于导通状态，直至驱动晶体管M0和辅助驱动晶体管Mx的栅极电位为阈值电压Vth和数据电压Vdata之和为止，即在T2阶段时驱动晶体管M0和辅助驱动晶体管Mx的栅极电位为Vdata+Vth。以及，第四控制端S4输出高电平信号，以控制第四晶体管M4导通，将参考电压端V1的低电位信号传输至发光器件L的阳极，避免其被点亮。
在发光阶段T3，发光控制模块300工作，将驱动晶体管M0的源极与发光器件L的阳极电连接。即，第三控制端S3输出高电平信号，以控制第三晶体管M3导通，进而第三晶体管M3将驱动晶体管M0的源极与发光器件L的阳极电连接。此时，驱动晶体管M0的Vgs＝Vdata+Vth-VL，以及，发光电流Ids为：
Ids＝(Vgs-Vth)2＝(Vdata+Vth-VL-Vth)2＝(Vdata-VL)2
其中，VL为发光器件L的导通电压。
需要说明的是，在本申请实施例提供的像素电路如图5所示像素电路时，其存储电容的第一极板可以电连接至发光器件的阳极，如图7所示，为本申请实施例提供的又一种像素电路的结构示意图，其中，存储电容C的第一极板电连接至发光器件L的阳极，其中，其驱动方法与图6所示时序对应驱动方法相同，区别在于在发光阶段T3时的发光电流不同；其中，在发光阶段，驱动晶体管M0的Vgs＝Vdata+Vth-V1，V1即为参考信号端V1输出的电压，故而，发光电流Ids为：
Ids＝(Vgs-Vth)2＝(Vdata+Vth-V1-Vth)2＝(Vdata–V1)2。
以及，在本申请一实施例中，本申请提供的第二控制端和第四控制端可以为共用同一信号线。
参考图8所示，为本申请实施例提供的又一种像素电路的结构示意图，其中，本申请实施例提供的所述像素电路还包括：
第一连通模块510，所述第一连通模块510用于在第五控制端S5的控制下，将所述驱动晶体管M0的栅极与所述第一晶体管M1的第二端和所述辅助驱动晶体管Mx的漏极之间连通。
其中，本申请实施例提供的所述第一连通模块510包括第五晶体管M5，其中，所述第五晶体管M5的栅极电连接至所述第五控制端S5，所述第五晶体管M5的第一端电连接至所述第一晶体管M1的第二端和所述辅助驱动晶体管Mx的漏极，所述第五晶体管M5的第二端电连接至所述驱动晶体管M0的栅极。
以及，本申请实施例提供的所述像素电路还包括：第二连通模块520，所述第二连通模块520用于在所述第三控制端S3的控制下，将所述第二晶体管M2的第二端与所述发光器件L的阳极之间连通。
其中，本申请实施例提供的所述第二连通模块520包括第六晶体管M6，其中，所述第六晶体管M6的栅极电连接至所述第三控制端S3，所述第六晶体管M6的第一端电连接至所述发光器件L的阳极，所述第六晶体管M6的第二端电连接至所述第二晶体管M2的第二端。
结合图9所示，图9为图8所示像素电路的时序图，其中，像素电路的驱动包括初始化阶段T1、阈值抓取阶段T2和发光阶段T3。
在初始化阶段T1，初始化模块100工作，为驱动晶体管M0的栅极写入一阳极电压端PVDD的信号。同时，第一连通模块510工作，将驱动晶体管M0的栅极与第一晶体管M1的第二端和辅助驱动晶体管Mx的漏极之间连通。即，第一控制端S1输出高电平信号，以控制第一晶体管M1导通，进而，第一晶体管M1将阳极电压端PVDD的信号传输至驱动晶体管M0和辅助驱动晶体管Mx的栅极，以及传输至辅助驱动晶体管Mx的漏极。以及，第五控制端S5输出高电平信号，以控制第五晶体管M5导通，将驱动晶体管M0的栅极与第一晶体管M1的第二端和辅助驱动晶体管Mx的漏极之间连通。
在阈值抓取阶段T2，数据写入模块200工作，将数据电压Vdata写入辅助驱动晶体管Mx的源极，且将辅助驱动晶体管Mx的栅极的电位拉低为辅助驱动晶体管Mx的阈值电压Vth和数据电压Vdata之和，其中，辅助驱动晶体管Mx和驱动晶体管M0的阈值电压Vth相同。同时，第一连通模块510工作，将驱动晶体管M0的栅极与第一晶体管M1的第二端和辅助驱动晶体管Mx的漏极之间连通。其中，本申请实施例还可以包括复位保持模块400，复位保持模块400同时工作，将参考电压端V1的低电位信号传输至发光器件L的阳极，避免其被点亮。
即，第二控制端S2输出高电平信号，以控制第二晶体管M2导通，进而，第二晶体管M2将数据电压Vdata传输至辅助驱动晶体管Mx的源极，由于存储电容C的作用，在T2阶段的初始时刻驱动晶体管M0和辅助驱动晶体管Mx的栅极电位为阳极电压端PVDD的电位，且阳极电压端PVDD的电位远大于数据电压Vdata，故而，驱动晶体管M0和辅助驱动晶体管Mx均处于导通状态，直至驱动晶体管M0和辅助驱动晶体管Mx的栅极电位为阈值电压Vth和数据电压Vdata之和为止，即在T2阶段时驱动晶体管M0和辅助驱动晶体管Mx的栅极电位为Vdata+Vth。第五控制端S5输出高电平信号，以控制第五晶体管M5导通，将驱动晶体管M0的栅极与第一晶体管M1的第二端和辅助驱动晶体管Mx的漏极之间连通。以及，第四控制端S4输出高电平信号，以控制第四晶体管M4导通，将参考电压端V1的低电位信号传输至发光器件L的阳极，避免其被点亮。
在发光阶段T3，发光控制模块300工作，将驱动晶体管M0的源极与发光器件L的阳极电连接。同时，第二连通模块520工作，将第二晶体管M2的第二端与发光器件L的阳极之间连通。即，第三控制端S3输出高电平信号，以控制第三晶体管M3和第六晶体管M6均导通，进而第三晶体管M3将驱动晶体管M0的源极与发光器件L的阳极电连接，第六晶体管M6将第二晶体管M2的第二端与发光器件L的阳极电连接。此时，驱动晶体管M0的Vgs＝Vdata+Vth-VL，以及，发光电流Ids为：
Ids＝(Vgs-Vth)2＝(Vdata+Vth-VL-Vth)2＝(Vdata-VL)2
其中，VL为发光器件L的导通电压。
需要说明的是，在本申请实施例提供的像素电路如图8所示像素电路时，其存储电容的第一极板可以电连接至发光器件的阳极，如图10所示，为本申请实施例提供的又一种像素电路的结构示意图，其中，存储电容C的第一极板电连接至发光器件L的阳极，其中，其驱动方法与图9所示时序对应驱动方法相同，区别在于在发光阶段T3时的发光电流不同；其中，在发光阶段，驱动晶体管M0的Vgs＝Vdata+Vth-V1，V1即为参考信号端V1输出的电压，故而，发光电流Ids为：
Ids＝(Vgs-Vth)2＝(Vdata+Vth-V1-Vth)2＝(Vdata–V1)2。
以及，在本申请一实施例中，本申请提供的第二控制端和第四控制端可以为共用同一信号线。
相应的，本申请文件还提供了一种显示装置，所述显示装置包括上述任意一实施例提供的像素电路。
参考图11所示，为本申请实施例提供的一种显示装置的结构示意图，其中，显示装置1000可以为智能手机，智能手机包括有阵列基板，且阵列基板包括有上述任意一实施例提供的像素电路。
需说明的是，本申请实施例对于显示装置的具体类型不做限制，其可以为智能终端，如智能手机、平板电脑等，还可以为电视、电脑，对此需要根据实际应用进行具体设计。
本申请文件提供了一种像素电路及显示装置，所述像素电路包括：初始化模块、数据写入模块、驱动晶体管、辅助驱动晶体管、发光控制模块、存储电容及发光器件；所述初始化模块用于在第一控制端的控制下，将阳极电压端的信号传输至所述驱动晶体管的栅极、所述辅助驱动晶体管的栅极和所述辅助驱动晶体管的漏极，所述驱动晶体管的漏极电连接至所述阳极电压端，所述驱动晶体管的栅极和所述辅助驱动晶体管的栅极相连；数据写入模块用于在第二控制端的控制下，将数据电压写入所述辅助驱动晶体管的源极，且将所述辅助驱动晶体管的栅极的电位拉低为所述辅助驱动晶体管的阈值电压和所述数据电压之和，其中，所述辅助驱动晶体管和所述驱动晶体管的阈值电压相同；以及，所述发光控制模块用于在第三控制端的控制下，将所述驱动晶体管的源极与所述发光器件的阳极电连接，所述发光器件的阴极电连接至阴极电压端，所述存储电容的第一极板电连接至电压信号端，所述存储电容的第二极板电连接至所述驱动晶体管的栅极。
由上述内容可知，本申请文件提供的技术方案，数据写入模块将数据电压写入辅助驱动晶体管的源极，且将辅助驱动晶体管的栅极的电位拉低为辅助驱动晶体管的阈值电压和所述数据电压之和，且由于驱动晶体管的栅极和辅助驱动晶体管的栅极相连，进而能够通过辅助驱动晶体管的阈值电压对驱动晶体管的阈值电压进行补偿，且由于辅助驱动晶体管和驱动晶体管的阈值电压相同，进而达到补偿驱动晶体管的阈值电压的目的，以消除阈值电压对驱动晶体管的影响，进而消除显示装置发光不均匀的现象。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (7)

1.一种像素电路，其特征在于，所述像素电路包括：初始化模块、数据写入模块、驱动晶体管、辅助驱动晶体管、发光控制模块、存储电容及发光器件；
所述初始化模块用于在第一控制端的控制下，将阳极电压端的信号传输至所述驱动晶体管的栅极、所述辅助驱动晶体管的栅极和所述辅助驱动晶体管的漏极，所述驱动晶体管的漏极电连接至所述阳极电压端，所述驱动晶体管的栅极和所述辅助驱动晶体管的栅极相连；
数据写入模块用于在第二控制端的控制下，将数据电压写入所述辅助驱动晶体管的源极，且将所述辅助驱动晶体管的栅极的电位拉低为所述辅助驱动晶体管的阈值电压和所述数据电压之和，其中，所述辅助驱动晶体管和所述驱动晶体管的阈值电压相同；
以及，所述发光控制模块用于在第三控制端的控制下，将所述驱动晶体管的源极与所述发光器件的阳极电连接，所述发光器件的阴极电连接至阴极电压端，所述存储电容的第一极板电连接至电压信号端，所述存储电容的第二极板电连接至所述驱动晶体管的栅极；
其中，所述初始化模块包括第一晶体管，其中，所述第一晶体管的栅极电连接至所述第一控制端，所述第一晶体管的第一端连接至所述阳极电压端，所述第一晶体管的第二端连接至所述驱动晶体管的栅极；
以及，所述数据写入模块包括第二晶体管，其中，所述第二晶体管的栅极电连接至所述第二控制端，所述第二晶体管的第一端电连接至数据电压端，所述数据电压端用于输出所述数据电压，所述第二晶体管的第二端电连接至所述辅助驱动晶体管的源极；
所述像素电路还包括：第一连通模块，所述第一连通模块用于在第五控制端的控制下，将所述驱动晶体管的栅极与所述第一晶体管的第二端和所述辅助驱动晶体管的漏极之间连通；
所述像素电路还包括：第二连通模块，所述第二连通模块用于在所述第三控制端的控制下，将所述第二晶体管的第二端与所述发光器件的阳极之间连通。
2.根据权利要求1所述的像素电路，其特征在于，所述发光控制模块包括第三晶体管，其中，所述第三晶体管的栅极电连接至所述第三控制端，所述第三晶体管的第一端电连接至所述发光器件的阳极，所述第三晶体管的第二端电连接至所述驱动晶体管的源极。
3.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：复位保持模块，所述复位保持模块用于在第四控制端的控制下，将参考电压端的信号传输至所述发光器件的阳极。
4.根据权利要求3所述的像素电路，其特征在于，所述复位保持模块包括第四晶体管，其中，所述第四晶体管的栅极电连接至所述第四控制端，所述第四晶体管的第一端电连接至所述发光器件的阳极，所述第四晶体管的第二端电连接至所述参考电压端。
5.根据权利要求1所述的像素电路，其特征在于，所述第一连通模块包括第五晶体管，其中，所述第五晶体管的栅极电连接至所述第五控制端，所述第五晶体管的第一端电连接至所述第一晶体管的第二端和所述辅助驱动晶体管的漏极，所述第五晶体管的第二端电连接至所述驱动晶体管的栅极。
6.根据权利要求1所述的像素电路，其特征在于，所述第二连通模块包括第六晶体管，其中，所述第六晶体管的栅极电连接至所述第三控制端，所述第六晶体管的第一端电连接至所述发光器件的阳极，所述第六晶体管的第二端电连接至所述第二晶体管的第二端。
7.一种显示装置，其特征在于，所述显示装置包括权利要求1～6任意一项所述的像素电路。
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