CN107852389B - 频移键控解码的方法及解码器 - Google Patents

Abstract

一种FSK解码的方法包括从接收到的经FSK编码的信号（FSK信号）（101）和系统时钟（Sys_clk）生成脉冲波形（R’边沿）。从R’边沿和Sys_clk由时钟生成器（115）生成时钟，包括制定FSK信号的逻辑“0”电平的第一时钟和第二时钟，以及制定FSK信号的逻辑“1”电平的第三时钟和第四时钟。从这些时钟由包络生成器（120）生成至少四个频率包络，包括逻辑“0”包络、逻辑“1”包络、低于逻辑“0”包络的下频率包络，以及高于逻辑“1”包络的上频率包络。R’边沿通过比较器（125）与这四个包络进行比较，并且如果R’边沿重叠逻辑“0”包络则产生的经解码的输出（130）是逻辑“0”，如果R’边沿重叠逻辑“1”包络则产生的经解码的输出（130）是逻辑“1”，以及如果R’边沿不重叠逻辑“0”或逻辑“1”包络则产生的经解码的输出（130）是之前输出状态。

Description

频移键控解码的方法及解码器

技术领域

所公开的实施例涉及频移键控（FSK）编码。

背景技术

FSK是频率调制方法，其中通过载波的离散频率改变来传输数字信息。最简单的FSK方法是二进制FSK（BFSK）。BFSK使用一对离散频率来传输二进制（多个O和多个1）信息。利用该方法，“1”总地称为标志频率，并且“0”总地称为空间频率。

存在已知用于FSK解码和经FSK编码的信号的各种已知技术。最常用的FSK/音调解码技术在模拟域中使用锁相环（PLL）或专用音调解码器，在数字域中使用VHSIC硬件描述语言（VHDL）中的窗口比较，或者使用用于低频应用的基于数字逻辑的简单解码器。

当各个频率宽广地间隔开（例如（可寻址远程传感器高速公路协议（HART）1200Hz（8.3ms）-2200Hz（4.5ms）））并且波特率低时，FSK解码总体是相对容易的。但是当各个频率紧密放置时并且当波特率高时，FSK解码器设计变得复杂，对于其中噪声边限在接收到的信号上较高的通信应用而言尤其如此。

存在通常使用的专用音调解码器设备，所述专用音调解码器设备可以一般地利用以上提及的约束来对经FSK调制的信号进行解码。然而，这些专用音调解码器设备增加了设计的成本和复杂性，包括调谐到特定频率、对组件的老化敏感、温度相关的变化。这些专用音调解码器设备本质上是通用的，并且对用于音调的频率变化和锁定时间的特定要求典型地不能被更改/定制超过某个水平。

发明内容

提供本发明内容来以简化形式引入所公开的概念的简要选择，所公开的概念下面在包括所提供的附图的具体实施方式中被进一步描述。本发明内容不意图限制所要求保护的主题的范围。

所公开的实施例包括在数字域中使用包络比较的频移键控（FSK）解码，其提供用于基于FSK的通信信道的快速且精确解码的成本有效方法。这样的实施例解决了对数字域中精确却成本有效FSK解码方法的需要，并且针对困难（例如，有噪声）环境（诸如一般存在于过程解决方案（例如工业厂房）中）为FSK通信应用提供可靠性能。

所公开的实施例包括FSK解码的方法，其包括：从接收到的经FSK编码的信号（FSK）信号和系统时钟（Sys_clk）生成脉冲波形（R’边沿）；以及从R’边沿和Sys_clk生成多个时钟，包括制定用于FSK信号的逻辑“0”电平的频率的第一时钟和第二时钟，以及制定用于FSK信号的逻辑“1”电平的频率的第三时钟和第四时钟。从多个时钟生成至少四个频率包络，包括逻辑“0”包络、逻辑“1”包络、低于逻辑“0”包络的下频率包络，以及高于逻辑“1”包络的上频率包络。R’边沿与这四个包络进行比较，并且如果R’边沿重叠逻辑“0”包络则产生的经解码的输出是逻辑“0”，如果R’边沿重叠逻辑“1”包络则产生的经解码的输出是逻辑“1”，以及如果R’边沿不重叠逻辑“0”或逻辑“1”包络则产生的经解码的输出是之前输出状态。

附图说明

图1是根据示例实施例的用于在数字域中使用包络比较的示例FSK解码器的框图。

图2描绘了示例上升沿检测器（RED）波形，包括从波成形器接收到的经成形的FSK信号，以及Sys_clock及其R’边沿脉冲输出。

图3示出了根据示例实施例的示例包络比较器波形。

具体实施方式

参照附图描述了所公开的实施例，其中相同的附图标记贯穿各图用来指明类似或等同要素。各图未按比例绘制并且它们仅被提供来说明某些公开的方面。下面参照用于说明的示例应用描述了若干公开的方面。应当理解的是，阐述了许多具体细节、关系和方法来提供对所公开的实施例的全面理解。

然而，本领域技术人员将容易认识到，本文公开的主题可以在没有这些具体细节中的一个或多个的情况下或者利用其它方法来实践。在其它实例中，未详细示出公知结构和操作以免模糊某些方面。本公开不受动作或事件的说明顺序的限制，因为一些动作可以按不同顺序发生和/或与其它动作或事件并发发生。此外，不是所有说明的动作或事件对于实现根据本文公开的实施例的方法都是必需的。

而且，如本文使用的没有另外限制条件的术语“耦合到”或“与……耦合”（等）不意图描述间接或直接电气连接。因此，如果第一设备“耦合”到第二设备，则该连接可以是通过其中路径中仅存在寄生现象的直接电气连接，或者是经由包括其它设备和连接的居间项目而通过间接电气连接。对于间接耦合，居间项目一般不修改信号的信息，而是可以调整其电流电平、电压电平和/或功率电平。

所公开的实施例包括在数字域中使用包络比较的FSK解码，其提供对FSK信号的成本有效且精确的解码，所述FSK解码对在较高波特率（例如，诸如1200、2400、4800的标准波特率到特定设计支持的任何可能上限或任何定制波特率值）上运行的基于FSK的通信信道特别适合。所公开的包络比较应用于使用多个频率范围的进入（接收到的）FSK信号，所述多个频率范围包括用于逻辑“0”比特电平的较低频率范围和用于逻辑“1”比特电平的较高频率范围。

图1是根据示例实施例的用于在数字域中使用包络比较的示例FSK解码器100的框图。施密特触发器和信号调节块（波成形器105）可以用于提供对接收到的经FSK调制的信号（FSK信号）101的前端信号调节和信号成形。波成形器105的信号调节器在数字域中将任何畸形信号转换成非负方波（>0V）以供更容易处理，而波成形器105的施密特触发器帮助避免不想要的噪声到FSK解码器100中。

波成形器105输出经成形（脉冲）波形，所述经成形波形耦合到上升沿检测器块（RED 110）的输入。示例已知边沿检测电路可以包括D（延迟）触发器和反相器，其中反相器连接在D触发器的Q输出与其异步归零输入（CLR）之间。因为反相器的输出连接到触发器的CLR，所以当由D触发器的数据输入接收的进入的FSK信号101去往高时，生成Q输出上的短冲量。

RED 110在进入的FSK信号101的每个“上升沿”处输出示出为R’边沿的脉冲，所述脉冲具有一个系统时钟（Sys_clk）的脉宽。图2描绘了示例RED 110波形，包括从波成形器105接收到的经成形的FSK信号，以及Sys_clock和R’边沿脉冲输出。

用于FSK信号101的载波频率仅例如示出为约95kHz±1kHz死区频率，并且对于逻辑“0”电平改变为90kHz并对于逻辑“1”电平改变为100kHz。基于该示例设计，在载波频率上使用约±5%的变化。可以使用其它频率水平和变化百分比。利用来自载波频率的这两个作为结果的频率（90kHz和100kHz），生成至少四个不同时钟，所述至少四个不同时钟限定将用于如下面所描述的比较的频率极限。从RED 110输出的R’边沿脉冲信号连同Sys_clk输入到时钟生成器块（时钟生成器115）。作为响应，时钟生成器115生成四个不同时钟，示出为在104kHz、96kHz处的载波频率上方的两个时钟和在载波频率94kHz与86kHz下方的两个时钟。由RED 110输出的输入到时钟生成器115的R’边沿脉冲起作用来将所有四个时钟与进入的FSK信号101同步。

这四个时钟输出被馈送到包络生成器块（EG 120）。EG 120可以总地包括生成从输入信号的一个上升沿到同一输入信号的另一上升沿的逻辑“1”的任何电路，这基本上描绘了进入的信号频率的总周期时段。EG 120生成等同于四个输入频率的四个频率包络。由EG120提供的四个输出被示出为连同R’边沿脉冲馈送到比较器块（比较器）125，以供与R’边沿信号进行频率比较。图3示出了示例包络比较器波形。

比较器125关于Sys_clk进行操作。比较器125将由RED 110提供的R’边沿脉冲的重叠与由EG 120提供的四个包络进行比较，并提供经解码的（或基带）输出130。基于R’边沿脉冲中反映的进入的FSK在由限定逻辑“0”和逻辑“1”的频率限界的频率范围内的重叠，在比较器125的经解码的输出130处生成逻辑“0”或“1”，如图3中所示出的。在没有重叠的情况中，则经解码的输出130遵循之前状态。也就是说，在该示例中，如果由RED 110输出的R’边沿脉冲频率是：

<86kHz，则经解码的输出130是之前状态；

<94kHz->86kHz，则经解码的输出130是逻辑“0”；

<105kHz->96kHz，则经解码的输出130是逻辑“1”；

>105kHz，则经解码的输出130是之前状态，以及

介于94kHz与96kHz之间，则经解码的输出130是之前状态。

诸如FSK解码器100的所公开的FSK解码器在所有电平处提供了灵活性，这归因于数字域中在块的模块化、逻辑块的组合或分离、调适的简便方面的设计，并且还归因于显示内部状态机状态以及所有参数。这些参数一般可以用数字域并行读取/写入寄存器的形式来实现，例如，FSK解码器的频率设定、容限设定、频率窗口选择、误差处置、误差测量一般是可编程的（例如，使用目前的可编程寄存器（硬件）使用软件）。本公开的方案的优点在于，由经解码的输出130提供的比特中反映的比较器125的判定在每个脉冲电平处是可纠正的。可以在比特级完成执行附加滤波，以避免归因于噪声的经解码的输出130的杂散切换。归因于所公开的数字域方案，比较器125可以拒绝具有可接受频率但是本质上是杂散的信号。也就是说，由比较器125接收的可接受/正确频率一般必须对于多个样本而不是仅一个样本是一致的，否则经解码的输出130将保持旧（之前）状态而不是归因于杂散信号频率而改变到新状态。

可以用硬件或硬件和软件的适当组合来实现所公开的FSK解码。例如，可以使用现场可编程门阵列（FPGA）/可配置逻辑块（CPLD）来实现所公开的FSK解码，或如图1中所示，利用RED 110、时钟生成器115、包络生成器120和比较器125来实现所公开的FSK解码，RED110、时钟生成器115、包络生成器120和比较器125全都包括由具有存储所公开的FSK解码代码的相关联存储器141的处理器140（例如，微控制器、微处理器或数字信号处理器（DSP））实现的数字电路。

如本文所使用的并且作为举例而不是限制，“硬件”可以包括分立组件、集成电路、专用集成电路、现场可编程门阵列、通用处理或服务器平台或其它适当硬件的组合。如本文所使用的并且作为举例而不是限制，“软件”可以包括一个或多个对象、代理、线程、代码行、子例程、单独软件应用、在一个或多个软件应用中或在一个或多个处理器上操作的一个或多个代码行或其它适当软件结构，或者其它适当软件结构。在一个示例性实施例中，软件可以包括在诸如操作系统的通用软件应用中操作的一个或多个代码行或其它适当软件结构，和在专用软件应用中操作的一个或多个代码行或其它适当软件结构。

一种常用FSK信号是所描述的在上面使用的二进制FSK。然而，所公开的FSK解码也可以扩展到所有其它FSK技术，诸如多频移键控（MFSK）。MFSK是FSK的变体，其使用多于两个频率。对于MFSK，不像FSK，将存在用于生成多于四个包络的多于4个参考频率。包络的组合将用于确定逻辑模式。例如，二进制比特00=F1、01=F2、10=F3、11=F4。F1将具有从F1减到F1加的频率窗口，并且类似地，F2将具有从F2减到F2加的频率窗口。对于F3和F4类似如此。将存在总共8个来自所生成的这些参考频率的包络，以在比较器级处用于做出判定。

所公开的FSK解码的优点包括整个解码可以都在数字域中执行，而不需要锁相环（PLL）或专用音调解码器。可以执行精确解码以减小通信信道处的分组误差率。可以提供信道计数的高缩放性（例如，1到6个信道），而不显著增加成本，这是由于数字域中的实现利用VHSIC硬件描述语言（VHDL）编码技术是相对容易的，因为其允许已证实逻辑块的容易实例化。用于实现如本文所描述那样利用的逻辑器件的逻辑单元的成本现在是大幅低廉的，因为用于生产复杂和高密度现场可编程门阵列（FPGA）或复杂可编程逻辑器件（CPLD）的技术已经显著改进。可以使用可调整频率容限，归因于可编程性，这在数字域中是相对容易的，从而适合本领域中的传统/老式设备以及在产品验证和生产期间调谐。

尽管已经在上面描述了各种公开的实施例，但是应当理解的是，已经仅作为举例而不是限制呈现了它们。可以根据本公开做出对本文公开的主题的许多改变而不脱离本公开的精神或范围，包括对除了经FSK编码的比特流的其它经编码的比特流的解码。另外，尽管已经关于若干实现中的仅一种实现公开了特定特征，但是这样的特征可以如针对任何给定或特定应用所期望且有利的那样与其它实现的一个或多个其它特征相组合。

如本领域技术人员将意识到的，本文公开的主题可以体现为系统、方法或计算机程序产品。相应地，本公开可以采取全硬件实施例、全软件实施例（包括固件、常驻软件、微代码等）或组合软件和硬件方面的实施例的形式，所述软件和硬件方面在本文可以全都总地称为“电路”、“模块”或“系统”。此外，本公开可以采取体现在任何有形表达介质中的计算机程序产品的形式，所述有形表达介质具有体现在介质中的计算机可用程序代码。

Claims (12)

1.一种频移键控FSK解码的方法，包括：

从接收到的经FSK编码的信号（101）和系统时钟生成脉冲波形；

从所述脉冲波形和所述系统时钟生成多个时钟，包括制定用于所述FSK编码的信号的逻辑“0”电平的频率的第一时钟和第二时钟，以及制定用于所述FSK编码的信号的逻辑“1”电平的频率的第三时钟和第四时钟；

从所述多个时钟生成至少四个频率包络，包括逻辑“0”包络、逻辑“1”包络、低于所述逻辑“0”包络的下频率包络，以及高于所述逻辑“1”包络的上频率包络；

将所述脉冲波形与所述四个频率包络进行比较；以及

如果所述脉冲波形重叠所述逻辑“0”包络则输出所述逻辑“0”的经解码的输出（130），如果所述脉冲波形重叠所述逻辑“1”包络则输出所述逻辑“1”的经解码的输出（130），以及如果所述脉冲波形不重叠所述逻辑“0”包络或不重叠所述逻辑“1”包络则输出之前输出状态的经解码的输出（130）。

2.根据权利要求1所述的方法，还包括在所述生成所述脉冲波形之前对所述FSK编码的信号（101）进行信号调节和信号成形。

3.根据权利要求2所述的方法，其中施密特触发器用于所述信号成形，所述信号成形包括噪声的移除。

4.根据权利要求1所述的方法，其中所述方法中的所有步骤都在数字域中执行。

5.根据权利要求4所述的方法，其中所述方法由具有相关联存储器的处理器来实现。

6.根据权利要求1所述的方法，其中所述第一时钟和所述第二时钟处于低于所述FSK编码的信号（101）的载波频率的频率，并且其中所述第三时钟和所述第四时钟处于高于所述FSK编码的信号的所述载波频率的频率。

7.一种频移键控FSK解码器（100），包括：

上升沿检测器RED（110），用于从接收到的经FSK编码的信号（101）和系统时钟生成脉冲波形；

时钟生成器（115），用于从所述脉冲波形和所述系统时钟生成多个时钟，包括制定用于所述FSK编码的信号的逻辑“0”电平的频率的第一时钟和第二时钟，以及制定用于所述FSK编码的信号的逻辑“1”电平的频率的第三时钟和第四时钟；

包络生成器（120），用于从所述多个时钟生成至少四个频率包络，包括逻辑“0”包络、逻辑“1”包络、低于所述逻辑“0”包络的下频率包络，以及高于所述逻辑“1”包络的上频率包络；以及

比较器（125），用于将所述脉冲波形与所述四个频率包络进行比较并提供经解码的输出（130），如果所述脉冲波形重叠所述逻辑“0”包络则所述经解码的输出是所述逻辑“0”，如果所述脉冲波形重叠所述逻辑“1”包络则所述经解码的输出是所述逻辑“1”，以及如果所述脉冲波形不重叠所述逻辑“0”包络或不重叠所述逻辑“1”包络则所述经解码的输出是之前输出状态。

8.根据权利要求7所述的FSK解码器，还包括施密特触发器和信号调节块（波成形器）（105），用于在所述生成所述脉冲波形之前对所述FSK编码的信号进行信号调节和信号成形。

9.根据权利要求7所述的FSK解码器，其中所述RED、所述时钟生成器（115）、所述包络生成器（120）和所述比较器都包括由具有相关联存储器的处理器实现的数字电路。

10.根据权利要求7所述的FSK解码器，其中所述RED在所述FSK编码的信号（101）的每个“上升沿”处输出所述脉冲波形，所述脉冲波形具有所述系统时钟的脉宽。

11.根据权利要求7所述的FSK解码器，其中所述系统时钟还耦合到所述包络生成器的输入和耦合到所述比较器的输入。

12.根据权利要求7所述的FSK解码器，其中所述第一时钟和所述第二时钟处于低于所述FSK编码的信号的载波频率的频率，并且其中所述第三时钟和所述第四时钟处于高于所述FSK编码的信号的所述载波频率的频率。

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