CN107852165B - 用于电流舵dac的校准技术 - Google Patents

Abstract

在所描述的示例中，电流舵数模转换器(DAC)(200)包括DAC元件。至少一个DAC元件(204)耦合到校准电路(240)。校准电路(240)包括通过第一估计开关(234)耦合到DAC元件(204)的主节点(220)的固定电流源(232)。数字码发生器(242)耦合到主节点(220)，并生成与在主节点(220)处生成的主电压相对应的第一数字码。数字码发生器(242)生成第二数字码。校正DAC(250)耦合到数字码发生器(242)并且基于第二数字码生成偏置电压。偏置电压被提供给DAC元件(204)，使得流过DAC元件中的每一个DAC元件的电流相等。

Description

用于电流舵DAC的校准技术

技术领域

本申请总体涉及数模转换器(DAC)，且更具体地涉及用于电流舵(currentsteering)DAC的校准技术。

背景技术

数模转换器(DAC)广泛用于电子装置中的信号转换。DAC将数字信号转换成模拟信号，因此可以将模拟信号提供给电子装置。电流舵DAC是一种广泛使用的DAC架构。电流舵DAC在诸如手机或基站、图像处理、无线通信和视听系统的通信系统中是有用的。存在高分辨率和高速电流舵DAC的需求。

电流舵DAC包括多个独立的电流源。由于横跨PVT(过程电压温度)的电流失配，电流舵DAC具有有限的线性度和分辨率。现有的校准技术包括片外(off-chip)校准和片上(on-chip)校准。片外校准仅使用一次。每次带有电流舵DAC的芯片被激活时，都会执行片上校准。当操作条件(PVT)在实时操作期间不改变时，这些校准技术是有帮助的。

校准技术的另一种形式是后台校准(background calibration)技术，当操作条件变化并且具有电流舵DAC的装置正在运行时，该技术是有用的。因此，对于后台校准技术，电流舵DAC独立于操作条件而被校准。

发明内容

在所描述的示例中，电流舵数模转换器(DAC)包括DAC元件。至少一个DAC元件耦合到校准电路。校准电路包括通过第一估计开关耦合到DAC元件的主节点的固定电流源。数字码发生器耦合到主节点，并且生成与在主节点处生成的主电压相对应的第一数字码。数字码发生器生成第二数字码。校正DAC耦合到数字码发生器，并且基于第二数字码生成偏置电压。偏置电压被提供给DAC元件，使得流过DAC元件中的每一个DAC元件的电流相等。

附图说明

图1示出了其中可以实现示例实施例的若干方面的电流舵数模转换器(DAC)。

图2示出了根据实施例的电流舵数模转换器(DAC)。

图3示出了根据实施例的电流舵数模转换器(DAC)。

图4是根据实施例的方法的流程图。

图5示出了根据实施例的计算装置。

具体实施方式

图1示出了其中可以实现示例实施例的若干方面的电流舵数模转换器(DAC)100。电流舵DAC 100包括DAC逻辑102。DAC元件104a、104b至104n耦合到DAC逻辑102。DAC元件中的每一个通过第一电阻器R1和第二电阻器R2耦合到电源VDD 110。在一个版本中，第一电阻器R1和第二电阻器R2的电阻是相等的。DAC元件中的每一个在连接和功能上都是相似的。因此，为了描述的简洁，在本文仅描述一个DAC元件104a。

DAC元件104a包括耦合到第一电阻器R1的第一开关106a和耦合到第二电阻器R2的第二开关108a。电流源112a的一端耦合到第一开关106a和第二开关108a。电流源112a的另一端耦合到接地端子114a。第一开关106a和第二开关108a耦合到DAC逻辑102。电流舵DAC100可以包括一个或多个常规组件，为了简化描述，本文没有讨论这些组件。

在电流舵DAC 100的操作中，DAC逻辑102接收一组数字位。电流舵DAC 100生成与该组数字位相对应的电流。由电流舵DAC 100生成的电流与该组数字位成比例。DAC逻辑102基于该组数字位来激活一个或多个DAC元件。在一个示例中，DAC逻辑102通过总线耦合到DAC元件，并独立地控制DAC元件中的每一个。

在另一个示例中，DAC逻辑102通过多个开关耦合到DAC元件。DAC逻辑102激活一个或多个开关以控制每个DAC元件。在又一个示例中，DAC元件对应于该组数字位。例如，DAC元件104a对应于该组数字位中的MSB(最高有效位)，并且DAC元件104n对应于该组数字位中的LSB(最低有效位)。DAC逻辑102基于该组数字位来激活一个或多个DAC元件。例如，当DAC元件104a被DAC逻辑102激活时，电流流过电流源112a。

理想地，流过电流源(112a至112n)中的每一个电流源的电流将是相等的。但是，实际上，流过电流源(112a至112n)中的每一个电流源的电流是不同的。电流源之间的这种电流失配横跨PVT(过程电压温度)而变化。当电流舵DAC 100用于高分辨率应用时，温度和其它系统变化的跟踪是无效的。相应地，如结合图2和图3所讨论的，电流失配由示例实施例的后台校准技术解决。

图2示出了根据实施例的电流舵数模转换器(DAC)200。电流舵DAC 200包括DAC元件204和校准电路240。在一个示例中，电流舵DAC 200类似于电流舵DAC 100，并且DAC元件204是图1的DAC元件104a至104n中的一个。在连接和操作中，DAC元件204类似于DAC元件104a至104n中的至少一个。在一个版本中，DAC元件204是图1的DAC元件104a至104n中的一个。DAC元件204包括耦合到电源VDD 210的第一电阻器R1和第二电阻器R2。在一个版本中，第一电阻器R1和第二电阻器R2的电阻是相等的。如图1所示，第一电阻器R1和第二电阻器R2由DAC元件共享。第一开关206耦合到第一电阻器R1，并且第二开关208耦合到第二电阻器R2。第一开关206类似于第一开关106a(图1)，并且第二开关208类似于第二开关108a(图1)。

DAC元件204还包括电流源212。在连接和操作中，电流源212类似于图1的电流源112a至112n中的至少一个。电流源212的一端耦合到第一开关206和第二开关208。电流源212的另一端耦合到接地端子214。电流源212包括耦合在第一开关206和主节点NP 220之间的晶体管222。晶体管222通过第二估计开关ES2 236耦合到接地端子214。负反馈电阻器(degeneration resistor)Rd 218耦合在主节点NP 220和接地端子214之间。第一开关206和第二开关208耦合到与图1的DAC逻辑102类似的DAC逻辑。

校准电路240包括固定电流源232、数字码发生器242和校正DAC 250。固定电流源232耦合到次电源Vs 230。固定电流源232通过第一估计开关ES1234耦合到DAC元件204的主节点NP 220。数字码发生器242耦合到主节点NP 220。校正DAC 250耦合在数字码发生器242和DAC元件204之间。数字码发生器242包括模数转换器(ADC)244和数字引擎246。ADC 244耦合到主节点NP 220并接收第一参考电压Vref1。数字引擎246耦合到ADC 244。在一个示例中，通过多路复用器横跨图1的DAC元件104a至104n共享数字码发生器242。

校正DAC 250耦合到数字引擎246。校正DAC 250还通过校正开关CS238耦合到DAC元件204中的晶体管222。在一个示例中，电流舵DAC 200包括与校准电路240类似的校准电路。校准电路中的每一个耦合到DAC元件中的一个。在另一示例中，校准电路240通过多路复用器耦合到DAC元件，从而校准电路240用于校准电流舵DAC 200中的所有DAC元件。电流舵DAC200可以包括本文为了描述的简单起见而未讨论的一个或多个常规组件。

在电流舵DAC 200(图2)的操作中，DAC元件204是图1的DAC元件104a至104n中的一个。并且，DAC元件104a至104n中的每一个耦合到与校准电路240类似的校准电路。基于数字输入来激活第一开关206和第二开关208。数字输入包括一组数字位，该组数字位类似于图1中的DAC逻辑102所接收的一组数字位。校准电路240在估计模式和校正模式中操作。

在估计模式中，第一估计开关ES1 234和第二估计开关ES2 236被激活(闭合)。校正开关CS 238未激活(打开)。电流从固定电流源232通过负反馈电阻器Rd 218流到接地端子214。在主节点NP 220处生成主电压。ADC 244生成与在主节点NP 220处生成的主电压相对应的第一数字码并且生成第一参考电压Vref1。数字引擎246存储第一数字码。在一个示例中，为了进一步提高估计模式中的准确性，多次生成第一数字码，并且在定义的时间之后，第一数字码的平均值被存储在数字引擎246中。

校正模式包括多个校正周期。校正模式发生在后台中，所以它不影响电流舵DAC200的正常操作。校正周期包括去激活第一估计开关ES1 234和第二估计开关ES2 236。校正开关CS 238被激活。数字引擎246生成第二数字码。校正DAC 250基于第二数字码生成偏置电压。偏置电压被提供给DAC元件204中的晶体管222。当偏置电压被提供给DAC元件204中的晶体管222时，在主节点NP 220处生成新的主电压。ADC 244生成与在主节点NP 220处生成的新的主电压相对应的第三数字码。

在每个校正周期中，生成第二数字码以进一步细化第三数字码并且使第三数字码等于第一数字码。在校正周期之后，第三数字码等于第一数字码。在第三数字码等于第一数字码时使用的第二数字码的值被存储在数字引擎246中。第二数字码的这个值用于每次电流舵DAC 200正在操作中时校准DAC元件204。执行类似的过程以找到与电流舵DAC 200中的每个DAC元件相对应的第二数字码。

这确保流过DAC元件中每一个DAC元件的电流是相等的。因此，当校准电路(类似于校准电路240)与DAC元件104a至104n(图1)中的每一个一起使用时，流过每个DAC元件的电流是相等的。因此，通过使用校准电路240结合DAC元件204来解决电流失配的问题。电流失配估计仅在包括电流舵DAC 200的装置上电时执行。

使用类似于负反馈电阻器Rd 218的电阻器来生成第一参考电压Vref1，使得主电压和第一参考电压Vref1横跨PVT变化和时间来跟踪。因此，由于主电压跟踪第一参考电压Vref1，所以仅在包括电流舵DAC 200的装置上电时执行电流失配估计。因此，即使在装置处于正常操作时操作条件改变，也不必重新执行电流失配估计。校正模式将在后台运行，以在装置处于正常操作时适当地校正任何失配。校准电路240使用在估计模式期间在主节点NP220处生成的主电压。在校正模式中，偏置电压被提供给晶体管222，从而主电压达到期望的值。因此，在校正模式中执行多个校正周期，以使存储在数字引擎246中的第一数字码等于第三数字码。

图3示出根据实施例的电流舵数模转换器(DAC)300。电流舵DAC 300包括DAC元件304和校准电路340。在一个示例中，电流舵DAC 300类似于电流舵DAC 100，并且DAC元件304是图1的DAC元件104a至104n中的一个。在连接和操作中，DAC元件304类似于DAC元件104a至104n中的至少一个。在一个版本中，DAC元件304是图1的DAC元件104a到104n中的一个。DAC元件304包括耦合到电源VDD 310的第一电阻器R1和第二电阻器R2。在一个版本中，第一电阻器R1和第二电阻器R2的电阻是相等的。如图1所示，第一电阻器R1和第二电阻器R2由DAC元件共享。第一开关306耦合到第一电阻器R1，并且第二开关308耦合到第二电阻器R2。第一开关306类似于第一开关106a(图1)，并且第二开关308类似于第二开关108a(图1)。

DAC元件304还包括电流源312。在连接和操作中，电流源312类似于图1的电流源112a至112n中的至少一个。电流源312的一端耦合到第一开关306和第二开关308。电流源312的另一端耦合到接地端子314。电流源312包括耦合在第一开关306和主节点NP 320之间的晶体管322。晶体管322通过第二估计开关ES2 336耦合到接地端子314。负反馈电阻器Rd318耦合在主节点NP 320和接地端子314之间。第一开关306和第二开关308耦合到与图1的DAC逻辑102类似的DAC逻辑。

校准电路340包括固定电流源332、数字码发生器342和校正DAC 350。固定电流源332耦合到次电源Vs 330。固定电流源332通过第一估计开关ES1334耦合到DAC元件304的主节点NP 320。数字码发生器342耦合到主节点NP 320。校正DAC 350耦合在数字码发生器342和DAC元件304之间。数字码发生器342包括比较器344、数字引擎346和估计DAC 348。比较器344耦合到主节点NP 320。数字引擎346耦合到比较器344。估计DAC 348耦合到数字引擎346。在一个示例中，通过多路复用器横跨图1的DAC元件104a至104n共享数字码发生器342。

估计DAC 348包括耦合在第一输入电压VA和接地端子314之间的主电阻梯(resistive ladder)354。主电阻梯354包括电阻器RA1、RA2、RA3至RAN。在一个示例中，电阻器RA1至RAN具有相等的电阻值。主电阻梯354包括如354a、354b至354n所示的电压抽头。每个电压抽头位于电阻器RA1至RAN的两个连续的电阻器之间。在电压抽头处生成电压V1、V2至Vn。估计DAC 348还包括耦合到数字引擎346的主多路复用器352。主多路复用器352从主电阻梯354接收电压V1至Vn。

校正DAC 350耦合到数字引擎346。校正DAC 350还通过校正开关CS338耦合到DAC元件304中的晶体管322。校正DAC 350包括耦合在第二输入电压VB和接地端子314之间的次电阻梯364。次电阻梯364包括电阻器RB1、RB2、RB3至RBN。在一个示例中，电阻器RB1至RBN具有相等的电阻值RB。次电阻梯364包括电压抽头364a、364b至364n。次电阻梯364也接收次偏置电压Vb。次偏置电压Vb被提供在次电阻梯364的中心处。每个电压抽头位于电阻器RB1至RBN的两个连续的电阻器之间。在电压抽头处生成电压Vcl至Vcn。在一个示例中，电压Vc1至Vcn的中心电压与在主节点NP 320处生成的主电压成比例。校正DAC 350还包括耦合到数字引擎346的次多路复用器362。次多路复用器362接收来自次电阻梯364的电压Vc1至Vcn。

在一个示例中，电流舵DAC 300包括与校准电路340类似的校准电路。校准电路中的每一个耦合到DAC元件中的一个。在另一个示例中，校准电路340通过多路复用器耦合到DAC元件，因此校准电路340用于校准电流舵DAC 300中的所有DAC元件。电流舵DAC 300可以包括本文为了描述的简单起见而未讨论的一个或多个常规组件。

在电流舵DAC 300(图3)的操作中，DAC元件304是图1的DAC元件104a至104n中的一个。并且，DAC元件104a至104n中的每一个耦合到与校准电路340类似的校准电路。基于数字输入来激活第一开关306和第二开关308。数字输入包括与图1中的DAC逻辑102所接收的一组数字位类似的一组数字位。校准电路340在估计模式和校正模式中操作。

在估计模式中，第一估计开关ES1 334和第二估计开关ES2 336被激活(闭合)。校正开关CS 338未激活(打开)。电流从固定电流源332通过负反馈电阻器Rd 318流到接地端子314。在主节点NP 320处生成主电压。比较器344将主电压与第二参考电压345进行比较以生成第一数字码。估计DAC 348生成第二参考电压345。数字引擎346存储第一数字码。

在一个版本中，估计模式包括执行多个估计周期。估计周期中的一个包含由比较器344比较主电压和第二参考电压345以生成主数字位。存储在数字引擎346中的初步数字码基于主数字位被修改。第二参考电压345由主多路复用器352基于初步数字码生成。在估计周期之后的初步数字码是与主电压相对应的第一数字码。

校正模式包括多个校正周期。校正模式发生在后台中，所以它不影响电流舵DAC300的正常操作。校正周期包括去激活第一估计开关ES1 334和第二估计开关ES2 336。校正开关CS 338被激活。数字引擎346生成第二数字码。校正DAC 350基于第二数字码生成偏置电压。偏置电压被提供给DAC元件304中的晶体管322。当偏置电压被提供给DAC元件304中的晶体管322时，在主节点NP 320处生成新的主电压。比较器344生成与在主节点NP 320处生成的新的主电压相对应的第三数字码。

在每个校正周期中，生成第二数字码以进一步细化第三数字码并且使第三数字码等于第一数字码。在校正周期之后，第三数字码等于第一数字码。第三数字码等于第一数字码时使用的第二数字码的值被存储在数字引擎346中。第二数字码的该值用于每次电流舵DAC 300处于操作中时校准DAC元件304。执行类似的过程以找到与电流舵DAC 300中的每个DAC元件相对应的第二数字码。

这确保流过DAC元件中每一个DAC元件的电流是相等的。因此，当校准电路(类似于校准电路340)与DAC元件104a至104n(图1)中的每一个一起使用时，流过每个DAC元件的电流是相等的。因此，通过使用校准电路340结合DAC元件304来解决电流失配的问题。电流失配估计仅在包括电流舵DAC 300的装置的上电时执行。

从主电阻梯354生成第二参考电压345。用于生成第二参考电压345的主电阻梯中的电阻值等于负反馈电阻器Rd 318的值，使得第二参考电压345和主电压横跨PVT变化和时间跟踪。因此，由于主电压跟踪第二参考电压345，所以仅在包括电流舵DAC 300的装置上电时执行电流失配估计。因此，即使在装置处于正常操作时操作条件改变，也不必重新执行电流失配估计的重新执行是不必要的。校正模式将在后台运行，以便在装置处于正常操作时适当地校正任何失配。校准电路340使用在估计模式期间在主节点NP 320处生成的主电压。在校正模式中，偏置电压被提供给晶体管322，从而主电压达到期望值。因此，在校正模式中执行多个校正周期，以使存储在数字引擎346中的第一数字码等于第三数字码。

图4是根据实施例的方法的流程图400。结合图3的电流舵DAC 300解释流程图。在步骤402处，多个电流源中的一个电流源的晶体管未被激活。例如，在电流舵DAC 300中，第二估计开关ES2 336被激活并且校正开关CS338未被激活，以去激活电流源312中的晶体管322。例如，电流源是图1的电流源112a至112n中的一个。

晶体管耦合到电流源的主节点。例如，晶体管322耦合到主节点NP 320。在步骤404处，主节点耦合到固定电流源以在电流源的主节点处生成主电压。在电流舵DAC 300中，第一估计开关ES1 334被激活以将固定电流源332耦合到主节点NP 320。在主节点NP 320处生成主电压。

在步骤406处，生成与主电压相对应的第一数字码。在一个版本中，ADC(模数转换器)响应于主电压生成第一数字码。在另一个版本中，比较器比较主电压和第二参考电压以生成第一数字码。在步骤408处生成第二数字码。在一个示例中，数字引擎346生成第二数字码。

在步骤410处，基于第二数字码生成偏置电压。电流舵DAC 300中的校正DAC 350基于第二数字码生成偏置电压。在步骤412处，将偏置电压提供给晶体管，从而流过电流源中的每一个电流源的电流相等。当向晶体管提供偏置电压时，在主节点处生成新的主电压。生成与在主节点处生成的新的主电压相对应的第三数字码。

在第三数字码等于第一数字码时使用的第二数字码的值被存储在数字引擎中。第二数字码的该值用于校准电流源。执行类似的过程以找到与电流源中的每一个电流源相对应的第二数字码。

因此，通过使用固定电流源结合电流源来解决电流失配的问题。在主节点NP 320处生成的主电压用于生成第一数字码和第二数字码。偏置电压被提供给晶体管，从而主电压达到期望的值。这确保流过电流源中的每一个电流源的电流是相等的。

图5示出了根据实施例的计算装置500。计算装置500是诸如移动电话、个人数字助理、收发器、个人计算机或任何其它类型的电子系统的移动通信装置或被并入到移动通信装置中。计算装置500可以包括一个或多个常规组件，为了描述的简单起见，本文没有讨论这些组件。

在一些实施例中，计算装置500包括巨型单元(megacell)或片上系统(SoC)，其包括诸如CPU(中央处理单元)的处理单元512、存储器模块514(例如，随机存取存储器(RAM))和测试器510。例如，处理单元512可以是CISC型(复杂指令集计算机)CPU、RISC型CPU(精简指令集计算机)或数字信号处理器(DSP)。

存储器模块514(其可以是诸如RAM、闪速存储器或磁盘存储装置的存储器)存储一个或多个软件应用程序530(例如，嵌入式应用程序)，该应用程序530在由处理单元512执行时执行与计算装置500相关联的任何合适的功能。测试器510包括支持执行软件应用程序530的计算装置500的测试和调试的逻辑。

例如，测试器510对于仿真计算装置500的有缺陷的或不可用的(多个)组件是有用的，以允许验证(多个)组件(如果该(多个)组件实际出现在计算装置500上)如何在各种情况下执行(例如，(多个)组件将如何与软件应用程序530交互)。通过这种方式，可以在类似于后期制作操作的环境中调试软件应用程序530。

处理单元512通常包括存储器和逻辑，该存储器和逻辑存储从存储器模块514频繁访问的信息。计算装置500包括逻辑单元520。逻辑单元520耦合到处理单元512和存储器模块514。逻辑单元520包括电流舵DAC 518。电流舵DAC 518在连接和操作中类似于电流舵DAC200和电流舵DAC 300中的至少一个。电流舵DAC 518包括与图1的电流源112a至112n类似的多个电流源。电流舵DAC 518还包括耦合到电流源中的一个电流源的校准电路。

电流舵DAC 518在估计模式和校正模式中操作。在电流舵DAC 518中的电流源的主节点处生成主电压。在估计模式中，基于主电压生成第一数字码。校正模式包括多个校正周期。校正周期包含产生第二数字码。基于第二数字码生成偏置电压。偏置电压被提供给电流源中的晶体管。当向晶体管提供偏置电压时，在主节点处生成新的主电压。生成与新的主电压相对应的第三数字码。在校正周期之后，第三数字码等于第一数字码。

第三数字码等于第一数字码时使用的第二数字码的值被存储在数字引擎中。第二数字码的该值用于校准电流源。执行类似的过程以找到与电流源中的每一个电流源相对应的第二数字码。这确保流过电流源中每一个电流源的电流是相等的。

在所描述的实施例中修改是可能的，并且在权利要求的范围内的其它实施例是可能的。

Claims (21)

1.一种电流舵数模转换器即电流舵DAC，包括：

多个DAC元件，其中所述DAC元件中的至少一个耦合到校准电路，所述校准电路包括：

固定电流源，其通过第一估计开关耦合到所述DAC元件的主节点；

数字码发生器，其耦合到所述主节点，并且被配置为生成与在所述主节点处生成的主电压相对应的第一数字码，所述数字码发生器被配置为生成第二数字码；以及

校正DAC，其耦合到所述数字码发生器并被配置为基于所述第二数字码生成偏置电压，所述偏置电压被提供给所述DAC元件，使得流过所述DAC元件中的每一个DAC元件的电流相等。

2.根据权利要求1所述的电流舵DAC，其中所述DAC元件中的每一个包括：

耦合到电源的第一电阻器和第二电阻器；

耦合到所述第一电阻器的第一开关以及耦合到所述第二电阻器的第二开关，所述第一开关和所述第二开关被配置为基于数字输入被激活；以及

电流源，其耦合到所述第一开关和所述第二开关，所述电流源包括：晶体管，其耦合在所述第一开关与所述主节点之间，所述晶体管被配置为通过校正开关从所述校正DAC接收所述偏置电压，并且所述晶体管通过第二估计开关耦合到接地端子；以及负反馈电阻器，其耦合在所述主节点和所述接地端子之间。

3.根据权利要求2所述的电流舵DAC，其中所述数字码发生器包括：

模数转换器即ADC，其耦合到所述主节点并且被配置为接收第一参考电压；以及

数字引擎，其耦合到所述ADC和所述校正DAC。

4.根据权利要求3所述的电流舵DAC，其中所述校准电路被配置为在估计模式和校正模式中操作，其中在所述估计模式中：

所述第一估计开关和所述第二估计开关被配置为被激活，并且所述校正开关被配置为未激活；

所述ADC被配置为生成与所述主节点处的所述主电压相对应的所述第一数字码；以及

所述数字引擎被配置为存储所述第一数字码。

5.根据权利要求4所述的电流舵DAC，其中所述校正模式包括多个校正周期，并且其中所述校正周期中的一个包括：

所述第一估计开关和所述第二估计开关被配置为未激活，并且所述校正开关被配置为被激活；

所述数字引擎被配置为生成所述第二数字码；

所述校正DAC被配置为基于所述第二数字码生成所述偏置电压，其中当所述偏置电压被提供给所述DAC元件时，在所述主节点处生成新的主电压；以及

所述ADC被配置为生成与在所述主节点处生成的所述新的主电压相对应的第三数字码。

6.根据权利要求5所述的电流舵DAC，其中在所述校正周期之后，所述第三数字码等于所述第一数字码，并且所述数字引擎被配置为存储所述第二数字码，对于所述第二数字码，所述第三数字码等于所述第一数字码。

7.根据权利要求1所述的电流舵DAC，其中所述数字码发生器包括：

比较器，其耦合到所述主节点，所述比较器被配置为比较所述主电压和第二参考电压以生成所述第一数字码；

数字引擎，其耦合到所述比较器并且被配置为存储所述第一数字码；以及

估计DAC，其耦合到所述数字引擎并且被配置为生成所述第二参考电压。

8.根据权利要求7所述的电流舵DAC，其中所述估计DAC进一步包括：

主电阻梯，其耦合在第一输入电压与接地端子之间，所述主电阻梯具有多个电阻器，以及在所述多个电阻器的两个连续电阻器之间的电压抽头；以及

主多路复用器，其耦合到所述主电阻梯并且被配置为生成所述第二参考电压。

9.根据权利要求2所述的电流舵DAC，其中所述校正DAC包括：

次电阻梯，其耦合在第二输入电压和所述接地端子之间，所述次电阻梯具有多个电阻器，以及在所述多个电阻器的两个连续电阻器之间的电压抽头；以及

次多路复用器，其耦合到所述次电阻梯并且被配置为通过所述校正开关向所述晶体管提供所述偏置电压。

10.一种电流舵DAC，其包括：

多个电流源，所述电流源中的至少一个包括：

晶体管，其耦合在第一开关和主节点之间；以及

负反馈电阻器，其耦合在所述主节点和接地端子之间；

校准电路，其耦合到至少一个电流源，所述校准电路包括：

固定电流源，其通过第一估计开关耦合到所述主节点；以及

数字码发生器，其耦合到所述主节点并且被配置为生成与在所述主节点处生成的主电压相对应的第一数字码。

11.根据权利要求10所述的电流舵DAC，其中所述数字码发生器包括：

模数转换器即ADC，其耦合到所述主节点并且被配置为接收第一参考电压；以及

耦合到所述ADC的数字引擎。

12.根据权利要求10所述的电流舵DAC，其中所述数字码发生器包括：

比较器，其耦合到所述主节点，所述比较器被配置为比较所述主电压和第二参考电压以生成所述第一数字码；

数字引擎，其耦合到所述比较器并且被配置为存储所述第一数字码；以及

估计DAC，其耦合到所述数字引擎并且被配置为生成所述第二参考电压。

13.根据权利要求10所述的电流舵DAC，进一步包括校正DAC，所述校正DAC耦合到所述数字码发生器并且被配置为基于第二数字码向所述电流源提供偏置电压，使得流过所述电流源中的每一个电流源的电流相等。

14.根据权利要求13所述的电流舵DAC，其中所述晶体管被配置为通过校正开关从所述校正DAC接收所述偏置电压，并且所述晶体管通过第二估计开关耦合到接地端子。

15.一种估计电流舵DAC中的电流源中的失配的方法，所述方法包括：

去激活所述电流源中的一个电流源的晶体管，所述晶体管耦合到所述电流源的主节点；

通过将所述主节点耦合到固定电流源而在所述电流源的所述主节点处生成主电压；

生成与主电压相对应的第一数字码；

生成第二数字码；

基于所述第二数字码生成偏置电压；以及

向所述晶体管提供所述偏置电压，使得流过所述电流源中的每一个电流源的电流相等。

16.根据权利要求15所述的方法，其中生成与所述主电压相对应的所述第一数字码进一步包括将所述主电压与第一参考电压进行比较，所述第一数字码存储在数字引擎中。

17.根据权利要求15所述的方法，其中生成所述第一数字码进一步包括执行估计周期，并且所述估计周期中的一个包括：

比较所述主电压和第二参考电压以生成主数字位；

基于所述主数字位修改初步数字码；以及

基于所述初步数字码生成所述第二参考电压。

18.根据权利要求17所述的方法，其中所述估计周期之后的所述初步数字码是与所述主电压相对应的所述第一数字码。

19.根据权利要求15所述的方法，其中基于所述第二数字码生成所述偏置电压进一步包括执行校正周期，并且校正周期包括：

基于所述第二数字码生成所述偏置电压，其中当向所述晶体管提供所述偏置电压时，在所述主节点处生成新的主电压；以及

生成与所述新的主电压相对应的第三数字码。

20.根据权利要求19所述的方法，其中在所述校正周期之后，所述第三数字码等于所述第一数字码，并且所述数字引擎被配置为存储所述第二数字码，对于所述第二数字码，所述第三数字码等于所述第一数字码。

21.一种计算装置，包括：

处理单元；

耦合到所述处理单元的存储器模块；以及

耦合到所述处理单元和所述存储器模块的逻辑单元，所述逻辑单元包括电流舵数模转换器即电流舵DAC，并且所述电流舵DAC包括多个DAC元件，其中所述DAC元件中的至少一个耦合到校准电路，所述校准电路包括：

固定电流源，其通过第一估计开关耦合到所述DAC元件的主节点；

数字码发生器，其耦合到所述主节点并且被配置为生成与在所述主节点处生成的主电压相对应的第一数字码，所述数字码发生器被配置为生成第二数字码；以及

校正DAC，其耦合到所述数字码发生器并被配置为基于所述第二数字码生成偏置电压，所述偏置电压被提供给所述DAC元件，使得流过所述DAC元件中的每一个DAC元件的电流相等。

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